JPS6041789B2 - マトリクス演算回路 - Google Patents

Description

【発明の詳細な説明】 本発明はマトリクス演算回路、特に図形処理に用いるマ
トリクス演算回路に関する。

文字を含む図形一般が描れている対象物より、該図形の
パターンをテレビカメラあるいはＣＣＤ（Ｃｈａｒｇｅ
ＣＯｕｐｌｅｄＤｅｖｉｃｅ）センサ等によりビデオ情
報として取り出した後、必要な図形処理を加えてディス
プレイしあるいはデータとしてストアすることが行なわ
れている。

ここに言う図形処理とは、例えば、太い線図形を細い線
図形に変換するとか、図形の輪部のみを抽出するとか、
汚点を除去するとか等の必要とされる任意のあらゆる図
形形成操作のことを意味する。前記テレビカメラ等より
取り出された入力図形は、通常“１゛，゜゜０゛の２値
のディジタル・パターンとして大容量のバッファメモリ
に蓄えられた後、必要な図形処理操作が加えられるが、
この図形処理操作のためにいわゆるマスク処理が不可欠
である。マスク処理とは入力図形上の全ての点に対して
、その点とその近傍条件により出力を決定する局所演算
のことである。このようなマスク処理はもともとソフト
ウェアにより行なわれていた。すなわち、前記大容量バ
ッファメモリに蓄えられた入力図形に対し、ｉ行ｊ列（
１＝１，２，３・・・ｊ＝１，２，３・・りのビデオデ
ータおよびその近傍のビデオデータ群をアクセスしてそ
の局所図形の判断をし必要な処理を加えるという方法で
ある。これはいわゆる２次元走査と呼ばれるものである
が、このマスク処理に要する時間の大半は前記アクセス
のための時間であり、殆ど実用にならない程の多大な時
間を要した。そこで、近年いわゆる一次元走査によるマ
スク処理が提案された。これはソフトウェアでなくハー
ドウェアを主体としたマスク処理であり、前記大容量バ
ッファメモリからの入力図形データをクロックパルスの
速度でビットシリアルに処理するものである。これによ
り、前記ソフトウェアによる２次元走査のマスク処理に
比して処理時間は激減した。然しながらハードウェア処
理であるが故に、致命的ないくつかの欠点を伴つた。こ
れら欠点とは、１入力図形の大きさ、例えばＡ４判、Ｂ
５判等、が定められるとハードウェアも一義的に定めら
れてしまう。

つまり、任意の入力図形の大きさに対処し得ない。２マ
スクの大きさは３×３、４×４等のマトリクス構成で規
定されるが、１つのマスクが定められるとハードウェア
も一義的に定められてしまう。

つまり、マスクの大きさを任意のＭＸＭに設定できない
。３マスクの内容は論理上Ｍ＞＜Ｍのマトリクスについ
て２Ｍ−Ｍ通りの組合せからなるが、これら全ての内容
を満足するハードウェアを準備することは事実上相当の
経済的、形状的な制約を受ける。

つまり２Ｍ−Ｍ通りのマスクの内容全てに任意に対処し
得ない。４図形処理にとつて不可欠な繰り返し図形処理
を実行するためのハードウェアを簡単に設計することは
、従来のマスク処理用ハードウェア構成からみて殆ど不
可能である。

従つて本発明の目的は、従来の一次元走査に基づくマス
ク処理用のハードウェアが有していた上記諸欠点を全て
同時に排除し得る、新規なハードウェア構成からなるマ
トリクス演算回路を提案することである。

上記目的に従い本発明は、可変シフト量のシフトレジス
タ構成さらなり、入力図形の大きさに対応したシフト量
で該入力図形のビデオ信号をビットシリアルにシフトし
、且つ同一構成のものが、使用するＭＸＭのマスクのＭ
行の各行に対応してＭ個直列に接続されるバッファ回路
と、該Ｍ行の各行におけるビデオ信号からマスクに重な
り合うＭビット分のビデオ信号を取り出すＭ個のレジス
タと、該レジスタの各々から出力されたＭ個のＭビット
のビデオ信号と、該Ｍ個のＭビットのビデ〔オ信号をア
ドレス入力として、予め準備してストアされた最大２Ｍ
−３通りのマスクの内容に対応する出力ビデオ信号を出
力するメモリと、を有してなることをｉ徴とするもので
ある。

以下図面に従つて本発明を説明する。

第１図ＡおよびＢは図形処理の意味を説明するための入
力図形および処理図形の一例をそれぞれ示す平面図であ
る。

第１図Ａに示す入力図形はギザギザの円１１あるいは汚
点１２を含むパターンである。これに対して、所望の図
形処理を加えると第１図Ｂに示す処理図形、すなわち平
滑な円１３となり、また不要な汚点（第１図Ａの１２）
も除去されている。この様な図形処理を行なうのに局所
演算であるマスク処理がなされる。このマスク処理のた
めのマスクは第１図Ａにおいて例えば３×３のマトリク
スからなるマスク１４として示されており、マスク１４
は行および列に沿つて走査される。今、簡単のため汚点
１２を除去するためのマスク１４の内容を示すと、の如
くなる。すなわちマスクの中央のますに汚点１２が重な
り合つたとき、上記゜“０゛，“゜１゛パターンが得ら
れ、このパターンに該当したときは予め定めた規則によ
り、に変換され、汚点１２は除去される。

これはほんの一例であり、マスクの内容は所望の図形処
理に応じて２３・３（５１２）通り存在し得る。またマ
スクの大きさも３×３のマトリクスに限らず、所望の図
形処理に応じてＭＸＭまで存在し得る。第１図Ａに示し
た入力図形は通常テレビカメラ等からビデオ信号として
取り出された後、大容量のバッファメモリに一旦ストア
される。

第２図は゜゜１゛，゜゜０゛の入力ビデオ信号がストア
されている状態の一例を示す部分平面図である。このス
トアされた入力ビデオ信号上をマスク１４で走査しマス
ク処理を行なう訳であるが、実際には第２図に示す如く
マスク１４を走査させることができない。いわゆる１次
元走査を行なつているからである。このため一般にはマ
スクが３×３のマトリクス構成の場合で、大きさが５１
２ビット×５１２ビットの入力図形のとき、第３図に示
す如く５１２（＝２３・３）ビットのシフトレジスタを
３個直列接続し、シフトレジスタ３１−１からシフトレ
ジスタ３１−３へ、入力ビデオ信号■をビットシリアル
に転送する。そして各シフトレジスタの所定の固定３ビ
ット３２−１、３２−２および３２−３から出力を取り
出す。これはマスク１４の出力となる。すなわち第４図
に示す如くシフトレジスタを変形してみると、マスク１
４は図示する位置に見かけ上固定され、各シフトレジス
タの所定の３ビットを３段重ねた３×３のマトリクスが
形成される。このマトリクスで構成されるマスク１４の
各ますから９ビットのマスク出力１，２・・・９が得ら
れる。この場合ビデオ信号■がビットシリアルに移動す
るので、あたかもマスク１４を行・列方向に走査したか
の様なマスク出力が得られる。以上は一般的な技術事項
であるが、これらのハードウェアは入力図形の大きさと
マスクのマトリクス構成とが定められると、一義的に定
まり、その他の大きさの入力図形ならびにその他のマト
リクス構成のマスクには全く対処できないことに注意す
べきである。次にマスク処理のための一般的な論理回路
について説明しておく。

マスク１４を走査して、第５図Ａに示す如きマスク内容
の入力図形パターン５１に遭遇したとき゜゛１゛を出力
すべきことを規定したとすると、これについて要求され
る論理回路は第５図Ｂに示す如き構成となる。第５図Ｂ
において５２はアンド回路、５３はインバータ回路であ
り、入力１，２・・・９は、第５図Ａのパターン５１に
おける各ます１，２・・・９の出力に相当する。従つて
第５図Ａのパターン５１に対してのみ、第５図Ｂのアン
ド論理がとれ、゜“１゛が出力される。同様に、マスク
内容が第６図Ａの６１，６２および６３の如きパターン
を有し、これらのいずれかの入力図形にマスクが遭遇し
たときに“１゛を出力すべきことが規定されたとすると
、そのときの論理回路は第６図Ｂに示す如くかなり複雑
となる。従つて、マスク内容が上述の５１，６１，６２
，６３等に限らず、最大２３・３通りに及んだときは、
ハードウェアが極めて膨大になり、現実”には実行不能
となる。このため、一般のマスク処理では、ある特定の
論理回路のみを専用に設け他のマスク内容に対しては実
行し得ないものとした。そこで本発明は次の様なマトリ
クス演算回路を提案する。

第７図は本発明に基づくマトリクス演算回路の原理構成
を示すブロック図である。本図において７１−１，７１
−２，７１−３・・・７１−Ｍはそれぞれバッファ回路
である。各バッファ回路７１−１〜７１−Ｍは可変シフ
ト量のシフトレジスタ機能を果すものであり、バッファ
回路７１−１に受信された入力ビデオ信号■はバッファ
回路７１−Ｍまでビットシリアルに転送される。前記可
変シフト量は入力図形を構成するストアされたビデオ信
号（第２図参照）の最大横幅に応じて−設定され、例え
ばＮＸＮビットの大きさを有する入力図形を図形処理す
る場合には、各バッファ回路はＮビットのシフト量を持
つシフトレジスタとして機能する。この可変シフト量は
、各バッファ回路に設けられた初期設定シフト量入力線
７２一１，７２−２，７２−３・・・７２−Ｍによつて
設定される。このことから、本発明のマトリクス演算回
路は、入力図形の大きさに制約されることなく、任意の
大きさの入力図形に対処し得ることが分る。なお、各バ
ッファ回路の詳細は後述する。次に、バッファ回路７１
−１，７１−２，７１−３・・・７１−Ｍの個数につい
てみると、その個数は使用するマスクのマトリクス構成
から単純に設定される。仮りにＭＸＭのマトリクス構成
を有するマスクが使用されるならば第７図に示す如くＭ
個のバッファ回路を直列に接続しておけば良い。３×３
のマスクならば、バッファ回路７１−１，７１−２およ
び７１−３で足りる。

このことから、本発明のマトリクス演算回路は、使用す
るマスクのマトリクス構成に何ら制約を受けず、任意の
大きさのマスクを自由に選択し得ることが分る。第７図
において、７３−１，７３−２，７３一３・・・７３−
Ｍはそれぞれレジスタであり、各バッファ回路７１−１
，７１−２，７１−３・・・７１一Ｍに対応して設けら
れ、対応するバッファ回路より送り出された入力ビデオ
信号を逐次一定量ストアする。

今、仮りに３×３のマトリクス構成を有するマスクを想
定すると、レジスタ７３−１，７３−２および７３−３
は、３行３列のマスクの各行に対応する。この各行より
、第４図において説明したのと同様の趣旨で各３列分の
マスク出力を取り出す。このマスク出力は、各３本ずつ
の出力線７４−１，７４−２および７４−３より取り出
される。これらの出力線７４−１，７４−２および７４
−３はまとめてアドレス入力線７５となる。アドレス入
力線７５はアドレスセレクタ７６を介してアドレス入力
線７５″となり、メモリ７７に接続する。メモリ７７は
、予め定められた所望の図形処理に応じたマスク内容を
ストアする。前記のアドレス入力線７５（アドレス入力
線７５″に同じ）の各アドレスビットをＡ。，Ａｌ・・
・Ａ８とすると、３×３のマスクに対して次の様に対応
する。すなわちとなる。

そして、例えばなるマスク内容についてアドレスＯ番地
を、なるマスク内容についてアドレス５１１番地を割り
当て、残る５１樋りのマスク内容についてそれぞれアド
レス１番地から５１０番地を割り当てる。

ただしこの割り当て方法は任意で良い。これらのマスク
内容に合致する入力図形の部分があつたとき出力ビデオ
信号として゜“１゛を出力すべきか、゛０゛を出力すべ
きかは予め所望の図形処理に応じて定め且つ、前記メモ
リ７７に書き込んでおく。例えは既述の汚点１２（第１
図Ａ）に関する図形処理ては、なるマスク内容（これは
アドレス１０幡地に相当ノするものと仮定する）につい
て“゜０゛を出力ビデオ信号とすべきであるので、メモ
リ７７の１００番地にはデータ“０゛を書き込んでおく
。

メモリ７７の各番地に対応するデータの初期設定は、第
７図の初期設定アドレス入力線７８および初期設定デー
タ入力線７９でなされる。上記設定例では、アドレス入
力線７８をアドレス１００番地に設定したとき、データ
入力線７９よりデータ“゜０゛を書き込んでおく。なお
、メモリ７７はＲＡＭ（ＲａｎｄＯｍＡｃｃｅｓｓＭｅ
ｍＯｒｙ）である。

従つてアドレスセレクタ７６は、メモリ７７に接続する
アドレス入力線７５″を、初期設定時にはアドレス入力
線７８に、図形処理中はアドレス入力線７５にそれぞれ
接続するための切り換えを行なう。もし、メモリ７７と
してデータが固定されているＲＯＭ（ＲｅａｄＯｎｌｙ
ＭｅｍＯｒｙ）を使用するならば、アドレスセレクタ７
６は不要であろう。かくして、メモリ７７から図形処理
された出力ビデオ信号Ｖ。。ｌが送出される。この様に
本発明のマトリクス演算回路は、何らハードウェアの増
大を伴うことなく簡単に、最大２Ｍ−ゞ通りのマスク内
容を自由に設定でき、第５図Ｂ１第６図Ｂに示した様な
論理回路は本質的に不要となることが分る。また本発明
はＤＯｎ′Ｔｃａｒｅを含むマスクに対しても効果的で
ある。例えばなるマスク内容においてＸ印は“゜１゛で
も゜“０゛でも構わないときは、これらの２つの×印の
ますに゛０゛または“１゛を挿入してなる４つの組合せ
のマスク内容に対応する４つのアドレスに対し、いずれ
も出力ビデオ信号が゜“１゛となるように、メモリ７７
に書込みを行なつておくだけでよい。

ここで第７図のバッファ回路７１−１，７１一２，７１
−３・・・７１−Ｍの詳細について述べておく。

第８図はこのバッファ回路の一構成例を示すブロック図
である。このバッファ回路は既述のとおり可変シフト量
のシフトレジスタ機能を有する。先ず、入力図形の大き
さがＮＸＮビットに定められると、可変シフト量はＮビ
ットに設定される。このＮビットは初期設定としてシフ
ト量入力線８１（第７図の７２−１〜７２−Ｍ参照）よ
り与えられ、コンパレータ８２の比較量をＮに設定する
。一方、入力ビデオ信号の転送タイミングを定めるタイ
ミングパルスＴを受信してこれを計数するカウンタ８３
が設けられている。カウンタ８３はタイミングパルスＴ
を計数して１，２，・・・の如く歩進出力をコンパレー
タ８２に送出する。そしてその歩進出力がＮに達すると
、コンパレータ８２で一致がとれてキャリー信号Ｃが出
力され、キャリー線８４を介してカウンタ８３をリセッ
トする。従つて、カウンタ８３は計数値１，２・・・Ｎ
をサイクリツクに出力することになる。このサイクリツ
クなりウンタ出力は、ＲＡＭ８５のアドレス入力として
アドレス入力線８６より与えられる。タイミングパルス
Ｔはタイミング回路８７にも印加され、ここではリード
／ライト信号Ｒ／Ｗを作成する。このリード／ライト信
号は、タイミングパルスＴに同期して、ＲＡＭ８５に対
するリードおよびライトを交互に行なう。あるアドレス
についてＲＡＭ８５内の入力ビデオ信号Ｖをリードした
とき、これは既にＮビット前に入力済の信号であり、そ
の直後当該アドレスに新たに入力した入力ビデオ信号■
をストアする。これはＮビット後にリードされる。この
様な繰り返しを行なえば、その動作はＮビットのシフト
レジスタと全く等価になる。しかもこの場合はＮビット
を任意に設定し得る。以上のことをタイムチャートて示
すと第９図の如くなる。

本図において、記号Ｖ，Ｔ，Ｒ／Ｗ，Ｃの意味は第８図
に示したものと同様である。なお、上記Ｎビットとして
はＮ＝８の場合を示し、第８図におけるアドレス入力線
８６のアドレスビットは３ビット構成となり、第９図の
Ａ。，ＡｌおよびＡ２の３ビットがこれに対応する。ま
た第９”図の■″は８ビット遅延（シフト）の遅延ビデ
オ出力てあり、第８図■″に相当する。本図において、
入力ビデオ信号■はタイミングパルスＴに同期して入力
され、またこのタイミングパルスＴに同期してリード／
ライト信号Ｒ／Ｗが出力され・る。矩形波の山側はリー
ド（Ｒ）タイミング、谷側はライト（Ｗ）タイミングで
、必ずあるアドレスについてリード後ライトするという
操作を繰り返す。アドレスＡ。，Ａｌ，Ａ２はカウンタ
８３（第８図）の出力であり、８タイミングパルス毎に
ノＡｌｌ“゜１゛となる。遅延ビデオ信号Ｖ″はこの８
タイミングパルス分の遅延時間Ｔをおいて現われ、初期
状態ではこの遅延時間Ｔ中の遅延ビデオ信号Ｖ″はＲＡ
Ｍ８５（第８図）内に初めからストアされていた全く意
味のない信号である。既に従来技術の欠点４として述べ
たとおり、図形処理にとつて不可欠な繰り返し処理を実
行する上で、従来はこの繰り返し処理を効率良く実行す
るための手段を持たなかつた。

ここに言う繰り返し処理とは、例えば入力図形の太線に
対し所望の細め処理を繰り返し行なうことを意味し、例
えばその繰り返し回数は１轍回にも及ぶ。この場合、１
轍回のマスク処理が全て同一のマトリクス構成からなる
マスクの大きさで、且つ同一のマスク内容であるとは限
らない。従つて、繰り返しの途中で異なるマスクの大き
さ、異なるマスクの内容を有するハードウェアに変更し
なければならない。この様な場合にも、本発明のマトリ
クス演算回路は偉力を発揮する。第７図に戻ると、上記
繰り返し処理中にマスクの大きさが変更になつた場合、
バッファ回路７１−１，７１−２・・・とレジスタ７３
−１，７３−２・・・の対を増減変更すれば良く、入力
図形の大きさが実質的に拡大または縮少すれば、制御線
７２−１，７２−２・・・により可変シフト量を新たに
設定すれば良く、さらにまたマスクの内容が変更になつ
たときは初期設定アドレス入力線７８および初期設定デ
ータ入力線７９より、この変更を行なえば良い。これら
の種々の変更は、例えばテーブル設定器を用いて、マニ
ュアルであるいはＲＡＭを使用して自動的に行なつても
良い。この繰り返し処理を行なうシステム例は第１０図
に示される。本図において、１１１は第７図に示した本
発明のマトリクス演算回路であり、１１２は上記のテー
ブル設定器である。なお、本システム全体を制御するコ
ントローラが必要であ一るが、任意に設計すべきもので
あるから、あえて図示しない。先ず、第１ビデオ信号メ
モリ１１３に図形処理すべきビデオ信号■が入力された
とする。この入力ビデオ信号■はリード・バス１１４−
Ｒを通してマトリクス演算回路１１１に送出さ．れ、こ
こで図形処理を受けた後その出力ビデオ信号はライト・
バス１１４−Ｗを通して第２ビデオ信号メモリ１１５に
ストアされる。繰り返し処理であるから、今度は第２ビ
デオ信号メモリ１１５の内容を入力ビデオ信号としてマ
トリクス演算回・路１１１に送出し、ここで図形処理を
受けた後、ライト・バス１１４−Ｗを通してメモリ１１
３へ返す。以後同様の操作を繰り返す。その途中てもし
前述の種々の変更が必要となれば、これをテーブル設定
器１１２にて行なう。かくして繰り返し図形処理が簡単
に行なえることになる。以上説明したように本発明によ
れば、１入力図形の大きさは全く任意のものが扱え、２
マスクのマトリクス構成はハードウェア上のわずかな変
更のみで自由に選定でき、３マスクの内容はハードウェ
ア上の変更なしに理論上可能な全ての組合せをとること
ができ、４繰り返し図形処理を行なうのに有利である、
という諸利点を備えた新規な図゛形処理手段が実現され
る。

【図面の簡単な説明】

第１図ＡおよびＢは図形処理の意味を説明するための入
力図形および処理図形の一例をそれぞれ示す平面図、第
２図は“１゛，“０゛の入力ビデオ信号がストアされて
いる状態の一例を示す部分平面図、第３図はマスク処理
のための一般的なシフトレジスタの構成を示すブロック
図、第４図は一般的な一次元走査を説明するための図、
第５図Ａは一つのマスク内容の一例を示すマトリクスパ
ターン図、第５図Ｂは第５図Ａのマスク内容に対応する
一般的な論理回路を示す回路図、第６図Ａは他のマスク
内容の一例を示すマトリクスパターン図、第６図Ｂは第
６図Ａのマスク内容に対応する一般的な論理回路を示す
回路図、第７図は本発明に基づくマトリクス演算回路の
原理構成を示すブロック図、第８図は第７図におけるバ
ッファ回路の一構成例を示すブロック図、第９図は第８
図の回路動作を説明するためのタイムチャート、第１０
図は本発明のマトリクス演算回路を利用して繰り返し図
形処理を行なうシムテム例を示すブロック図である。 図において１４はマスク、７１−１，７１一２，７１−
３・・・７１−Ｍはそれぞれバッファ回路、７２−１，
７２−２，７２−３・・・７２−Ｍはそれぞれ初期設定
用シフト量入力線、７３−１，７３−２，７３−３・・
・７３−Ｍはそれぞれレジスタ、７５，７５″はそれぞ
れアドレス入力線、７６はアドレスセレクタ、７７はメ
モリ、７８は初期設定用アドレス入力線、７９は初期設
定用データ入力線、８２はコンパレータ、８３はカウン
タ、８５はＲＡＭｌ８７はタイミング回路、１１１はマ
トリクス演算回路、１１２はテーブル設定器、１１３は
第１の入力ビデオ信号メモリ、１１５は第２の入力ビデ
オ信号メモリである。

Claims (1)

1. 【特許請求の範囲】 １ 入力図形の情報を含む入力ビデオ信号をビットシリ
   アルに転送するため複数個直列に接続され且つ各々が可
   変シフト量のシフトレジスタ機能を備えるバッファ回路
   と、複数個の該バッファ回路の各々の出力を一時ストア
   する複数個のレジスタと、該複数個のレジスタの各々の
   所定数ビット出力を集合してなるアドレス入力によりア
   クセスされるメモリと、を具備し該メモリより図形処理
   された出力ビデオ信号を得るマトリクス演算回路であつ
   て、図形処理すべき前記入力図形がＮ×Ｎ（Ｎは任意の
   自然数）ビットの大きさを有し、図形処理のための局所
   演算に用いるマスクがＭ×Ｍ（Ｍは任意の自然数）のマ
   トリクス構成を有するとき、前記バッファ回路およびレ
   ジスタの個数はそれぞれＭに初期設定され、該バッファ
   回路の前記可変シフト量はＮビットに初期設定され、該
   レジスタはＭビット出力に初期設定され、前記メモリに
   おいては前記アドレス入力毎に対応して、図形処理に応
   じ予め定められた前記マスクの内容に対する最大２＾Ｍ
   ＾．＾Ｍ通りの“１”、“０”データが初期設定される
   ことを特徴とするマトリクス演算回路。 ２ バッファ回路が少なくともコンパレータとカウンタ
   とＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）と
   タイミング回路とからなり、該コンパレータはＮビット
   の可変シフト量に相当する値を比較値Ｎとして保持し且
   つ被比較入力と一致がとれる毎に該カウンタをリセット
   し、該カウンタは入力ビデオ信号のクロックをなすタイ
   ミングパルスを受信してこれを逐次計数し、且つ該計数
   の値を、一方において該入力ビデオ信号を受信する前記
   ＲＡＭのアドレス入力とすると共に他方において前記被
   比較入力とし、また前記タイミング回路は前記タイミン
   グパルスに同期して前記ＲＡＭをリードおよびライトす
   るリード／ライト信号を出力し、ここに前記ＲＡＭにＮ
   ビットの周期でリードおよびライト動作を行なわせてＮ
   ビットのシフト量をもつたシフトレジスタ機能を持たせ
   る特許請求の範囲第１項記載のマトリクス演算回路。 ３ 複数個のレジスタとメモリとの間にアドレスセレク
   タを設け、初期状態において該アドレスセレクタは該レ
   ジスタからのアドレス入力に代えて初期設定用アドレス
   を前記メモリに与え、これと共に該メモリが各該初期設
   定用アドレスに対応する初期設定用“１”、“０”デー
   タを書き込む特許請求の範囲第１項記載のマトリクス演
   算回路。 ４ 第１の入力ビデオ信号メモリと第２の入力ビデオ信
   号メモリとをさらに付加し、該第１の入力ビデオ信号メ
   モリからの出力を入力ビデオ信号として第１回目の図形
   処理をしその結果を前記第２の出力ビデオ信号メモリに
   ストアし該第２の入力ビデオ信号メモリにストアされた
   前記結果を入力ビデオ信号として第２回目の図形処理を
   しその結果を前記第１の入力ビデオ信号メモリにストア
   するという操作を繰り返す特許請求の範囲第３項記載の
   マトリクス演算回路。 ５ 操作の繰り返し途中で、入力図形の大きさ、マクス
   の大きさ、マクスの内容の変更のための初期設定を行な
   うテーブル設定器を具備する特許請求の範囲第４項記載
   のマトリクス演算回路。