SU479114A1 - Ассоциативный параллельный процессор - Google Patents

Description

гические схемы, обеспечивающие запись внешней информации в триггер, считывание без разрушени  информации и сравнение содержимого триггера с входной информацией. На выходе сравнени  элемента 3 вырабатываетс  единичный сигнал, если на этот разр д наложена маска, или когда информаци , содержаща с  в триггере, совпадает с входной информацией , поступающей от одноименного разр да регистра опроса, вход щего в состав схемы входного устройства.

Выходы сравнени  элементов 3 и входы разрешени  записи и разрешени  считывани  в каждой строке матрицы объединены общими горизонтальными шинами сравнени  9, разрешени  записи 10 и разрешени  считывани  11 соответственно. Строка считаетс  выбранной , если на шине 9 сравнени  этой строки по вл етс  единичный сигнал.

В вертикальном направлении элементы объединены в столбцы шинами опроса записи и считывани .

Работа происходит следующим образом.

По шинам 12i-13з опроса из входных устройств 5i-5з к элементам 3 матрицы подаетс  число, которое содержит признак опроса. По признаку опроса отыскиваетс  (выбираетс ) строка, содержаща  этот признак. При этом из местных устройств 4i-4з управлени  на шину разрешени  записи 10 или разрешени  считывани  11 выбранной строки поступает единичный сигнал.

Подава  по шинам опроса и записи из входного устройства в определенной последовательности микропрограммы, составленные из признаков опроса и кодов записи, можно выполн ть групповые арифметические и логические операции параллельно над парами чисел, размещенными в отдельных строках матрицы, проводить последовательно по строкам считывание чисел из матрицы в выходной регистр 7 или запись чисел из входного устройства в строки матрицы, осуществл ть параллельные пересылки чисел между соседними строками в матрице и т. д.

Структурное моделирование алгоритмов решаемых задач в ассоциативной пам ти проводитс  в два этапа.

На первом этапе отдельные группы строк ассоциативной пам ти настраиваютс  на реализацию заданных алгоритмов. На втором этапе выполн етс  одновременное вычисление задач в предварительно настроенных (запрограммированных ) строках ассоциативной пам ти .

Настройка состоит из записи в отдельные строки ассоциативной пам ти признаков типа вычислений, обеспечивающих реализацию в этих строках заданного множества операций, определ емого составом алгоритма решаемой в этих строках задачи, а также из записи признаков типа св зей, обеспечивающих .пересылки чисел между отдельными строками матриц ассоциативной пам ти или между матрицей ассоциативной пам ти и внешними устройствами в соответствии с топологией св зей схем алгоритмов решаемых задач.

Метод структурного моделировани  алгоритмов рещени  задач можно проиллюстрировать на примере использовани  разностных уравнений вида:

(1)

i l

или формул Горнера:

yi 2 yi+i- i+i+ i,i-. (2)

Подбором коэффициентов Oj через выражени  (1), (2) можно вычисл ть интегралы, определ ть значение элементарных тригонометрических функций и т. д.

Задачи статистической обработки данных, цифровой фильтрации случайных процессов, моделирование импульсных систем и регул торов и многие другие задачи целиком или по част м могут быть представлены совокупностью уравнений (1) и (2).

Настройка процессора, используемого дл  решени  задач, выраженных через уравнени 

(1) и (2), выполн етс  с учетом того обсто тельства , что матрица Ь используетс  дл  ввода массива данных, матрица 12 - дл  обработки , а матрица li - дл  вывода массива данных. Поэтому в каждой строке матрицы ввода выделены две зоны элементов: одна - дл  записи значений входных переменных , друга  - дл  записи признаков «ввода и «имени входной переменной в тех строках, которые должны прин ть эту переменную.

В каждой строке матрицы вывода также имеютс  две зоны элементов: одна дл  записи значений выходной переменной, друга  - дл  записи признаков «вывода и «имени выходной переменной в тех строках, которые

должны передать эту переменную.

В каждой строке матрицы обработки есть несколько зон дл  записи значений множител , множимого, произведени  (которое затем становитс  первым слагаемым), второго слагаемого и суммы. Причем, если в /-строку в соответствующие зоны помещены коэффициент иг и переменна  Хг, то в соседнюю снизу строку записаны uj+i и Xi+i и т. д. Кроме того, в группы строк, реализующие

выражение (1), заноситс  признак тип вычислени  «1, а в строки, реализующие выражение (2),-признак тип вычислени  «О. При этом в крайние сверху и крайние снизу строки каждой группы строк ввод тс  признаки начала группы и конца группы, запрещающие в

этих строках прием числа от соседней сверху

строки и передачу числа в соседнюю снизу

строку соответственно.

Процесс вычислени  задач состоит в том,

что в устройстве параллельно провод тс  и циклически повтор ютс  две процедуры: процедура пересылки чисел из матрицы вывода в матрицу ввода и процедура вычислений в матрице обработки. Процедура пересылок состоит в последовательном считывании вычисленных значений выходных переменных к их имен из строк матрицы вывода, помеченных признаком «вывод, через выходной регистр 7 во входное устройство 5з .матрицы 1з- Переменна  поступает в регистр записи, а ее им - в регистр опроса входного устройства. Из входного устройства переменна  переписываетс  за один такт в те строки матрицы ввода , в которых предварительно (в процессе настройки) было занесено им  этой переменной .

Процедура вычислений состоит из последовательного выполнени  микропрограмм операций , обеспечивающих вычисление выражений (I) и (2): умиожеии , сложени  и пересылок между соседними строками вычисленной суммы в зону второго слагаемого дл  выражени  (1), а затем в зону множимого дл  выражени  (2). По окончании обеих процедур три соседние матрицы по сигиалу, присутствующему на шине 15 и поступающему из внешнего устройства 8 уиравлени , объедин ютс  в одну большую матрицу и вновь вычисленные в зоне обработки (матрица обработки) переменные переписываютс  в зону вывода (матрица вывода), а вновь поступившие в зону ввода (матрица ввода) переменные - в зону обработки. Затем эти процедуры вновь повтор ютс . Обе процедуры выполи ютс  в ассоциативновй пам ти по микропрограммам, поступающим из внешнего устройства 8 управлени , через соответствующие входные устройства .

Кажда  из микронрограмм снабжена сиециальными дополнительными признаками, обеспечивающими ее вылолпепие только i, тех строках, которые были предварительно иа иее выстроены, и только после того, как и иих от других строк или извне поступ т активные данные. Так, например, по окончании вычислеНИИ в какой-либо строке обработаиные данные станов тс  иеактивпыми, а активпы.м - результат вычислеиий, который затем пересылаетс  в другую, св занную за счет информации настройкн, строку. Таким образом, в различиых строках ассоциативной пам ти реализуетс  данное подмножество операций и пересылок , а также автоматически обеспечиваетс  управление процессом вычислений и его волиовое распространение по цепочке св занных между собой отдельных строк.

При поступлении на вход 16 устройства нового массива данных процедуры пересылок и обработки временно прерываютс  и вновь возобновл ютс  носле ввода этого массива в матрицу ввода.

Предмет изобретени 

Ассоциативный параллельный процессор, содержащий входное устройство, внешнее устройство управлени , местное устройство управлени , выходной регистр и матрицу элементов ассоциативной пам ти, соответствующие входы и выходы каждого из которых соединены с местным устройством управлени  общими дл  каждой строки шинами сравнени , разрешени  заииси и разрещени  считываии , с входным устройством общими дл  каждого столбца шинами опроса и записи и с выходным регистром шинами -считывани , отличающийс  тем, что, с целью новышени  нроизводительности процессора, в него дополнительно введены ключи, две матрицы элемеитов ассоциативной пам ти, соединенные шинами сравнени , разрешени  заниси и разрешени  счптывани  с соответствующими местными устройствами унравленн , а шинами опроса и записи - с соответствующими входиыми устройствами, шины сравнени , разрешеии  записи и разреи еии  считывани  одноименных строк соседнИх матриц соединены между собой через ключи, управл ющие входы которых подключены к выходу внешнего устройства управлени , выход выходного регистра соединен с первым входом одного из введенных входных устройств, второй вход которого подключен к в.ходу процессора.