SU976442A1 - Устройство дл распределени заданий процессорам - Google Patents

Description

Изобретение относитс  к вычислитель, ной технике и может быть использовано в многопроцессорньгх системах дл  обра- .ботки цифровой информации. Известно устройство дл  сопр жени  процессов, содержащее блок коммутации, блок настройки, блок управлени  и блок передачи, объединенные между собой ьнут ренними шинами и предназначенное дл  сопр жени  отдельных ЭВМ в единую однородную вычислительную систему f l. Недостатком указанного устройства  вл етс  его существенна  сложность и сравнительно невысока  производительност Наиболее близким к изобретению по технической сущности и достигаемому результату  вл етс  устройство дл  распределени  заданий процессорам, содержащее И процессоров, регистр сдвига, регистр готовности процессоров, первый блок из групп элементов И и первый блок из И групп элементов ИЛИ 2. Недостатком устройства  вл етс  низка  гфоизводителыюсть,  вл юща с  след ствием простоев в работе устройства в случае, когда число свободных от работы процессоров меньше требуемого количества . Целью изобретени   вл етс  увеличение пропускной способности устройства. Поставленна  цель достигаетс  тем, что в устройство дл  распределени  заданий 1фоцессс рам, содержащее регистр готовности процессоров, регистр сдвига, первую группу из И блоков элементов И (где И- число гфоцессоров) и первую группу из элементов ИЛИ, причем -пр мые выходы регистра готовности 1чюцесс ов соединены с первыми входами соответствук цих блоков элементов И первой группы , выходы которых соединены с соответствующими выходами группы информгщионных выходов устройства и с входами соответс-гвующих элементов ИЛИ первой группы, выходы которых соединены с груш пой входов сброса регистров готовности 1фоцесссров, группа информационных входов которого соединена с группой входо; готовности устройства, введены кодовый селектор, втора  группа из И блоков элементов И, втора  группа из И элементов ИЛИ, элемент И причем первые входы каждого блока элементов И второй группы соединены с первыми входами одноименных блоков, элементов первой группы И, выходы каждого блока элементов И второй группы - с соответствующими выходами группы информационных выходов устройства и с входами соответствующих элементов ИЛИ второй группы, выходы ко торых .соединены с группой входное сброса .регистра готовности процессоров, инверсный выход каждого i-ro ( /i I... м) разр да регистра готовности процессоров со- единены с вторыми входами (i-H)-ro 6jjo ка элементов И первой и второй групп, второй вход первого блока элементов И и третьи входы остальных блоков элементов И первой группы соединены с первым вы° ходом кодового селектора, второй вход первого и третьи входы остальных блоков элементов И соединены с вторым выходом кодового селектора, первый вход которого соединен с адресным входом устройства, второй Вход кодового селектора соединен р числовым входом устройства, группа входов кодового селектора соединена с . группой выходов регистра сдвига, вход которогосоединен с тактовым входом устройства , сигнальный выход устройства со единен с выходом элемента И, входы которого соединены с пр мыми выходами ореристра готовности процессоров. Кроме того, кодовый селектор содержит 2 И регистров и треугольную матрицу элементов сравнени  размерности (yyi-l ) ( VYV- l), (где/п ) каждыйэлемент сравнени  которой в свою очередь содержит схему сравнени  и два блока . элементов И, причем первый вход каждого регистра, соединен с первым входом ко дового селектора, второй вход каждого регистра соединен с вторым входом кодового селектора, первый вьбсод первого ре гистра соединен с первым входом каждой схемы сравнени  первой строки феугольной матрицы элементов сравнени , .;а первые выходы каждого i -го регистра, начина  с второго, соединены с первым входом каждой схемы сравнени  i -ой стр ки треугольной матрищы элементов сравнени  и к второму входу каждой схемы сравнени  Л-го столбца треугольной матрицы элементов сравнени , выход схемы сравнени  каждого элемента сравнени  треугольной матрицы элементов сравнеНИН соединен с первыми входами обоих блоков элементов И своего элемента сравнени  треугольной матрицы элементов сравнени , вторые входы котсрых соединены между собой и с соответствующим Входом группы входов кодового селектора , вторые выходы первого регистра соединены с третьими входами каждого первого блока элементов И первой строки треугольной матрицы элементов сравнени , а вторые выходы каждого -i-ro регистра, начина  с второго, соединены с третьими входами каждого первого блока элементов И 4 -ой строки треугольной матрицы элементов сравнени  и с третьими выходами каждого второго блока элементов И i -го столбца треугольной матрицы элементов сравнени , выходы первых блоков элементов И каждой строки треугольной матрицы элементов сравнени  соединены с первым выходом кодового селектора, выходы вторых блоков элементов И каждой строки треугольной матрицы элементов сравнени  соединены с вторым выходом кодового селектора. На фиг. 1- гфиведена структурна  схема устройства дл  распределени  заданий процессорам; на фиг. 2 - структурна  схема кодового селектора. Устройство содержит регистр 1 готовности процессфов, группы блоков элемен- тов И 2 и 3, группы элементов ИЛИ 4 и 5, регистр 6 сдвига, кодовый селектор 7, элемент И 8, тактовый вход 9 устройства , сигнальный выход 10 устройства, адресйый вход 11 устройства, числовой вход 12 устройства, выходы 13 и 14 кодового селектора 7, группу информационных выходов 15 устройства, группу входов 16 готовности устройства, группу входов 17 кодового селектора 7. Кодовый селектор содержит регистр 18, треугольную матрицу 19 элементов сравнени . Элементы 2О сравнени  матрицы 19 содержат схему 21 сравнени , блоки 22 п 23 элементов И. Принцип работы устройства основан на предварительном формировании заданий процессорам, заключающемс  в том, что все множество операндов, предназначенное дл  решени  в данном цикле вычислений, при помощи кодового селектора 7 разбиваетс  по общему адресному ;призн акУ на пары операвдов, взаимодействующих между собой. Последующее распределение полученных таким образом ,пар операндов по процессорам 1д оизводитс  по мере готовности процессс ов к работе, причем каждый операнд несет помимо числовой информации значение кода операций, выполн емых над данной парой, что исключает необходимость обращени  к пам ти. Указанное распределение обеспечиваетс  ;Парал-, лельной работой группы блоков 2 совместно с агруппой элементов ИЛИ 4 и группы блоков 3 совместно с группой элементов ИЛИ 5, которые осуществл юг коммутацию выделенных пар операндов кодовым селектором 7 на выходы 15.

I

Устройство работает следующим образом .

На выходы 11 и 12 устройства подаетс  соответственно адресный гфизнак и операнд с кодом операции. Эта информаци  заноситс  в регистры 18 кодового селектора 7. Она представл ет собой множество операндов, реализуемых в данном цикле вычислений и соответствующие им адресные признаки.

Каждый операнд, подаваемый по входу 12, представл ет собой двоичный код, часть разр дов которого определ ет необходимую дл  обработки числовую информацию , а друга  часть - код операции, выполн емой над этим числом. Адресные признаки, подаваемые на входы 11, также , представл ют собой двоичные коды, одинаковые дл  каждой пары взаимодействующих между собой операндов. Таким образом, в каждый из регистров 18 кодового селектора 7 записываетс  адресный 1ризнак и соответствующий ему операнд с кодом операции.

Кодовый селектор 7 при помощи треугольной матрицы 19 сравнени  обеспечивает разделение множества операндов на пары, которые попарно через выходы 13 и 14 кодового селектора 7 подаютс  на входы блоков 2 и 3.

Разделение пар операндов во времени обеспечиваетс  за счет регистра 6, На вход регистра 6 через тактовый вход 9 устройства подаетс  входна  последовательность импульсов заданной частоты, котора  осуществл ет запись единицы и ее последующий поразр дный циклический сдвиг, за счет чего на выходах регистра 6 формируетс  тактова  сетка с временным сдвигом, равным периоду следовани  входной последовательности импульсов, котора  через входы 17 кодового селектора 7 поступает на блоки 22 и 23 элементов 2 О треугольной матрицы 19 сравненн . Число разр дов регистра 6 также как и число элементов 2О треугольной матрицы 19 сравнени  кодового селектора 7 равно максимальному числу пар one- равдов, участвующих в работе.

Таким образом формируетс  задание на работу процессорам в данном цикле вычислений .

Распределение заданий процессорам осуществл етс  по готовности процессоров , котора  регистрируетс  соответствующими разр дами регистра 1. Информаци  о готовности процессоров записываетс  в регистр 1 сигналами готовности, подаваемыми с входов 16, а обнул етс  по мере загрузки процессоров через элементы ИЛИ 4 и 5.

Первый операвд с выхода 13 селектора 7 поступает на входы каждого блока 2 а втсрой операнд с выходов 14 селектора 7 одновременно с первым подаетс  на входы каждого блока 3. Прохождение операндов через блоки 2 и 3 обеспечиваетс  разрещающим сигналом готовности процессоров , который подаетс  с группы пр мых выходов регистра 1, на входы соответствующих блоков 2 и 3. Во избежание назначени  одного задани  на несколько процессоров в устройстве предусмотрен загрет назначени  заданий на каждый последующий процессор, если предыдущий готов к работе. Дл  этого инверсный выход каждого -го разр да регистра 1 готовности процессоров соединен с входами блоков 2 и 3, блоков 4 и 8 элементов И.

Таким образом, с выходов соответствующих пар блоков 2 и 3 кажда  пара операндов поочередно поступает на входы готового к работе процессора.

Распределение заданий процессорам производитс  до тех пор, пока не будут получены сигналы готовности всех V процессоров . Эти сигналы подаютс  с пр мых выходов регистра 1 готовности процессоров на входы элемента И 8, который по готовности всех Vi процессоров выдает на выход 1О устройства сигнал готовности к приему новой группы операндов.

Кодовый селектор 7 работает следующим образом.

Claims (2)

1. Адресные признаки операндов, записанных в регистрах 18, с первой группы выходов поступают на схемы 21 сравнени . При этом адресный признак операнда, записанного в первом регистре 18, подаетс  на первые входы схем 21 сравнени  строки треугольной чатрицы 19 сравнени , адресный признак второго операнда, записанного во втором регистре 18, поступает на второй вход схемы 21.сравнени  столбца треугольной матр1щы 19 сранени . Таким же. образом подаютс  адресные признаки со всех последующих регист ров 18 на элементы треугольной матрицы сравнени . В общем случае с -го регист ра 18 (2 i Vvtr.l) адресный признак поступает на вторые входы сравнени  схем 21 сравнени  элементов 2О( -1)-го столбца и на первые входы схем 21 сравнени  элементов2О -ойстроки. Адресный признак последнего операнда поступает только на вторые входы схем 21 сравнени  элементов 20 последнего столбца матрицы. Таким образом подвергаютс  попарному сравнению адресные признаки всех участвующих в вычислени х операндов. В случае , если дл  какой-либо пары операндов имеет место общий адресный признак, то соответствующий элемент 21 сравнени  формирует сигнал, который свидетельствует о равенстве адресных признаков сравниваемых операндов. Этот сигнал с выхода элемента 21 сравнени  поступает на о первые входы блоков 22 и 23 элементов И матрицы 19. Блок 22 и блок 23 элементов И кажi дого элемента 2 О треугольной матрицы 19 сравнени  попарно опрашиваютс  импульсами , поступающими на группу входов 17 кодового селектора 7, и если схемы 21 сравнени  соответствующих элементов 20 треугольной матрицы 19 сравнени  при этом вьщают на блоки 22 и 23 элементов И сигналы равенства адресных признаков операндов, то соответствующие пары операндов, поступающие с вторых регистров 18 на входы блоков 22 и 23, проход т, на выходы 13 и 14 ко. дового селектора 7. Применение изобретени  позвол ет повысить пропускную способность устрэйства при распределении заданий процессорам. Формула изобретени  1. Устройство дл  распределени  задаНИИ процессорам, содержащее регистр готовности проиессоров,регистр сдвига, первую группу из У1 блоков элементов И (где ,У1 - число процессоров) и первую группу из элементов ЙЛЙ,1фичем пр мые выходы регистра готовности щзоцессоров соединены с первыми входами соответствующих блоков элементов И первой группы, выходы которых соединены с соответствующиMVi выходами группы информационных выходов устройства и с входами соответствующих элементов ИЛИ первой группы, вы-f: ходы которых соединены с группой входов сброса регистра готовности процессоров , группа информационных входов которого соединена с группой входов готовности устройства, отличающеес  тем, что, с целью увеличени  пропускной способности, в устройство введены кодовый селектор, втора  группа из И блоков элементов И, втора  группа элементов из W элементов ИЛИ, элемент И, причем первые входы каждого блока элементов И втчрой группы соединены с первыми входами одноименных блоков элементов первой группы И, выходы каждого блока эле мейтов И второй группы - с соответствующими выходами группы информационных выходов устройства и с входами соответствующих элементов ИЛИ второй группы. Выходы которых соединены с группой входов сброса регистра готовности процессоров , инверсный выход каждого-i-го(1 1... и) разр да регистра готовности процессоров соединены с вторыми входами (t4l)-ro блока элементов И первой и второй групп, BTqjc вход первого блока элементов И и третьи входы остальных блоков элементов И группы соединены с первым выходом кодового селектора , второй вход первого и третьи входы остальных блокое элементов И соединены с вторым выходом, кодового селектора, первый вход которого соединен с адресным входом устройства, второй вход кодового селектора соединен с числовым входом устройства, rpjmna входов кодового селектора соединена с груйпой выходов регистра сдвига, вход которого соединен с тактовым входом устройства, сигнальный выход устройства соединен с выходом злемекга И, входы которого соединены с пр мыми выходами регистра готовности процёсссфов. 2. Устройство по п. 1,отличаю щ е е с   тем, что кодовый селектор содержЕгт 2VJ регистров и треугольную матрицу элементов сравнени  размерности (т- 1) ( т- 1) (где гм и), каждый эпамент- сравнени  котсрой в свою очередь содержит схему сравнени  и два блока элементов И, гфичем первый вход каждого регистра соединен с первым входом кодового селектора, второй вход каждого регастра соединен с втqpым входом кодового селектора, первый выход первого регистра соединен с первым входом каждой схемы сравнени  первой строки треугольной матрицы элементов сравнени , а первые выходы каждого i-го регистра, начина  с второго, соединены с первым входом каждой схемы сравнени  -ей строки треугольвой матрицы элементов сравнени  в к второму входу каждой схемы сравнени  .i -го столбца треугольной матрицы элементов сравнени , выход схемы сравнени  каждого элемента сравнени  треугольной матрицы элементов сравнени  соединен с первыми входами обоих-блоков элементов И своего элемента сравнени  треугольной матрицы элементов сравнени , входы которых соединены между собой и с соответствук цим.входом tpyniibi входов кодового селектсфа, вторые выходы перво го регистра соединены с третьими входами каждого первого блока элементов И строки треугольной матрицы элементов сравнени , а вторые выходы каждого i-го регистра, начина  с второго, со единены с третьими входами каждого первого блока элементов И i гой строки тре-г угольной матрицы элементов сравнени  и с третьими входами каждого второго блока элементов И i-ro столбца треугольной матрицы элементов сравнени , выходы Первых блоков элементов И каждой стрсжи треугольной матрицы элементов сравнени  соединены с первым выходом кодового селектора , выходы вторых блоков элементов И каждой строки треугольной матрицы элементов сравнени  соединены с вторым вьн ходом кодового селектсфа. Источники ивфсфмацви, хфин тые во внимание при экспертвэе 1.Авторское свидетельство СССР N 758128, кл. а Об F i3704,rl978.
2. 2.Авторское свидетельство СССР № 629538, кл. QO6 F 9/ОО, 1978 (про тотип ).|

   4

   ./У

   I