JPS61288282A - 画像フイルタリング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 乗算器と加算器との間に可変遅延器を設けて部分積和値
を求める積和演算器の標準化を為して積和演算器のＬＳ
Ｉ化を容易にした。又、この積和演算器を用いることに
より画像の２次元フィルタリングの高速パイプライン処
理を可能にした。

〔産業上の利用分野〕

本発明は画像フィルタリング装置に関し、更に詳しく言
えば標準化構成の積和演算器をカスケード接続して画像
フィルタリングの高速パイプライン処理を可能にした画
像フィルタリング装置に関する。

画像処理においては、その前処理として画像データに対
しフィルタリング処理が施される。このフィルタリング
処理は画素毎に順次に行なわれていくものであるから処
理データ量は厖大なものになる。従って、その処理に時
間がかかり易（なり、その処理の高速化が思うように達
せられない憾みなしとはしない。処理の高速化手段の開
発が望まれる所以である。

〔従来の技術〕

従来のこの種の処理手段としては、ソフトウェア処理に
よるものとハードウェア処理によるものとがある。ソフ
トウェア処理は画素毎のフィルタリングをプログラム処
理によるものであり、ハードウェア処理はフィルタリン
グのための処理を積和演算器を用いて行なうものである
。

〔発明が解決しようとする問題点〕

ソフトウェア処理は画素毎のフィルタリングを所要数の
ステップから成るプログラムの繰り返しにより行なわん
とするものであるため、データ規模の大きいデータや高
速性乃至リアルタイム性の要求の強い処理には全くその
用を為さなくなる。

又、従来のハードウェア処理で用いられている積和演算
器は多数のものを必然的に必要とする構成である上、そ
の構成が標準化されたものでないためＬＳＩ化には不向
きであるという欠点を有する。

本発明は上述したような問題点に鑑みて創作されたもの
で、装置のＬＳＩ化に寄与しつつ画像フィルタリングの
高速パイプライン処理を遂行し得る画像フィルタリング
装置を提供することを目的とする。

〔問題点を解決するための手段〕

第１図及び第２図は本発明の原理ブロック図を示す。本
発明は第２図に示すような積和演算器１０を用いてフィ
ルタリング処理を遂行するように構成されたもので、そ
の積和演算器１０は第１及び第２の入力の積を発生する
乗算器１１と、乗算器１１の出力に選択的に設定し得る
遅延量を与える可変遅延器１２と、可変遅延器１２の出
力と第３の入力との和を発生する加算器１３とで構成さ
れる。

そして、積和演算器１の各入力への所要の接続及びその
可変遅延器の所望出力の加算器への接続を次のように為
す積和発生用接続手段２を設けて構成したのが本発明で
ある。即ち、積和値が積和演算器１の出力から得られる
ように第１の入力に画像入力手段３の出力を接続し、第
２の入力に２次元フィルタリングのためのフィルタリン
グ係数パラメータ発生手段４の出力を接続し、且つ第３
の入力に初期値発生手段５又は積和演算器１の出力を接
続すると共にこれらの接続に従った可変遅延器１２の所
望遅延出力を加算器１３に接続して最終段積和演算器か
らフィルタリング結果（積和値）を出力せしめるように
構成したものである。

〔作用〕

画像データの各画素データは画素データのためのクロッ
クに従って予め決められた関係にある積和発生用接続手
段２を介して積和演算器１の第１の入力値として積和演
算器１へ入力される。又、その第２の入力値としては対
応したフィルタリング係数が供給されてそれら両値の積
が乗算器１１から発生され、その積の値は対応した遅延
時間だけ予めそのように設定されている可変遅延器１２
において与えられる。この可変遅延器１２の出力値は初
期値又は前段の地位を占める積和演算器出力値と加算器
１３で和をとられる。

このような処理を各画素毎にその画素を含む予め設定さ
れるウィンドウ（そのサイズはフィルタリング係数が空
間的に割り当てられるサイズと同じである）について装
置構成態様で決まるクロック数例えば１クロツクで遂行
せしめて最終段となる積和演算器からフィルタリング結
果値（積和値）が出力される。

このようなフィルタリングに用いられる積和演算器は標
準化されておりそのＬＳＩ化を容易にする。そのフィル
タリングを積和演算器の固定したカスケード接続を為す
装置構成で行なう場合には、画像フィルタリングの高速
パイプライン処理が可能となり、処理の高速性が高めら
れる。

〔実施例〕

第３図乃至第５図は本発明の一実施例を示し、第６図は
この実施例で用いられる積和演算器（セル）を示す。第
３図乃至第５図において、２０は画像データをその画素
データ（例えば８ビツト）毎にそのクロックによりセッ
トされて出力するレジスタである。このレジスタの出力
はラインバッファ２１．２２がカスケード接続されてい
る。これらのラインバッファは画像データの走査方向サ
イズ＋パイプライン段数調整用オフセット値６　（この
６の値は第３図乃至第５図及び第６図で構成される装置
の場合の値である。）の内容を有する。

ラインバッファ２１．２２の出力はレジスタ２３゜２４
に接続される。

レジスタ２０とバッファ２１との間、バッファ２１とバ
ッファ２２との関及びバッファ２２の出力に第６図に示
す積和演算器２５１，２５２，２５３　　；２５４．２
５！１．２５８　　；２５ｔ、２５ｅ。

２５３が接続されている。第３図乃至第５図においては
、可変遅延器４０がその機能を予め決められた値に設定
された状態を簡略化して示す。その他は添字１〜９を付
してその区別をしている。第６図に示す積和演算器はク
ロックΦに応答して入力Ａをセットして出力するレジス
タ３０、クロックΦに応答して入力Ｂをセットして出力
するレジスタ３１、レジスタ３０及び３１の値の積を発
生する乗算器３２、乗算器３２の出力を加算器３８の一
方の入力に接続する可変遅延器４０、前段人力Ｃをクロ
ックΦに応答してセットし出力するレジスタ３７、レジ
スタ３７の出力を他方の入力に接続している加算器３８
、加算器３８の出力値をクロックΦに応答してセットし
出力するレジスタ３９から成る。可変遅延器４０は乗算
器３２の出力にカスケード接続されたパイプラインレジ
スタ３３〜３５、乗算器３２の出力及びパイプラインレ
ジスタ３３〜３５の出力のうちの１つをセレクト信号に
よって選択出力する４　ｔｏ　１データレジスタ３６か
ら成る。このように構成される積和演算器は第３図乃至
第５図においてはクロックΦは示されないほか、積和演
算器２５１，２５４，２５７での可変遅延器ｔ（ｈ　、
４０４．４０７は乗算器３２１．３２４．３２７の出力
を夫々加算器３８１゜３８４　、　３８ｖへ接続し、積
和演算器２５２．２５ａ＋　　２５ｅでの可変遅延器４
０２．４０ｓ、４０８は夫々パイプラインレジスタ３３
２，３３６゜３３８の出力を夫々加算器３　Ｂ２．　３
８ｓ　、　　３８ｅへ接続し、積和演算器２５３．２５
Ｇ、２５３での可変遅延器４０３．４０Ｂ、４０ｓはパ
イプラインレジスタ３４３　、　３４ｓ　、　　３４ｓ
の出力を夫々、加算器３８３　、　３８Ｇ　、　　３８
ｓへ接続してその装置を構成している。

このように構成される第３図乃至第５図の装置の動作を
説明する。

装置動作を説明する前に、本装置で処理するフィルタリ
ング動作を説明する。このフィルタリングは第７図に示
すウィンドウパラメータと画像データの着目画素を中心
としたウィンドウサイズ内の各画素データ（第８図参照
）との、次式（１）で示す如き積和 を求めてこの値をＦ　（ｘ、ｙ）の新たな値として置換
する（第９図参照）処理を謂う。

この処理が第３図乃至第５図の装置の中でどのように進
められるかを以下に説明する。

第３図のレジスタ２０に入力される画像データの各画素
データＦ　（ｘ、ｙ）はクロックΦに同期して第１０図
の横方向に１画素ずつビデオ信号のスキャン方向に人力
されるものとする。

これらの順次にレジスタ２０から出力される画素データ
は積和演算器２５１，２５２．２５３へ供給されつつラ
インバッファ２１へ送り添まれる。

積和演算器２５富の乗算器３２．の出力は遅延なしに加
算器３８１へ供給され、積和演算器２５２の乗算器３２
２の出力は１クロツクだけ遅延されて加算器３８２へ供
給され、積和演算器２５３の乗算器３２３への出力は２
クロツクだけ遅延されて加算器３８３へ供給されるから
、レジスタ３９３からは、 Ｆ　（＋ｌ）＊ｉ＋Ｆ　（０）＊ｈ＋Ｆ　（−１）＊ｇ
なる部分積和値が発生され、この部分積和値は積和演算
器２５４のレジスタ３７４へ供給される。

これと同時性を保って積和演算器２５４　、　２５ｓ２
５θへはバッファ２１、そしてレジスタ２３を経て１行
前のＦ　（＋１）　、Ｆ　（０）及びＦ（−１）が順次
に供給されて積和演算器２５１，２５２゜２５３と同様
の処理を行なう。従って、レジスタ３９Ｂからは、 なる部分積和値が発生され、この部分積和値は積和演算
器２５１のレジスタ３７７へ供給される。

又、これと同時性を保って、積和演算器２５７゜２５ｅ
　、　　２５ｓはバッファ２２、そしてレジスタ２４を
経て２行前のＦ　（＋１）　、　　Ｆ　（０）及びＦ（
−１）が順次に供給されて積和演算器２５１゜２５２．
２５３と同様の処理を行なう。従って、レジスタ３９９
からは、 なる積和値即ち上述のＧ　（ｘ、　　ｙ）が発生され、
このＧ　（ｘ、　　ｙ）を新たなＦ　（ｘ、　　ｙ）と
して置換する。

このような処理を各画素について行なって画像データの
フィルタリングを行なう。

なお、上記実施例においては、処理の高速性を高度に保
つという観点から、積和演算器を各フィルタリング係数
パラメータ毎に設ける例を示しているが、上記実施例相
当において、各行毎に１個の積和演算器を用いてクロッ
ク毎のフィルタリング係数パラメータの変更、初段積和
演算器のレジスタ３７１への初期値の供給、レジスタ３
９１とレジスタ３９＋−１（ｉ＝２・・・）との間に１
画素分即ちｌクロック分の遅延を与える手段の設置及び
３クロツク目毎のレジスタ３９３ｉ（ｉ＝１・・）の出
力値の次段のレジスタ３７への供給処理を行なう手段の
設置を行なう如き変更を為して本発明装置を構成しても
よい。この関係は他のフィルタリングウィンドウの場合
であっても当て嵌る。

〔発明の効果〕

以上述べたように本発明によれば、上述した構成の積和
演算器をカスケード接続してフィルタリングを行なって
いるからその高速パイプライン処理が可能となり、処理
の高速化を達成し得る。又、そこで用いられる積和演算
器は標準化構成となっており、装置のＬＳＩ化に大いに
貢献し得る。

【図面の簡単な説明】

第１図及び第２図は本発明の原理ブロック図、第３図乃
至第５図は本発明の一実施例を示す図、第６図は積和演
算器の詳細図、 第７図はフィルタリングに供されるウィンドウパラメー
タを示す図、 第８図は第７図ウィンドウに対応する画素”データを示
す図、 第９図は第７図及び第８図についてのフィルタリング結
果を示す図、 第１０図は画像のスキャン態様を示す図である。 第１図乃至第５図において、 １．１０．２５＋〜２５３は積和演算器、２は積和発生
用接続手段、 ３は画像入力手段、 ４はフィルタリング係数パラメータ発生手段、５は初期
値発生手段、 ２１．２２はバッファである。 フィルタリング孫ａで一７メータ 未発Ｂ月０原ｊ里ブロック図 第１図 本発明Ｉζ用い６籟和涜Ｓ蕃の原Ｊ里づ０−２り悶第２
図 本禍餡日月の一案ｅイ列０蔀グ↑医う 第５図 第７図 第８図 治７図展ｐＪｆ’ｆ図くつ（・７６＞フィルタリング糸
＾果と示４０第　９　図７

Claims (2)

【特許請求の範囲】
1. （１）画像入力手段（３）と、 第１及び第２の入力の積を発生する乗算器（１１）と、
   該乗算器の出力に選択的に設定し得る遅延量を与える可
   変遅延器（１２）と、該可変遅延器（１２）の出力と第
   ３の入力との和を発生する加算器（１３）とを備えて構
   成される積和演算器（１）と、 ２次元フィルタリングを行ない得るように前記第１の入
   力に前記画像入力手段（３）の出力を接続し、前記第２
   の入力に２次元フィルタリングのためのフィルタリング
   係数パラメータ発生手段（４）の出力を接続し、且つ前
   記第３の入力に初期値発生手段（５）又は積和演算器（
   １）の出力を接続すると共にこれらの接続に従った可変
   遅延器（１２）の所望遅延出力を加算器（１３）に接続
   する積和発生用接続手段（２）とを備えて構成したこと
   を特徴とする画像フィルタリング装置。
2. （２）前記積和演算器は２次元フィルタリングのための
   フィルタリング係数パラメータの個数だけカスケード接
   続されて設けられ（２５＿１〜２５＿３）、前記積和発
   生用接続手段（２）は２次元フィルタリングを生ぜしめ
   るための遅延量を与える所要数のバッファ（２１，２２
   ）であり、これらバッファは前記画像入力手段（３）に
   カスケード接続され、これらカスケード接続された画像
   入力手段（３）とバッファ（２１）との間、バッファ（
   ２１，２２）関及び最終段のバッファ（２２）の出力に
   夫々、前記カスケード接続された積和演算器の第１の入
   力が部分積和値を得るのに必要な個数だけ接続され、そ
   れら積和演算器の第２の入力に対応するフィルタリング
   係数パラメータ発生手段の出力が接続され、初段の積和
   演算器の第３の入力に初期値発生手段（５）の出力が接
   続されその２段以降の積和演算器の第３の入力に前段の
   積和演算器の出力が接続されると共に、前記必要な個数
   の積和演算器の各可変遅延器の遅延量は該必要な個数の
   積和演算器から部分積和値が得られるように設定されて
   構成されたことを特徴とする特許請求の範囲第１項記載
   の画像フィルタリング装置。