JPS61233878A - 画像処理の装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、矩形の格子（ｇｒｉｄ）に従って標本化され
且つ画素（ビクセル）当り１ビットの割合で二進符号化
された画像を処理する装置＃；二＝に係り、より特定的
には前述の如き画像を骨格だけにするための＃娑芸；装
置に係る。

免肚匹互１ 多くの光学的読取りシステム及びロボットビジョンシス
テムでは、画像の処理を可能にすべくこの処理に先立っ
て画像を予め二進符号化する。特に文字認識システムの
場合はこの方法がとられ、いわゆる認識段階の前に前記
操作が行なわれる。

画像は通常矩形の格子に従って標本化され、格子目１つ
に対応する各画素は１つのビットを用いて二進符号化さ
れる。このビットの値は、対応画素が画像のパターンに
係るのか背景に係るのかによって異なり、例えば白の背
景に黒のパターンで構成される画像の場合には黒に対す
る値を１、白に対する値をゼロとし得る。

画像処理時、特に文字認識を行なう時には、画像のパタ
ーンを構成する複数の線の交点及び先端の如き特定点を
正確に配置する必要がある。

パターンを構成する画素の数が多いと、前記特定点を直
接探索するために号数つ計算を行なわなければならず、
その結果は必ずしも正確ではない。

特定点検出の問題と、パターンフォローの問題とを最大
限に簡略化するためには、二進画像を骨格だけにし得る
ようなアルゴリズムが必要である。

この種のアルゴリズムをソフトウェアで行なうためには
実際的使用の大部分、特に例えば郵便の区分けに用いら
れる文字認識システムの如くリアルタイムで作動する場
合には不適当であるような計算時間が必要となる。

そこで本発明は前述の欠点を解消すべく、矩形格子に従
い標本化され且つ画素当り１ビットの割合で二進符号化
された画像を処理する新規の装置を提案する。

１１豊１ｊ 本発明は矩形格子に従って標本化され且つ画素当り１ビ
ットで二進符号化された画像を処理するための装置であ
って、各画素が矩形格子内でその画素を包囲する８個の
画素の少なくとも一部に関連して考慮されるような装置
を提供する。この装置は制御ユニットと、前記画素ビッ
トを記憶するランダムアクセスメモリと、フィードバッ
クループとを備え、このフィードバックループは複数の
シフトレジスタユニットと、機能メモリと、セレクタと
からなる少なくとも１つのフィードバックアセンブリを
介して前記画像メモリの出力を入力に接続する。前記シ
フトレジスタユニットは少なくとも１つの書込みユニッ
トと、少なくとも１つの読取りユニットとを含み、この
読取りユニットが前記画像メモリの出力に接続され、且
つ９個のビットを前記機能メモリの入力に同時に供給す
るように接続される。これら９個のビットはテストされ
る１個の画素と、その周囲の８個の画素とに対応する。

これらのビットは前記制御ユニットが前記シフトレジス
タユニットをシフトさせる毎に変化する。前記機能メモ
リは入力に与えられる９個のビットに基づいて、且つ複
数の所定基準に従ってテスト画素のビットに新しい値を
与える。前記セレクタは前記新しい値を受容すべく機能
メモリの出力に夫々接続される複数の入力を有し、これ
ら入力は前記基準を選択すべく前記制御ユニットにより
別個にアドレス指定され得る。また前記機能メモリによ
り決定されたビットの中から選択された前記ビットは、
前記セレクタの出力から前記新しい値のビットを受容す
べく接続される前記書込みユニットを介して前記画像メ
モリに再び書込まれる。

好ましい一興体例では、前記画素ビットは互に等しい長
さのワードとして画像メモリに記憶され、各ワードは矩
形画像格子の１つの列又は１つの列の一部分に対応する
。また、前記読取りユニットは直列出力と複数の並列入
力とを有するワード受容レジスタを含み、これら並列入
力が前記画像メモリの複数の対応並列出力に接続される
。この読取りユニットは更に３つの互に同等の中間シフ
トレジスタを有し、これらレジスタは前記受容レジスタ
の出力に順次直列に接続され、各々３つの連続出力を有
し、これら出力が前記機能メモリに３つの連続ビットを
供給すべく接続される。この３つの連続ビットからなる
ビットグループは前記転送レジスタ内の３つの連続朝会
ワードから得られ、そのためテスト画素とその周りの８
個の画素とに対応する９個のビットが同時に転送される
。

以下添付図面に基づき、本発明の非限定的−具体例を説
明する。

を息１里１ｌ」 第１図の画像処理装置は、矩形格子を用いて標本化され
た画像の処理に使用される。このような画像の一例を第
２図に示す。

１つの格子目に対応する各画素は、その目が画像の背景
に属するか又はパターンに属するかに応じて、単一ビッ
トにより二進符号化される。即ち、この符号ビットは画
素の色を表わすことになる。

この具体例では黒色パターン画素に対応するビットに二
進値Ａを与え、白色背景画素に対応するビットに二進値
Ｂを与える。通常、二進値Ａは１、ＢはＯである。

格子内の画素は、画像を同一長さを有する一連のワード
の形状で記憶できるように、従来通り２つの直角座標に
対して認識される。この具体例では各ワードが８ビット
に等しい長さｎを有し、格子は各々ｍ個のワードを含む
ｐ（ＩＮの列で形成される画像を処理するように構成さ
れる。例えば第２図の場合はｍ＝２である。

画像処理ｉ置２に処理すべき画像を表わすワードを供給
するために従来の専用インタフェース１〈第１図）を具
備する。この専用インタフェース１は本発明には直接係
らないため詳述しないが、例えばディジタル符号器およ
び／又はディジタルデータ記憶手段（図示せず）と協働
する光学的読取り装置を有し得、二方向接続３を介して
画像処Ｎ＠ｌｉ２に接続される。

制御ユニット４はプロセッサ及びクロック（いずれも図
示せず）を含み、クロック信号及び命令信号の送出と、
その返事として供給される解析データとにより、従来の
方法で専用インタフェース１と画像処理装置２とからな
るアセンブリを正常に作動せしめる。

専用インタフェース１と画像処理装＠２との間で接続３
を介して交換され得るディジタルデータは、画像メモリ
と称するランダムアクセスメモリ（ＲＡＭ）５に記憶さ
れる。このメモリ５は所与の矩形格子に適合する少なく
とも１つの画像に関するワードを記憶し得る。

この具体例では画像メモリ５はワード毎にアドレス指定
され、各ワードは書込み又は読取りにおいて個々にアド
レス指定され得る。

画像メモリ５の周りには、複数のシフトレジスタユニッ
トからなるアセンブリ６と、リードオンリー機能メモリ
７とセレクタ８とによりフィードバックループが構成さ
れる。

アセンブリ６は少なくとも１つの書込みユニット６Ａと
、少なくとも１つの読取りユニット６Ｂとに分割され、
これらのユニットは夫々画像メモリ５の入力及び出力に
接続される。

書込みユニット６Ａは少なくとも１つの転送シフトレジ
スタ９を有する。このレジスタはセレクタ８の出力に接
続される直列入力と、画像メモリ５の同数の対応入力に
接続される複数の並列出力とを備え、少なくとも１ワ一
ド分の容量を有する。

転送レジスタ９の個数は、画像画素を並行処理し得るよ
うに任意に増加し得、その場合には画像メモリが各々の
アドレスに複数のワードを記憶し得るか又は単一ワード
しか記憶できないかに応じて、それらレジスタの出力が
並行に又は多重化されて画像メモリの入力に接続される
。

読取りユニット６Ｂは、やはりシフト形の受容レジスタ
１０を少なくとも１つ有する。このレジスタは少なくと
も１ワ一ド分に等しい容量を有し、少なくとも１ワード
のビット数に等しい数のビットを受容すべく複数の並列
入力が画像メモリ５の出力に接続される。

受容レジスタ１０の個数は転送レジスタ９の個数に等し
く、従って画像画素を並列処理し得るように１より多く
てよい。その場合はそれら受容レジスタ１０の同一ビッ
ト位置の入力を画像メモリの出力に並列接続し、必要で
あればデセレクタ（ｄｅｓｅｌｅｃｔｏｒ）　　（図示
せず）を介して接続する。

その結果、時分割マルチブレキシングを用いて転送レジ
スタ９から送出されるワードを画像メモリ内に導入し得
ると共に、画像メモリから送出されるワードを受容レジ
スタ１０内へ選択的に導入し得る。これは従来の技術に
より制御ユニット４の制御下で実施される。

各受容レジスタ１０は、各々が少なくとも１つのワード
を記憶し得るように互に直列に接続された３つの中間レ
ジスタ１１，１２．１３の各列毎に対応する直列出力を
有する。該具体例では、やはりシフト形であり且つ互に
同等であるこれら中間レジスタ１１、１２．１３はｍｘ
ｎビット、即ちこの場合は１６ビットの容量を有し、各
々の最後の３つの段が機能メモリ７のアドレス指定入力
に接続される個々の出力を有する。

中間レジスタ１１，１２．１３により供給される各９ビ
ットアドレスは、選択されたアドレスに応じて異なる出
力ワードを供給するように適切にプログラムされた機能
メモリ７内でｑ個のビットからなるワードを選択する。

各出力ワードの種々のビットは９個の入力ビットからな
るビットグループに関して実行される種々の特定機能に
係る。

機能メモリ７の出力は、並列−並列型バッファ亭 レジス１４を介してセレクタ８にワードを送出する。

バッファレジスタ１４の出力ビットはこれら出力と同様
のＡＮＤゲート１５の第１人力に接続され、これらゲー
ト自体は各々の出力を介してＯＲゲート１６に接続され
る。ＡＮＤゲート１５は第２人力が制御ユニット４に接
続され、そのため実行すべき機能に応じていずれか１つ
のＡＮＤゲート１５が選択的に作動する。

ゲート１６の出力はセレクタ８の出力を構成し、書込み
ユニット６＾の入力に接続されると共に排他的ＯＲゲー
ト１７の入力に接続され、このＯＲゲート１７の別の入
力は中間レジスタ１２の最後から２番目の段に接続され
る。ゲート１７の出力は、このゲート１７と共に修正検
出回路１９を構成するカウンタ１８を作動させ、回路１
９の出力信号、この場合はカウンタ１８の出力信号は、
必要であれば一時的バツファレジスタ（図示せず）を介
して、制御ユニット４に供給される。

画像を特にその骨格化のために、即ちパターンから余分
の画素とみなされる画素をパターンの結合性を変化させ
ずに除去するために処理する場合は、種々の位相学的拘
束条件を遵守しなければならない。

特に場合によっては、パターンを構成するストロークの
長さを余り削減しないこと、及び間隙を発生させないこ
とが不可欠である。例えば、元の画像の閉鎖ループを不
注意に開放することは絶対に回避しなければならない。

例えば画像を矩形格子に従って標本化すると、第２図の
画素Ｃ及びＤの近接に見られるような異常が生じ得る。

この図から明らかなように、背景画素Ｃは二進符号化さ
れる前の元の画像のパターンにより明らかに背景画素り
から分離されなければならなかったのに、黒色パターン
画素と白色背景画素とに同一の結合性理論を適用すると
これら画素Ｃ及びＤが互に隣接してしまう。このことか
ら、パターンのループの内側と外側とには同一の画素が
同時に存在し得、そのために前述の如き骨格化が不正確
になると考えられる。

この問題を回避するためには従って２種の結合性、即ち
パターンの二進値Ａの画素の結合性と、背景の二進値Ｂ
の画素の結合性とを考慮しなければならない。

そこで、次の第１方程式 ％式％ により規定されるような結合性Ｄ１が１である２つのパ
ターン画素を互に隣接すると見なすことにする。Ｐｌ及
びＰｌは問題の画素であり、ここでは格子の直角基準軸
に夫々従う座標（ｘ　１．　ｙ　１）及び（ｘ　２．　
ｙ　２）を有する点と見なされる。

５ｕｐ（ａ、ｂ）は２つの値ａ及びｂのうち大きい方を
とることを意味し、この場合は２つの全体値差１ｘｌ−
ｘ２１及び１ｙｌ−ｙ２１の大きい方を表わす。

これに対し、２つの背景画素の場合は、第２方程式 ％式％ により１と規定されるような結合性Ｄ２を持つ時に互に
隣接する見なされる。

第３図の如く、矩形格子の３×３サブマトリクス内で９
番目のテスト画素と周りの８個の画素との結合性を調べ
ると、話合性Ｄ１については８個の画素Ｐ１〜Ｐ８の総
てが中心画素Ｐに隣接するが、結合性Ｄ２では画素Ｐ　
１．　Ｐ　３．　Ｐ　５．　Ｐ　７のみが画素Ｐに隣接
することになる。

従って２つのパターン画素は、第１公式の結合性Ｄ１に
従う道ｄ１が相互間に存在すれば互に隣接すると見なさ
れ、これに対して２つの背景画素は公式２の結合性Ｄ２
に従う道ｄ２が相互間に存在すれば互に隣接すると見な
される。

このようにすれば、元の画像には存在しなかった間隙を
発生させることなく二進符号化画像を修正することがで
きる。

少なくとも１つの別のパターン画素から距離ｄ１をおい
て位置する総ての画素は、パターンの中で共通のグルー
プに属し、１つの部類を構成する。１つのパターンを有
する画像全体は、１つ以上のパターン類、例えば１つ以
上の文字と、夫々の背景グループに対応する１つ以上の
背景類とで構成され、これらの部類がパターン及び背景
に関する画像の結合性の規定に用いられる。除去された
パターン画素が修正画像（パターン及び背景）の結合性
を元の画像の結合性と異なるものにしない限り、パター
ンから余分の画素を除去して画像に不連続性が生じるこ
とはない。

更に、第３方程式に従わせることにより、パターンの自
由ストロークの長さを過度に削減させないようにするた
めの条件も加える。この第３方程式は、問題のパターン
画素をＰとし、ｃａｒｄＮ−Ｐが前記画素を同一パター
ンの別の隣接パターン画素に連絡する道ｄ１数に対応す
る場合に、Ｃａｒｄ　Ｎ＊　Ｐ＝１に該当する画素を保
存せしめるためのものである。

本発明の好ましい一実施例では画像を、余分と見なされ
るパターン画素ビットの値を背景二進値にそれぞれ与え
る４つの連続的操作ステップ（繰返し可能）によって処
理する。

そのためには、各パターン画素を矩形格子内でこの画素
に隣接する８個の画素に関して考慮する。

格子の外縁に位＠する画素はパターンが格子の縁まで延
在していれば、解析の目的で背景画素からな□る縁に隣
接するものとする。

前記各操作ステップの目的は、パターン画素の所定の集
合体内で用いられている成るパターン画素が必要である
か、又は余分の画素であるかを決定することにある。

そのためには４つの非連続的集合体Ｅ　１．　Ｅ　２゜
Ｅ３及びＥ４を考慮する。これらの集合体は問題のパタ
ーン画素の四辺に隣接し、且つ当該パターン画素の座標
のいずれか一方に等しい座標を有する画素、即ち第３図
では画素Ｐに対する画素Ｐ１゜Ｐ３．Ｐ５及びＰ７に係
る。

即ち各ステップは、所与の集合体に属するバタ即ち論理
値Ｂの画素を有する総てのパターン画素、即ち論理値Ａ
の画素を含み、集合体Ｅ２は例えば集合体Ｅ１に属さず
且つ下縁に背景画素Ｐ７を有する総てのパターン画素か
らなる。同様にして、第３集合体Ｅ３は先の２つの集合
体に含まれず且つ右縁に背景画素Ｐ１を有する総てのパ
ターン画素からなり、第４集合体Ｅ４は先の３つの集合
体に含まれず且つ左縁に背景画素Ｐ５を有する総てのパ
ターン画素からなる。

このようにすれば格子方向に従ってパターンの４つの縁
各々から余分なパターン画素を連続的に除去することが
できる。パターンの線の厚みに起因して４つのステップ
を一度実施するだけでは骨格化し得ない場合には、前記
プロセスを数回繰返す必要がある。従って各プロセスサ
イクルで考慮される画素集合体は、前記集合体Ｅ１〜Ｅ
４と同じ基準には従うが、夫々異なるものになる。

所望の骨格化は、最終画像が所定の選択法を用いてそれ
以上修正することができなくなった時に得られる。

前述の如く各パータン画素はテスト時に、その画素を中
心とする３×３マトリクス内でその周囲に配置された８
個の画素の少なくとも一部に対して考慮される。

前述の如き骨格化条件ではパターンの縁に位置するパタ
ーン画素が余分であるような種々の事例を、１６の別個
の構成を用いて要約し得る。これら１６の構成は、中央
画素を中心に９０°ずつ回転することにより下記の４つ
の構成から得られる。

ＸＡＸ　　　ＢＢＢ　　　ＸＢＢ　　　ＢＢＢＡＰＢ　
　　ＢＰＢ　　　ＡＰＢ　　　ＢＰＢＸＡＸ　　　ＸＡ
Ａ　　　ＸＡＸ　　　ＡＡＸＰはパターン画素、従って
二進値Ａのテスト画素であり、Ｘはその値がこの段階に
は係りのない、即ちテスト画素の必要性又は無用性の決
定には係りのないような背景画素又はパターン画素であ
り、Ａ及びＢは夫々パターン画素及び背景画素の二進値
である。

また、テスト画素を包囲するパターン画素の個数を決定
する式の値Ｃａｒｄ　Ｎ−（Ｐ）が、先端１つに対して
は、１に等しく、交点１つに対しては２以上に等しいと
すれば、この式の値を求めることによってパターンの画
素のテスト中にそのパターンの線の先端及び交点の存在
を調べることもできる。Ｃａｒｄはテスト画素を包囲す
る８個の画素に含まれる値Ａの画素からなる集合体の濃
度（ｃａｒｄｉｎａｌ　ｎｕｍｂｅｒ）ｒある。

この具体例では、機能メモリ７はテスト画素の二進値と
その周囲の８個の画素の二進値とから形成された９ビッ
ト二進ワードを受容し、そのテスト画素が値Ａを有すれ
ば、前述の構成に応じてその必要性又は無用性をテスト
し、もしその画素が必要であれば値Ａのビットを出力か
ら送出し、又はその画素が選択基準から見て余分と見な
されるような構成に該当する場合には初期二進値へを値
Ｂに変える。

勿論機能メモリ７は、テスト画素をその周囲の８個の画
素の任意の特定構成に対してテストせしめる。前記特定
構成は前述の構成のうちの１つとは異なることもある。

実際、各９ビットアドレスは特定の結果を生じさせ得る
。

この具体例では制御ユニット４は、機能メモリの少なく
とも４つの出力のうちいずれか１つの出力からの出力信
号を選択するのに使用し得る。これら各出力は前述の４
つのステップの１つに対応する。

次に、本発明の処理装置の動作を第４図の簡略説明図に
基づいて説明する。

第４図は画像メモリ５の内容とシフトレジスタ９〜１３
の内容とを斜線の目で簡略に示している。

この図にはフィードバックループを構成する機能メモリ
７及びセレクタ８も示されている。

先ず第４図に示されている如き二進符号化画像が画像メ
モリ５に記憶される。２つずつ用いられて矩形格子の列
を構成する８ビットワードは、受容レジスタ１０に１つ
ずつ記憶され、該レジスタ１゜はこれらワードを１ビッ
トずつ第１中間レジスタ１１の入力に転送する。受容レ
ジスタ１ｏにワードを１つずつ記憶する操作は、従来通
りビットシフトクロックパルス８個分毎に実施され、制
御ユニット４　（第１図参照）が適切な制御信号を送出
する。

前述の如く中間レジスタの段数は、各中間レジスタの最
後の３つの段の出力が１つのテスト画素とその周りの８
個の画素とに対応する９個のアドレスビットを送出する
ように決定される。テスト画素は真中の中間レジスタ１
２の最後から２番目の段にあるビットで表わされる。

これら種々のレジスタの各シフト毎に、且つ中間レジス
タ１２の最後から２番目の段に位置する画素のテスト中
に、機能メモリ７がセレクタ８を用いて制御ユニット４
により選択し得る出力信号を送出する。この骨格化法で
は、テスト画素が必要と見なされるか又は余分であるか
に応じて二進値Ａ又はＢの信号が各テスト画素毎に転送
レジスタ９の入力に与えられる。

第４図の具体例は、テスト画素が早朝８の上方画素であ
り、それより前の早朝、特に早朝６及び７の画素の先行
テストがすでに実施済である時の該システムの状態を示
す。早朝６及び７の対応ワードは、ワード６のすべての
８ビットとワード７の最初の７ビットとに関しては最後
の中間レジスタ１３内にあり、ワード７の最後のビット
に関しては真中の中間レジスタ１２内にある。

従って背景用白色画素は、実施中の方法が記述の如き骨
格化方法であれば、機能メモリ７によりは背景画素とし
て表わされ、その結果セレクタ８が二進値Ｂのビットを
送出することになる。一方、早朝７の上方画素に対応す
るワード７の値Ａの第１ビットは、転送レジスタ９の内
容が示すように僑Ｂのビットに変換されている。このレ
ジスタ９には、シフト後にテスト後の修正ワード７が記
憶される。これはこのワードを画像メモリ５に並行に書
込むためである。この新しいワード７は修正前のワード
７が占めていた場所を占拠することになる。修正前のワ
ード７が互に隣接する値Ａのビットを３個有していたの
に対し、新しいワード７は単一パターン画素に対応する
１個の値Ａビットを有するにすぎない。

種々の早朝に対応するワードは総て順次テストされ、ま
たカウンタ１８が、真中の中間レジスタ１２の最後から
２番目の段にあるビットの排他的ＯＲ処理と、これと同
時に２つのシフトパルスの間にセレクタ８から送出され
る対応出力ビットの使用とによって示される変化の総和
による修正ビットの数を記憶する。

この骨格化法は前記カウンタが４つの操作ステップを通
して如何なる変化も記録しなくなるまで続けられる。（
機能メモリ７へのアクセスの並行化及び／又は画像メモ
リ５へのアクセスの並行化により操作時間を短縮し得る
ことは明確である。）第４図の具体例ではまた、ワード
９．１０．１１がテストに先立ち中間レジスタ１２及び
１１で順次シフトされ、ワード１１の最終ビットが依然
として受容レジスタ１０の最終段にあり、このレジスタ
１０がワー

【図面の簡単な説明】

第１図は本発明の画像処理装置の一具体例を示す簡略説
明図、第２図は二進符号化画像の一例を示す説明図、第
３図は画素マトリクスの一構成例を示す説明図、第４図
は本発明の装置の動作を示す簡略説明図である １・・・・・・インタフェース、２・・・・・・画像処
理装置、４・−・・・・制御ユニット、５・・・・・・
画像メモリ、６Ａ・・・・・・書込みユニット、６Ｂ・
・・・・・読取りユニット、７・・・・・・機能メモリ
、８・・・・・・セレクタ、９・・・・・・転送シフト
レジスタ、 １０・・・・・・受容シフトレジスタ、１１、１２．１
３・・・・・・中間シフトレジスタ、１４・・・・・・
バッファレジスタ、１５・・・・・・ＡＮＤゲート、１
６・・・・・・ＯＲゲート、１７・・・・・・排他的Ｏ
Ｒゲート、１８・・・・・・カウンタ、１９・・・・・
・修正検出回路。 ＦＩＧ、２ ′Ｉ ＦＩＧ、３

Claims (4)

【特許請求の範囲】
1. （１）矩形格子に従って標本化され且つ画素当り１ビッ
   トで二進符号化された画像を処理するための装置であっ
   て、各画素が前記矩形格子内でその画素を包囲する８個
   の画素の少なくとも一部に関して考慮され、この装置は
   、 制御ユニットと、 前記画素ビットを記憶するランダムアクセスメモリと、 複数のシフトレジスタユニットと、機能メモリと、セレ
   クタとからなる少なくとも１つのフィードバックアセン
   ブリを介して前記画像メモリの出力をその入力に接続す
   るフィードバックループとを備え、 前記シフトレジスタユニットが少なくとも１つの書込み
   ユニットと少なくとも１つの読取りユニットとを含み、
   この読取りユニットが前記画像メモリの出力に接続され
   、且つ前記機能メモリの入力に９個のビットを同時に供
   給するように接続され、これら９個のビットがテストさ
   れる画素とその周りの８個の画素とに対応し、 前記９個のビットが前記制御ユニットにより前記シフト
   レジスタユニットのシフトが行なわれる毎に変化し、 前記機能メモリがその入力に与えられる９個のビットに
   基づいて、且つ複数の所定基準に従って、テスト画素の
   ビットに新しい値を与え、 前記セレクタが前記新しい値を受容すべく前記機能メモ
   リの出力に夫々接続される複数の入力を有し、これら入
   力の各々が前記基準の１つを選択すべく前記制御ユニッ
   トにより別個にアドレス指定され得、 前記機能メモリにより決定されるビットのうちから選択
   される前記ビットが、前記セレクタの出力からの前記新
   しい値のビットを受容すべく接続される前記書込みユニ
   ットを介して前記画像メモリに再び書込まれる画像処理
   装置。
2. （２）前記画素ビットが互に等しい長さのワードとして
   前記画像メモリに記憶され、各ワードは矩形画像格子の
   列１つ分又は列の一部分に対応し、前記読取りユニット
   がワード受容レジスタを備え、このレジスタが直列出力
   と複数の並列入力とを有し、これら並列入力が前記画像
   メモリの対応並列出力に接続され、前記読取りユニット
   は更に３つの互に同等の中間シフトレジスタも備え、こ
   れらレジスタが前記受容レジスタの出力に順次直列に接
   続され、各々が前記機能メモリに３つの連続ビットを供
   給すべく接続される３つの連続出力を有し、これら３つ
   の連続ビットからなるビットグループが前記転送レジス
   タ内の３つの連続列分のワードから得られ、そのためテ
   スト画素とその周りの８個の画素とに対応する９個のビ
   ットが同時に転送される特許請求の範囲第１項に記載の
   装置。
3. （３）テスト画素に対応するビットを同数処理できるよ
   うに並列に接続された複数の読取りユニットを備え、更
   に対応数の書込みユニットも備える特許請求の範囲第２
   項に記載の装置。
4. （４）テスト画素に対応するビットの値を、前記セレク
   タを介して前記機能メモリにより前記ビットに与えられ
   る値と比較すべく、前記セレクタの出力に接続されると
   共に第２中間レジスタの３つの出力のうち第２番目の出
   力に接続される修正検出器を備える特許請求の範囲第２
   項又は第３項に記載の装置。