JPS61208173A - 画像アクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、画像処理などｎ次元のパラメータで表わされ
るデータを処理する分野Ｃ：おける効果的な画像アクセ
ス方式に関する。

〔発明の技術的背景とその問題点〕

ｎ次元のパラメータで表わされるデータを処理する代表
的な分野の１っ：；画偉処理がある。近年、画像処理分
野では、静止画像を処理する２次元画像処理だけでなく
、動画像処理や立体の形状処理など３次元、以上のパラ
メータをもつデータ処理への要求も高まっておりこれら
の研究も盛んに行なわれでいる。扱うデータの次元が高
くなる程、データ量は指数関数的に増大するが、このよ
うな多量のデータの処理では、いかＣニメモリを効果的
に使うかが重要なポイントである。

従来ｎ次元のデータＣ二対しては、メモリもデータのそ
れぞれの次元（：対応させたｎ次元メモリアドレスで構
成すると処理（例えば必要とする画素データの読み出し
）が容易なことから、フレームメモリ（２ｍ元）などの
ようｌ”ｌ−ｎ次元メモリを用いることが多かった。こ
の場合、２次元画像を例（二とると第稔図に示すよう（
二処理画像（例えばＡ４゜Ｂ５サイズ）の最大サイズを
ａ（水平方向）ｘｂ（垂直方向）画素とすると、最低水
平方向ｍａｂｉｔ（２”ａ−”＜　ａ＜２”ａ）　ｅ垂
直方向ｍｂ　ｂｉ　ｔ　（２”ｂ−’＜ｂ　＜　２ｍｂ
）の２次元メモリ（フレームメモリ）が必要である。

ｍａＸｍｂｂｉｔノ２次元メモリテハ２ｍａ×２ｍｂ＝
２ｍａ＋ｍｂ個のデータを扱うことができるが、処理デ
ータはａ−ｂ　ｍ　”ＣアルカＰ）　（２ｍ”ｍｂ−ａ
−ｂ）　個分（Ｄ未使用のメモリ空間ができる。すなわ
ち、従来のよう（二〇次元メモリを用いると無駄なメモ
リ空間が生じるという問題があった。％Ｃ二、サイズの
異なる処理画像を複数収容する場合には未使用のメモリ
空間が大巾に増大していた。

〔発明の目的〕

本発明の目的は、論理的にはｎ次元アドレス空間を保っ
たまｔｎｎ次元上リアドレス方式を次元変換することに
より、１次元メモリアドレス方式Ｃ二し、ｎ次元画像を
メモリ領域中Ｃ：未使用部分を必要とせずに、しかも容
易に必要とする画素をアクセスするための画像アクセス
方式を提供するＣ二ある。

〔発明の概要〕

本発明１：よれば、ｎ次元（ｎ≧２）の画像データが１
次元のアドレス空間で構成される記憶部口収容される。

この画像データ中の任意の画素をランダムアクセスする
ために、ｎ次元のアドレスデータ（座標値）ｈ□ｈ１．
・・・ｌ１ｌｓ及び画像データの大きさに関する情報例
えば各次元アドレスのとりうる範囲量ｄｓ　＝　ｄｔ　
−”・−ｄｉｓ　（すなわちＯ≦ｋｌ＜ｄｉ　：　ｊ＝
１　＃２、・・・ｏｎ）を供給し、メモリアドレス次元
変換回路がこれらのｎ次元アドレスデータ及び大きさ書
−関する情報を用いて記憶部中の指定画素をアクセスす
るための１次元アドレスＫを算出するように構成されで
いる。

〔発明の効果〕

従って本発明によれば、メモリの未使用領域がなくなる
と共に処理画像のサイズの変更も、１次元目から（ｎ、
１）次元口までのそれぞれのアドレスデータとりうる範
囲量を変更するのみで、物理的メモリ配置は変更せずに
すむ利点が生まれる。つ゛まり第１３図Ｃ二示した２次
元データの例のように物理的なメモリ容量が同じならば
、各種のｎ次元メモリパターンが構成できる。またサイ
ズの異なる画像を混在して記憶しても容易にランダムア
クセスにより任意画素データの読出し書込みが可能であ
る。

〔発明の実施例〕

以下図面を参照して本発明の一実施例Ｃ：つき説明する
。

第１図において、２次元アドレスコントローラ２は処理
画像１の論理的な２次元アドレスをコントロールする。

この２次元アドレスコントローラ２の出力である２次元
アドレス（Ｘ、Ｙ）、および１次元目アドレスの最大変
化量Ｕを本発明であるメモリアドレス高速次元変換回路
３に入力すると、メモリアドレス高速次元変換回路３は
これを１次元アドレスｕＹ＋Ｘ　Ｃ変換する。得られた
１次元アドレスをメモリアドレスバス４を介して１次元
メモリ５Ｃニアクセスし目的とする処理をする。

第２図に本発明の回路の構成例を示す、これは高速次元
変換を乗算回路と加算回路の組み合せで行ったものであ
る。

第２図において、ＭＰＹ　３１は並列乗算器でありＵ×
ｙの乗算を行なう。又ＡＤＤ　３２は並列加算器であり
、ＭＰＹ３１の乗算結果とＸとの加算を行なう。

第３図に一般的な２次元アドレスを持ったメモリ空間図
を示す。この座標系上のある点Ｐは、２次元メモリ空間
上その位置は（ｘ、ｙ）で示される。

本発明は、この位置表現を第４図に示す１次元メモリ空
間上の点としで表わす。

Ｐ（ｘｓｙ）＝Ｐ（ｕｘｙ＋ｘ） 第５図に示す変形例は、乗算器を用いずＲＯＭ　３４を
用いた回路であり比較的アドレス空間の小さいメモリ空
間に適する。

また第６図Ｃ：示す変形例は、乗算、加算両演算を予め
演算した結果を記憶するＲＯＭ　３５で行々う方式であ
り、第５図の変形例より、小規模なメモリ空間に適する
。

また、本回路の入力（二、現在位置座標（ｘ、ｙ）およ
び１次元目量大変化量Ｕの他に第７図に示すように画像
データを格納するメモリの格納先頭番地すを指定するよ
うにし、ｕＶ＋Ｘ−１−ｂなる１次元アドレスに変換す
るようにすれば、格納メモリ５【；アクセスする物理的
な１次元アドレスが得られる。第２図の回路（二すも入
力するようにした図を第８図（：示すが、第５図及び第
６図についても同様ζ：構成することができる。今まで
は、２次元画像データの例について説明してきたが、本
回路は行列・３次元物体などａ次元の形をとるデータな
らば何にでも応用できる。ｎ個のパラメータの値を（ｋ
ｓ　＝　ｋｎ　＋　−ｋｎ）−１次元目から（ｎ−ｔ）
次元目までのそれぞれのパラメータのとりうる範囲量を
（ｄＩｗｄ雪ｔ・・・ｄａ−ｔ）とすると本変換回路は
、（ｄｌ・ｄ！・”ｄ　Ｐｌ　ｋａ　＋　ｄＢ　・ｄｌ
　・＝　（１１−２・ｋ　ｎ−１＋＝・＋　ｄ　＠ａｋ
、十ｋｌ）なるアドレスを出力する。

第９図及び第１０図はｎ次元画像アクセス用のメそり次
元変換回路の構成例を示す。第９図は、第２図：：示さ
れるところの乗算器及び加算器からなるユニット回路を
（ｎ−１）個縦続接続することＣ二より構成されている
。一方、第１０図では、加算器９１の出力がマルチプレ
クサ９２を介して乗算器９０に再入力可能（二構成され
で、（ｎ−ｓ）サイクルの演算により１次元アドレスＫ
を出力する。第１サイクルではマルチプレクサ９２の制
御信号ＣＣとが入力ｋｎの選択を指示し、信号線Ｂ、Ｃ
には夫々ｄ＋ｓ−１ｍｋｒ１が供給されるので加算器９
１の出力Ｄａ１はｄ、、　ｋ、＋ｋｔｒｔとなる。制御
信号ｃｃ　　は第２サイクル以後は加算器９１の出力り
、を選択指示する。例えば第２サイクルでは、信号線Ｂ
、Ｃ（二ｄａ−２＃ｈｎ−２が供給されることシ；より
出力り、＝ｄ、−２　Ｄ１＋　ｋｆｉ−２が得られる。

以下同様Ｉニジて、第（ｎ−ｔ）サイクルではり、１＝
＝　ｄ、　ｎ、−１＋に１ ＝ｄｔ（ｄｌＤｎ−＊＋に＊）＋ｋｔ ＝ｋｆｉπｄ３＋ｋｆｉ−□πｄ３　＋＝、＋　ｄｔ　
ｋ、＋ｋＩＪ＝１　　　　　　　ｊ＝１ ＝Ｋ が得られる。

また、パラメータのとりうる範囲は０≦ｋｌ＜ｄｌ（ｉ
＝１〜ｎ）としで例え示したが、パラメータの最小値は
Ｏ（ゼロ）でなくてもよい。すなわち論理的なメモリア
ドレスはＯ（ゼロ）から始まっていなくともよい。アド
レスデータが町≦に１≦ｅＩＩ＝ｌ〜ｎなる範囲である
ときはに１を（ｋ　＋−Ｓ＋　）なる値Ｃ二層きかえれ
ばよい。このとき範囲量はｓｓｌ！で与えでもＳ、ｌで
与えてもよい。２次元アドレス（ｘ、ｙ）がｓｘ≦Ｘ≦
ＩＸ　ｓ　ｄＸ＝ｌｚ−８ｚ＋１　＃　ｓｙ≦ｙ≦ｌｙ
であるとき第２図の構成を変形した回路を第６図Ｃ：示
す。

また、πｄ４（ｉ＝１〜ｎ）をＥｌとして記憶しト４ に＝Σｋｌ　Ｅｌ　＋ｋ。

轟＝３ とした回路を構成することもできる。同様（：他の回路
もＥｌを記憶するレジスタを用いて構成することができ
る。

【図面の簡単な説明】

第１１１は本発明の一実施例を示す図、第２図はメモリ
アドレス次元変換回路の構成例を示す図、第３図は２次
元のメモリ空間を示す図、第４図は第３図に対応する１
次元メモリ空間を示す図、第５図及び第６図はメモリア
ドレス次元変換回路の他の構成例を示す図、第７図は格
納メモリの格納先頭アドレスを示す図、第８図、第９図
、第１０図及び第１１図はメそリアドレス次元変換回路
の他の構成例を示す図、第１２図は従来のメモリ構成を
示す図、第１３図は本発明の詳細な説明するだめの図で
ある。 １・・・処理画像 ２・・・アドレスコントローラ ３・・・メモリアドレス次元変換回路 ４・・・メモリアドレスバス ５・・・１次元メモリ 代理人　弁理士　則　近　憲　佑　（ほか１名）４ス（
テ）？）−しｚ＋＼−ζ　　５第１鹸〜−１１９家カー
未ぞ）第１図 第２図 二文元３毛１Ｐ≧間 第３図 ＹすＹ＝ｆ　Ｙ＝２−　　　　Ｙｓ／ 第４図 第５図 第６図 第７ＷＪ 第８図 Ｌ　　　　−−＝−−＝−−＝’＝＝＝Ｊ第１１図 第９図　　　３′ 第１０図

Claims (5)

【特許請求の範囲】
1. （１）ｎ次元（ｎ≧２）の画像データを１次元のアドレ
   ス空間に収容した記憶部と、 前記画像データ中の任意の画素をアクセスするために、
   ｎ次元アドレスデータｋ＿１、ｋ＿２、・・・、ｋ＿ｎ
   及び前記画像データの大きさに関する情報を供給する制
   御手段と、 この制御手段から供給されたｎ次元アドレスデータ及び
   前記画像データの大きさに関する情報から前記記憶部を
   アクセスするための１次元アドレスＫを算出するメモリ
   アドレス次元変換手段とを備えたことを特徴とする画像
   アクセス方式。
2. （２）制御手段は、画像データの大きさに関する情報を
   各次元アドレスのとりうる範囲量ｄ＿１、ｄ＿２、・・
   ・、ｄ＿ｎ＿−＿１として供給し、メモリアドレス次元
   変換手段は１次元アドレスＫを、 Ｋ＝Σ＾ｎ＿ｉ＿＝＿２（ｋ＿ｉ・π＾ｉ＾−＾１＿ｊ
   ＿＝＿１ｄ＿ｊ）＋ｋ＿１により算出することを特徴と
   する特許請求の範囲第１項記載の画像アクセス方式。
3. （３）制御手段は、画像データの大きさに関する情報を
   各次元アドレスのとりうる最小値ｓ＿１、ｓ＿２、・・
   ・、ｓ＿ｎ＿−＿１及び範囲量ｄ＿１、ｄ＿２、・・・
   、ｄ＿ｎ＿−＿１として供給し、メモリアドレス次元変
   換手段は１次元アドレスにを、 Ｋ＝Σ＾ｎ＿ｉ＿＝＿２｛（ｋ＿ｉ−ｓ＿ｉ）π＾ｉ＾
   −＾１＿ｊ＿＝＿１ｄ＿ｊ｝＋（ｋ＿１−ｓ＿１）によ
   り算出することを特徴とする特許請求の範囲第１項記載
   の画像アクセス方式。
4. （４）制御手段は、画像データの大きさに関する情報を
   各次元アドレスのとりうる最小値ｓ＿１、ｓ＿２、・・
   ・、Ｓ＿ｎ＿−＿１及び最大値ｌ＿１、ｌ＿２、・・・
   、ｌ＿ｎ＿−＿１として供給し、メモリアドレス次元変
   換手段は１次元アドレスＫを、 Ｋ＝Σ＾ｎ＿ｉ＿＝＿２｛（ｋ＿ｉ−ｓ＿ｉ）π＾ｉ＾
   −＾１＿ｊ＿＝＿１（ｌ＿ｊ−ｓ＿ｊ＋１）｝＋（ｋ＿
   １−ｓ＿１）により算出することを特徴とする特許請求
   の範囲第１項記載の画像アクセス方式。
5. （５）制御手段は、画像データの大きさに関する情報に
   加えて当該画像データが格納されている先頭アドレスｂ
   をバイアスアドレスとして供給することを特徴とする特
   許請求の範囲第２項乃至第４項いずれかに記載の画像ア
   クセス方式。