JPS581275A - 画像のぼかし処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、漢字等の文字、−形認識において、ぼかし処
理を与えるはかし処理回路に関するものである。

例えば、漢字認識装置において、入力文字に対して候補
となる文字を抽出するために、入カバターンをぼかし処
理することが行なわれている。

このぼかし処理（データ圧縮）について、入力文字４２
Ｘ４８ビ、トを８Ｘ８Ｘ４ビ、トに圧縮する例について
、第１図によ如説明する。

第１図において、ａ（ｉ、ｊ）は入カバターン、ｗ　（
ｋ　、　Ｊ　）はぼかし関数を示し、ｂ（簾、ｊ）は、
ぼかしパターンを示す。

すなわち、入カバターンａ（”ＩＩ）に対して、ぼかし
関数ｗ　（ｋ　、　ｊ　）をたｆｃみ込みばかレノ（タ
ーフｂ（ｉ、ｊ）を得る０ 式であられすと以下の通りでるる。

５ｉ＋Ｊ−５） ｉ、ｊ＝１〜８ ・・・・・・・・・・・・（１） 物理的なイメージで説明すると、ぼかし関数Ｗ（ｋ、ｊ
）を入カバターンａ（’＋３）に対して第１図のように
対応させ、１度に７Ｘ９ビツトの領域をカバーし、領域
内の積分を行うことによシｂ（ｉ、ｊ）の１点を得る。

ｉ方向およびｊ方向に順次ｗ　（ｋ　ｓ　ｊ　）を移動
させて８Ｘ８個の点におけるｂ（ｉ、ｊ）を得る０７×
９ビツトの領域をぼかして１１絵素（４ビ、ト）を得る
わけである。

従来のこのようなぼかし処理回路として、入カバターン
”　（’　＃　Ｊ　）とぼかし関数ｗ（ｋ、Ｊ）のたた
み込みを７×９ビ、トの領域で得るため、各ビット毎に
た九み込みのための回路を並列に設け、同時に解を得る
ものがあるが、このような従来の回路では、ハードウェ
アが着るしく増加するという欠点があった。

ま九、上述した処理をソフトウェアで実行することも考
えられるが、この場合はソフトウェアの処理量が多く、
高速化の妨けとなっていた。

本発明は、このような欠点を除去するために、ぼかし関
数の対称性に着目し、たたみ込みを並直列処理するよう
にしたぼかし処理回路を提供するものである。

第２図は本発明によるぼかし処理の手順を説明する図で
ある。

図において、７×９ビ、トの領域（Ｊｔｋ）〔但し、ｊ
−１，・・・・・・、７．に−１，・・・・・・、９〕
で、入力バター”（ｓ、ｊ）とぼかし関数Ｗ（”　＊　
’　）のた九み込みを得るため、斜線で示す９ビツト単
位で並列計算を行ない、それを７回に且つて順次計算を
行ない、それらの和を求める方法をとっている。

具体的には、Ｊ＝ｌに相当するｗ（ｋ、１）と”（’Ｉ
Ｉ）によシｗａ”（ｋ）を求め、以下、ｊ−２〜Ｊ−７
までのぼかし関数Ｗと入カバターンａの積和を加算して
行く。

第２図において、ｗａ＊（ｋ）は（１）式の中の部当す
る。したがって％　ｗａ”（１）〜ｗａ”（７）は１−
１〜７に対するｗａ”（ｋ）である。また、第３図は本
発明によるぼかし処理回路の一実施例の構成を示すもの
で、入カバターンが２値のデータの場合である。

第３図で、３１は入カバターンメモリ用データラッチ、
３２は入カバターンメモリ、３３はカウントアンズ機能
付の入カバターンメモリアドレスラッチ、３４はた九み
込み演算用入力デークラッチ、３６〜３９はたたみ込み
演算用テーブルＲＯＭ、４０はマルチプレクサ、４１は
加算器、４２は出力ラッチ、４３はたたみ込み演算結果
正規化用のＲＯＭ、４４はデータバッファ、４５は制御
部、３５はテーブルＲＯＭ切り換え用のマルチプレクサ
コントロールＲＯＭ、４６はデータバスである。

本ぼかし処理回路は、中央処理装置（ＣＰＵ）のデータ
バス４６に接続され、図示されていない大容量メモリか
らのデータを入力し処理する。ぼかし処理回路は、ＣＰ
Ｕの制御によ如支配される。

すなわち、ＣＰＵからの制御信号Ｃ８を制御部４５に入
力し、そこから各種のクロックＣ１φを出力する。

入力データは前述の大容量メモリ内の連続したアドレス
に記憶されておシ、順次１ワードずつ読み出され、デー
タラッテ３１にラッチされる０八カバターンメモリ３２
は１文字分のバッファであり、第１図で示した４２Ｘ４
ｇビット＋αを記憶させるもので、別途データバス４６
よシ入力されたアドレス情報すなわちアドレスラッチ３
３の出　□カニより、パターンメモリ３２のアドレスが
制御されてそのメモリ３２にデータラッチ３１の出力が
書き込まれ、結局、大容量メモリからの入カッくターン
が１文字分入力される。

ここでデータラッチ３１はパラレルイン−シリアルシフ
トのレジスタで、データバス４６よシ受は取った１６ビ
ツトのデータを１ビツトずつ入カバターンメモリ３２に
送＜シ、異ったアドレスに書込む。このようにして、パ
ターンメモリ３２に入力されたパターンは、１ビツトず
つ入力データラッチ３４に読出されて、９ビツト毎にテ
ーブルＲ，０Ｍ３６〜３９をルックアップしてたたみ込
み演算を施こす。

すなわちＣＰＵの制御により、パターンメモリ３２の追
歯なアラドレスすなわちｗ（ｋ、Ｊ）をａ（ｚｔｊ）に
対応させるようなアドレスを指定し、そのアドレスよシ
タワードすなわち９ビツト分のデータを読出す。一般に
、ぼかし関数Ｗ（ｋｌ　１）は対称性を有しており、ｗ
（ｋ、１）とｗ（ｋ。

７）、ｗ（ｋ、２）とｗ（ｋ、６）、ｗ（ｋ、３）とｗ
（ｋ、５）はそれぞれ等しく、全てを４個のぼかし関数
ｗ（ｋ　、　１　）〜ｗ（ｋ、４）で表わすことができ
る。そこで、本実施例では友たみ込み演算用テーブルＲ
ＯＭ３６〜３９を４個設け、それぞれのＲＯＭに任意の
入力バター／にぼかし関数を掛けて得られる九九み込み
結果を記憶させておく。すなわち、任意の入カバターン
をアドレスとし、そのアドレスに対応するたたみ込み結
果を記憶しておく。したがって、データ２ツテ３４０入
力データをアドレスとして、それに対応するたたみ込み
結果がＲＯＭ３６〜３９のいずれかから読み出される。

このときＲＯＭ３５はぼかし関数ｗ（ｋ、ｊ）の所望各
列に対応したぼかし関数演算用のＲＯＭ３６〜３９のい
ずれかを選択するためのＲＯＭで、データラッチ３１に
セットされたパラメータによシコントロールされる。

出力ラッチ４２の内容はイニシャルリセットされており
、入力データラッチ３４にデータが９ビツト確定する度
に、ルックアップされたＲＯＭ３６〜３９内容と加算器
４１で７回加算され、Ｓ２図に示したように、たたみ込
み演算を実行する。

出力ラッチ４２には、７×９ビツトの領域でたたみ込ま
れた演算結果８ビツトが入っており、これを後段の処理
のために４ビツトに正規化するためにＲＯＭ４３を用い
る。

上述したように、ぼかし関数が左右対称の場合には、テ
ーブルＲＯＭが４個必要であるが、さらに工夫すれば、
すなわち、ぼかし関数を第２図の形とすれば、チープル
ＲＯＭは２個だけでよい。

第４図は本発明によるぼかし処理回路の他の実施例を示
すもので、入カバターンを多値化した例である。

２値のデータに対するぼかし処理回路に対して、入カバ
ターンは４２Ｘ４８ビツトで構成されたが、多値の時に
は１ポイントに対して複数ビットを要し、この場合は１
ポイ／トを４ビツトと考えると、入カバターンは４２Ｘ
４８Ｘ４ビツトで構成される０ この入カバターンに対してぼかし処理を行なうわけでメ
ジ、前述の大容量メモリ内の連続したアドレスに格納さ
れている入カバターンをＣＰＵの制御により、順次１ワ
ードずつ続出して、データバス４６を介して、ぼかし処
理回路用の入カバターンメモリ３２′のためのデータラ
ッチ３１’　にセットする。

このとき、このデータラッチ３１′にセットされるデー
タは４ポイ／ト分で、第４図のように重みづけられてい
るものとする。

入カバターンメモリ３２′は、入カバターン１文字文（
４２Ｘ４８＋α）×４ビットを格納するものであり、各
々の重みに対して、メモリを配置している。

すなわち、データラッチ３１′　にセットされた４ポイ
ントのデータのうちで、まず最初に先頭の１ポイントの
４ビツトのデータを、別途データバス４６よシ指定され
たアドレス情報すなわちアドレスラッチ３３の出力によ
シバターンメモリ３２′に書込む。

次にデータラッチ３１′の内容を４ビツトシフトシ、次
のポイントのデータを３２′　の次のアドレスに転送す
る。

この様にしてパターンメモリ３２′に薔き込まれたパタ
ーンは、各重みに対して配置された、たたみ込み演算用
入力データラッチ３４′　　に１ポイントずつ読出され
て、９ポイント毎にＲ，ＯＭ　４０’をテープルックア
ップする０ この時、多値データのぼかし処理で特徴的なことは、図
示したように各ボイ／ト毎に４ビツトのデータに対して
ぼかし関数を乗じた結果をＲＯＭ４０′　　よシルツク
アップし、加算器群４６により各ポイントの積和をとる
。すなわち、加算器５１には一列分の積和か求まる０ 出力ラッチ４２は、イニシャルリセットされておシ、デ
ータラッチ３４′にデータが９ボイ／ト確定する度に求
められた一列分の積和と加算器４１によシフ回加算され
て１１８２図に図示した演算を実行す、る。

なお、第４図で、４７は４ビツトカウンタで、ＲＯＭ４
０’のアドレス上位４ビツトを切換え、各列に対するぼ
かし関数とデータの積を与える。

すなわちイニシャル時にカウンタ４７はリセットされて
、以下順次に＋１し、分割された各アドレス領域を指定
し、各々の領域に格納され九ぼかし関数とデータの積を
ＲＯＭ４０’　　よシ出力させる。

したがって、第２図に示すように、たたみ込み領域が７
列からなる場合は、カウンタ４７で原理的には７個の上
位アドレスを指定する必要があるが、領域の対称性を考
慮した場合、４個または２個の上位アドレス指定で済む
ことになシ、それだけ、ＲＯＭ４０’　の容量を減らす
ことができる。

７Ｘ９の領域でたたみ込まれた演算結果をＲＯＭ４３で
正規化し、バッファ４４を介してＣＰＵのデータバス４
６に転送する。

上述したように、本発明によれば、次のような効果が得
られる。

（１）ソフトウェアでぼかし処理をやる時に比し、スピ
ードアップが図れるとともに、ソフトウェアのステップ
数が減少する。

（２）ぼかし関数の対称性を利用しテーブルルックアッ
プ用のＲＯＭの数を減らしている。

（３）純並列演算方式でない丸めにノ１−ドウエアが少
ない。

【図面の簡単な説明】

第１図はぼかし処理の説明図、第２図は本発明によるぼ
かし処理の一例の説明図、第３図は本発明によるはかし
処理回路の一実施例の構成図、第４図は本発明によるぼ
かし処理回路の他の９８．１！７ｆＡ例の構成図である
。 ａ（ｔ＊ｊ）は入カバターン、ｗ　（ｋ　ｌ　’　）は
ぼかし関数、３６〜３９はたたみ込み演算用テーブルＲ
ＯＭ、４１は加算器である。 “　二ｆ 第　　ｌ　　図 ｙ（４，ｊ） ＊２　　　図 ｆ　　号 １４Ａ直Ｕ） ｖＪａ　　　図 Ｎ　　４　　図

Claims (1)

【特許請求の範囲】
1. 所定桁および所定列の２次元人カバターンを単位にはか
   し関数をたたみ込んでばかし処理を行なうぼかし処理回
   路において、前記２次元人カバターンの一部をアドレス
   とし、当該アドレスに対応するぼかし関数を友たみ込ん
   だ結果を記憶する記憶装置を備えたことを特徴とするぼ
   かし処理回路。