JPS581275A - 画像のぼかし処理装置 - Google Patents
画像のぼかし処理装置Info
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- JPS581275A JPS581275A JP57100708A JP10070882A JPS581275A JP S581275 A JPS581275 A JP S581275A JP 57100708 A JP57100708 A JP 57100708A JP 10070882 A JP10070882 A JP 10070882A JP S581275 A JPS581275 A JP S581275A
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- convolution
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- 238000000034 method Methods 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 abstract description 21
- 238000004364 calculation method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 5
- 235000014121 butter Nutrition 0.000 description 2
- 235000015115 caffè latte Nutrition 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000013144 data compression Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06V—IMAGE OR VIDEO RECOGNITION OR UNDERSTANDING
- G06V10/00—Arrangements for image or video recognition or understanding
- G06V10/20—Image preprocessing
- G06V10/36—Applying a local operator, i.e. means to operate on image points situated in the vicinity of a given point; Non-linear local filtering operations, e.g. median filtering
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- Physics & Mathematics (AREA)
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- Multimedia (AREA)
- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、漢字等の文字、−形認識において、ぼかし処
理を与えるはかし処理回路に関するものである。
理を与えるはかし処理回路に関するものである。
例えば、漢字認識装置において、入力文字に対して候補
となる文字を抽出するために、入カバターンをぼかし処
理することが行なわれている。
となる文字を抽出するために、入カバターンをぼかし処
理することが行なわれている。
このぼかし処理(データ圧縮)について、入力文字42
X48ビ、トを8X8X4ビ、トに圧縮する例について
、第1図によ如説明する。
X48ビ、トを8X8X4ビ、トに圧縮する例について
、第1図によ如説明する。
第1図において、a(i、j)は入カバターン、w (
k 、 J )はぼかし関数を示し、b(簾、j)は、
ぼかしパターンを示す。
k 、 J )はぼかし関数を示し、b(簾、j)は、
ぼかしパターンを示す。
すなわち、入カバターンa(”II)に対して、ぼかし
関数w (k 、 j )をたfcみ込みばかレノ(タ
ーフb(i、j)を得る0 式であられすと以下の通りでるる。
関数w (k 、 j )をたfcみ込みばかレノ(タ
ーフb(i、j)を得る0 式であられすと以下の通りでるる。
5i+J−5)
i、j=1〜8
・・・・・・・・・・・・(1)
物理的なイメージで説明すると、ぼかし関数W(k、j
)を入カバターンa(’+3)に対して第1図のように
対応させ、1度に7X9ビツトの領域をカバーし、領域
内の積分を行うことによシb(i、j)の1点を得る。
)を入カバターンa(’+3)に対して第1図のように
対応させ、1度に7X9ビツトの領域をカバーし、領域
内の積分を行うことによシb(i、j)の1点を得る。
i方向およびj方向に順次w (k s j )を移動
させて8X8個の点におけるb(i、j)を得る07×
9ビツトの領域をぼかして11絵素(4ビ、ト)を得る
わけである。
させて8X8個の点におけるb(i、j)を得る07×
9ビツトの領域をぼかして11絵素(4ビ、ト)を得る
わけである。
従来のこのようなぼかし処理回路として、入カバターン
” (’ # J )とぼかし関数w(k、J)のたた
み込みを7×9ビ、トの領域で得るため、各ビット毎に
た九み込みのための回路を並列に設け、同時に解を得る
ものがあるが、このような従来の回路では、ハードウェ
アが着るしく増加するという欠点があった。
” (’ # J )とぼかし関数w(k、J)のたた
み込みを7×9ビ、トの領域で得るため、各ビット毎に
た九み込みのための回路を並列に設け、同時に解を得る
ものがあるが、このような従来の回路では、ハードウェ
アが着るしく増加するという欠点があった。
ま九、上述した処理をソフトウェアで実行することも考
えられるが、この場合はソフトウェアの処理量が多く、
高速化の妨けとなっていた。
えられるが、この場合はソフトウェアの処理量が多く、
高速化の妨けとなっていた。
本発明は、このような欠点を除去するために、ぼかし関
数の対称性に着目し、たたみ込みを並直列処理するよう
にしたぼかし処理回路を提供するものである。
数の対称性に着目し、たたみ込みを並直列処理するよう
にしたぼかし処理回路を提供するものである。
第2図は本発明によるぼかし処理の手順を説明する図で
ある。
ある。
図において、7×9ビ、トの領域(Jtk)〔但し、j
−1,・・・・・・、7.に−1,・・・・・・、9〕
で、入力バター”(s、j)とぼかし関数W(” *
’ )のた九み込みを得るため、斜線で示す9ビツト単
位で並列計算を行ない、それを7回に且つて順次計算を
行ない、それらの和を求める方法をとっている。
−1,・・・・・・、7.に−1,・・・・・・、9〕
で、入力バター”(s、j)とぼかし関数W(” *
’ )のた九み込みを得るため、斜線で示す9ビツト単
位で並列計算を行ない、それを7回に且つて順次計算を
行ない、それらの和を求める方法をとっている。
具体的には、J=lに相当するw(k、1)と”(’I
I)によシwa”(k)を求め、以下、j−2〜J−7
までのぼかし関数Wと入カバターンaの積和を加算して
行く。
I)によシwa”(k)を求め、以下、j−2〜J−7
までのぼかし関数Wと入カバターンaの積和を加算して
行く。
第2図において、wa*(k)は(1)式の中の部当す
る。したがって% wa”(1)〜wa”(7)は1−
1〜7に対するwa”(k)である。また、第3図は本
発明によるぼかし処理回路の一実施例の構成を示すもの
で、入カバターンが2値のデータの場合である。
る。したがって% wa”(1)〜wa”(7)は1−
1〜7に対するwa”(k)である。また、第3図は本
発明によるぼかし処理回路の一実施例の構成を示すもの
で、入カバターンが2値のデータの場合である。
第3図で、31は入カバターンメモリ用データラッチ、
32は入カバターンメモリ、33はカウントアンズ機能
付の入カバターンメモリアドレスラッチ、34はた九み
込み演算用入力デークラッチ、36〜39はたたみ込み
演算用テーブルROM、40はマルチプレクサ、41は
加算器、42は出力ラッチ、43はたたみ込み演算結果
正規化用のROM、44はデータバッファ、45は制御
部、35はテーブルROM切り換え用のマルチプレクサ
コントロールROM、46はデータバスである。
32は入カバターンメモリ、33はカウントアンズ機能
付の入カバターンメモリアドレスラッチ、34はた九み
込み演算用入力デークラッチ、36〜39はたたみ込み
演算用テーブルROM、40はマルチプレクサ、41は
加算器、42は出力ラッチ、43はたたみ込み演算結果
正規化用のROM、44はデータバッファ、45は制御
部、35はテーブルROM切り換え用のマルチプレクサ
コントロールROM、46はデータバスである。
本ぼかし処理回路は、中央処理装置(CPU)のデータ
バス46に接続され、図示されていない大容量メモリか
らのデータを入力し処理する。ぼかし処理回路は、CP
Uの制御によ如支配される。
バス46に接続され、図示されていない大容量メモリか
らのデータを入力し処理する。ぼかし処理回路は、CP
Uの制御によ如支配される。
すなわち、CPUからの制御信号C8を制御部45に入
力し、そこから各種のクロックC1φを出力する。
力し、そこから各種のクロックC1φを出力する。
入力データは前述の大容量メモリ内の連続したアドレス
に記憶されておシ、順次1ワードずつ読み出され、デー
タラッテ31にラッチされる0八カバターンメモリ32
は1文字分のバッファであり、第1図で示した42X4
gビット+αを記憶させるもので、別途データバス46
よシ入力されたアドレス情報すなわちアドレスラッチ3
3の出 □カニより、パターンメモリ32のアドレスが
制御されてそのメモリ32にデータラッチ31の出力が
書き込まれ、結局、大容量メモリからの入カッくターン
が1文字分入力される。
に記憶されておシ、順次1ワードずつ読み出され、デー
タラッテ31にラッチされる0八カバターンメモリ32
は1文字分のバッファであり、第1図で示した42X4
gビット+αを記憶させるもので、別途データバス46
よシ入力されたアドレス情報すなわちアドレスラッチ3
3の出 □カニより、パターンメモリ32のアドレスが
制御されてそのメモリ32にデータラッチ31の出力が
書き込まれ、結局、大容量メモリからの入カッくターン
が1文字分入力される。
ここでデータラッチ31はパラレルイン−シリアルシフ
トのレジスタで、データバス46よシ受は取った16ビ
ツトのデータを1ビツトずつ入カバターンメモリ32に
送<シ、異ったアドレスに書込む。このようにして、パ
ターンメモリ32に入力されたパターンは、1ビツトず
つ入力データラッチ34に読出されて、9ビツト毎にテ
ーブルR,0M36〜39をルックアップしてたたみ込
み演算を施こす。
トのレジスタで、データバス46よシ受は取った16ビ
ツトのデータを1ビツトずつ入カバターンメモリ32に
送<シ、異ったアドレスに書込む。このようにして、パ
ターンメモリ32に入力されたパターンは、1ビツトず
つ入力データラッチ34に読出されて、9ビツト毎にテ
ーブルR,0M36〜39をルックアップしてたたみ込
み演算を施こす。
すなわちCPUの制御により、パターンメモリ32の追
歯なアラドレスすなわちw(k、J)をa(ztj)に
対応させるようなアドレスを指定し、そのアドレスよシ
タワードすなわち9ビツト分のデータを読出す。一般に
、ぼかし関数W(kl 1)は対称性を有しており、w
(k、1)とw(k。
歯なアラドレスすなわちw(k、J)をa(ztj)に
対応させるようなアドレスを指定し、そのアドレスよシ
タワードすなわち9ビツト分のデータを読出す。一般に
、ぼかし関数W(kl 1)は対称性を有しており、w
(k、1)とw(k。
7)、w(k、2)とw(k、6)、w(k、3)とw
(k、5)はそれぞれ等しく、全てを4個のぼかし関数
w(k 、 1 )〜w(k、4)で表わすことができ
る。そこで、本実施例では友たみ込み演算用テーブルR
OM36〜39を4個設け、それぞれのROMに任意の
入力バター/にぼかし関数を掛けて得られる九九み込み
結果を記憶させておく。すなわち、任意の入カバターン
をアドレスとし、そのアドレスに対応するたたみ込み結
果を記憶しておく。したがって、データ2ツテ340入
力データをアドレスとして、それに対応するたたみ込み
結果がROM36〜39のいずれかから読み出される。
(k、5)はそれぞれ等しく、全てを4個のぼかし関数
w(k 、 1 )〜w(k、4)で表わすことができ
る。そこで、本実施例では友たみ込み演算用テーブルR
OM36〜39を4個設け、それぞれのROMに任意の
入力バター/にぼかし関数を掛けて得られる九九み込み
結果を記憶させておく。すなわち、任意の入カバターン
をアドレスとし、そのアドレスに対応するたたみ込み結
果を記憶しておく。したがって、データ2ツテ340入
力データをアドレスとして、それに対応するたたみ込み
結果がROM36〜39のいずれかから読み出される。
このときROM35はぼかし関数w(k、j)の所望各
列に対応したぼかし関数演算用のROM36〜39のい
ずれかを選択するためのROMで、データラッチ31に
セットされたパラメータによシコントロールされる。
列に対応したぼかし関数演算用のROM36〜39のい
ずれかを選択するためのROMで、データラッチ31に
セットされたパラメータによシコントロールされる。
出力ラッチ42の内容はイニシャルリセットされており
、入力データラッチ34にデータが9ビツト確定する度
に、ルックアップされたROM36〜39内容と加算器
41で7回加算され、S2図に示したように、たたみ込
み演算を実行する。
、入力データラッチ34にデータが9ビツト確定する度
に、ルックアップされたROM36〜39内容と加算器
41で7回加算され、S2図に示したように、たたみ込
み演算を実行する。
出力ラッチ42には、7×9ビツトの領域でたたみ込ま
れた演算結果8ビツトが入っており、これを後段の処理
のために4ビツトに正規化するためにROM43を用い
る。
れた演算結果8ビツトが入っており、これを後段の処理
のために4ビツトに正規化するためにROM43を用い
る。
上述したように、ぼかし関数が左右対称の場合には、テ
ーブルROMが4個必要であるが、さらに工夫すれば、
すなわち、ぼかし関数を第2図の形とすれば、チープル
ROMは2個だけでよい。
ーブルROMが4個必要であるが、さらに工夫すれば、
すなわち、ぼかし関数を第2図の形とすれば、チープル
ROMは2個だけでよい。
第4図は本発明によるぼかし処理回路の他の実施例を示
すもので、入カバターンを多値化した例である。
すもので、入カバターンを多値化した例である。
2値のデータに対するぼかし処理回路に対して、入カバ
ターンは42X48ビツトで構成されたが、多値の時に
は1ポイントに対して複数ビットを要し、この場合は1
ポイ/トを4ビツトと考えると、入カバターンは42X
48X4ビツトで構成される0 この入カバターンに対してぼかし処理を行なうわけでメ
ジ、前述の大容量メモリ内の連続したアドレスに格納さ
れている入カバターンをCPUの制御により、順次1ワ
ードずつ続出して、データバス46を介して、ぼかし処
理回路用の入カバターンメモリ32′のためのデータラ
ッチ31’ にセットする。
ターンは42X48ビツトで構成されたが、多値の時に
は1ポイントに対して複数ビットを要し、この場合は1
ポイ/トを4ビツトと考えると、入カバターンは42X
48X4ビツトで構成される0 この入カバターンに対してぼかし処理を行なうわけでメ
ジ、前述の大容量メモリ内の連続したアドレスに格納さ
れている入カバターンをCPUの制御により、順次1ワ
ードずつ続出して、データバス46を介して、ぼかし処
理回路用の入カバターンメモリ32′のためのデータラ
ッチ31’ にセットする。
このとき、このデータラッチ31′にセットされるデー
タは4ポイ/ト分で、第4図のように重みづけられてい
るものとする。
タは4ポイ/ト分で、第4図のように重みづけられてい
るものとする。
入カバターンメモリ32′は、入カバターン1文字文(
42X48+α)×4ビットを格納するものであり、各
々の重みに対して、メモリを配置している。
42X48+α)×4ビットを格納するものであり、各
々の重みに対して、メモリを配置している。
すなわち、データラッチ31′ にセットされた4ポイ
ントのデータのうちで、まず最初に先頭の1ポイントの
4ビツトのデータを、別途データバス46よシ指定され
たアドレス情報すなわちアドレスラッチ33の出力によ
シバターンメモリ32′に書込む。
ントのデータのうちで、まず最初に先頭の1ポイントの
4ビツトのデータを、別途データバス46よシ指定され
たアドレス情報すなわちアドレスラッチ33の出力によ
シバターンメモリ32′に書込む。
次にデータラッチ31′の内容を4ビツトシフトシ、次
のポイントのデータを32′ の次のアドレスに転送す
る。
のポイントのデータを32′ の次のアドレスに転送す
る。
この様にしてパターンメモリ32′に薔き込まれたパタ
ーンは、各重みに対して配置された、たたみ込み演算用
入力データラッチ34′ に1ポイントずつ読出され
て、9ポイント毎にR,OM 40’をテープルックア
ップする0 この時、多値データのぼかし処理で特徴的なことは、図
示したように各ボイ/ト毎に4ビツトのデータに対して
ぼかし関数を乗じた結果をROM40′ よシルツク
アップし、加算器群46により各ポイントの積和をとる
。すなわち、加算器51には一列分の積和か求まる0 出力ラッチ42は、イニシャルリセットされておシ、デ
ータラッチ34′にデータが9ボイ/ト確定する度に求
められた一列分の積和と加算器41によシフ回加算され
て1182図に図示した演算を実行す、る。
ーンは、各重みに対して配置された、たたみ込み演算用
入力データラッチ34′ に1ポイントずつ読出され
て、9ポイント毎にR,OM 40’をテープルックア
ップする0 この時、多値データのぼかし処理で特徴的なことは、図
示したように各ボイ/ト毎に4ビツトのデータに対して
ぼかし関数を乗じた結果をROM40′ よシルツク
アップし、加算器群46により各ポイントの積和をとる
。すなわち、加算器51には一列分の積和か求まる0 出力ラッチ42は、イニシャルリセットされておシ、デ
ータラッチ34′にデータが9ボイ/ト確定する度に求
められた一列分の積和と加算器41によシフ回加算され
て1182図に図示した演算を実行す、る。
なお、第4図で、47は4ビツトカウンタで、ROM4
0’のアドレス上位4ビツトを切換え、各列に対するぼ
かし関数とデータの積を与える。
0’のアドレス上位4ビツトを切換え、各列に対するぼ
かし関数とデータの積を与える。
すなわちイニシャル時にカウンタ47はリセットされて
、以下順次に+1し、分割された各アドレス領域を指定
し、各々の領域に格納され九ぼかし関数とデータの積を
ROM40’ よシ出力させる。
、以下順次に+1し、分割された各アドレス領域を指定
し、各々の領域に格納され九ぼかし関数とデータの積を
ROM40’ よシ出力させる。
したがって、第2図に示すように、たたみ込み領域が7
列からなる場合は、カウンタ47で原理的には7個の上
位アドレスを指定する必要があるが、領域の対称性を考
慮した場合、4個または2個の上位アドレス指定で済む
ことになシ、それだけ、ROM40’ の容量を減らす
ことができる。
列からなる場合は、カウンタ47で原理的には7個の上
位アドレスを指定する必要があるが、領域の対称性を考
慮した場合、4個または2個の上位アドレス指定で済む
ことになシ、それだけ、ROM40’ の容量を減らす
ことができる。
7X9の領域でたたみ込まれた演算結果をROM43で
正規化し、バッファ44を介してCPUのデータバス4
6に転送する。
正規化し、バッファ44を介してCPUのデータバス4
6に転送する。
上述したように、本発明によれば、次のような効果が得
られる。
られる。
(1)ソフトウェアでぼかし処理をやる時に比し、スピ
ードアップが図れるとともに、ソフトウェアのステップ
数が減少する。
ードアップが図れるとともに、ソフトウェアのステップ
数が減少する。
(2)ぼかし関数の対称性を利用しテーブルルックアッ
プ用のROMの数を減らしている。
プ用のROMの数を減らしている。
(3)純並列演算方式でない丸めにノ1−ドウエアが少
ない。
ない。
第1図はぼかし処理の説明図、第2図は本発明によるぼ
かし処理の一例の説明図、第3図は本発明によるはかし
処理回路の一実施例の構成図、第4図は本発明によるぼ
かし処理回路の他の98.1!7fA例の構成図である
。 a(t*j)は入カバターン、w (k l ’ )は
ぼかし関数、36〜39はたたみ込み演算用テーブルR
OM、41は加算器である。 “ 二f 第 l 図 y(4,j) *2 図 f 号 14A直U) vJa 図 N 4 図
かし処理の一例の説明図、第3図は本発明によるはかし
処理回路の一実施例の構成図、第4図は本発明によるぼ
かし処理回路の他の98.1!7fA例の構成図である
。 a(t*j)は入カバターン、w (k l ’ )は
ぼかし関数、36〜39はたたみ込み演算用テーブルR
OM、41は加算器である。 “ 二f 第 l 図 y(4,j) *2 図 f 号 14A直U) vJa 図 N 4 図
Claims (1)
- 所定桁および所定列の2次元人カバターンを単位にはか
し関数をたたみ込んでばかし処理を行なうぼかし処理回
路において、前記2次元人カバターンの一部をアドレス
とし、当該アドレスに対応するぼかし関数を友たみ込ん
だ結果を記憶する記憶装置を備えたことを特徴とするぼ
かし処理回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57100708A JPS581275A (ja) | 1982-06-14 | 1982-06-14 | 画像のぼかし処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57100708A JPS581275A (ja) | 1982-06-14 | 1982-06-14 | 画像のぼかし処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS581275A true JPS581275A (ja) | 1983-01-06 |
JPS623474B2 JPS623474B2 (ja) | 1987-01-24 |
Family
ID=14281175
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57100708A Granted JPS581275A (ja) | 1982-06-14 | 1982-06-14 | 画像のぼかし処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS581275A (ja) |
Cited By (4)
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---|---|---|---|---|
JPS6237360U (ja) * | 1985-08-22 | 1987-03-05 | ||
WO1987006741A1 (en) * | 1986-04-30 | 1987-11-05 | Fanuc Ltd | Image operating apparatus |
WO1988010473A1 (en) * | 1987-06-25 | 1988-12-29 | Fanuc Ltd | System for calculating sum of products |
US5237656A (en) * | 1986-04-30 | 1993-08-17 | Fanuc Ltd. | Image processing apparatus using look-up tables |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62139975U (ja) * | 1986-02-28 | 1987-09-03 |
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JPS5243326A (en) * | 1975-10-02 | 1977-04-05 | Mitsui Eng & Shipbuild Co Ltd | Advance processing device of visual information for recognition of pat tern |
-
1982
- 1982-06-14 JP JP57100708A patent/JPS581275A/ja active Granted
Patent Citations (2)
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WO1988010473A1 (en) * | 1987-06-25 | 1988-12-29 | Fanuc Ltd | System for calculating sum of products |
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Also Published As
Publication number | Publication date |
---|---|
JPS623474B2 (ja) | 1987-01-24 |
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