JPS6243781A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPS6243781A JPS6243781A JP18279885A JP18279885A JPS6243781A JP S6243781 A JPS6243781 A JP S6243781A JP 18279885 A JP18279885 A JP 18279885A JP 18279885 A JP18279885 A JP 18279885A JP S6243781 A JPS6243781 A JP S6243781A
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- Japan
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- data
- image processing
- image
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、画像処理装置に関し、特に二つのフレームメ
モリに記憶された画素データ間での演算により画像処理
を行なう画像処理装置に関する。
モリに記憶された画素データ間での演算により画像処理
を行なう画像処理装置に関する。
（従来の技術）
工業用ロボットのセンサからの画像データに対して、マ
スク処理、特徴パターンの抽出等各種の目的で、処理対
象となる１画面分の画像データと、基準となる１画面分
の画像データとの対応する画素間で、論理積演算、論理
和演算、排他的論理和演算、加算、減算、絶対値加算、
絶対値減算等の画像間論理演算が行なわれる。
スク処理、特徴パターンの抽出等各種の目的で、処理対
象となる１画面分の画像データと、基準となる１画面分
の画像データとの対応する画素間で、論理積演算、論理
和演算、排他的論理和演算、加算、減算、絶対値加算、
絶対値減算等の画像間論理演算が行なわれる。
さらに、オブジェクトの形状認識、中心位置の探索等の
目的で、画像間相関を求める。
目的で、画像間相関を求める。
上記画像間論理演算は、処理対象となる両像データと、
基準となる画像データとの対応する画素間（１： ｌ）
で演算処理され、その結果をフレームメモリへ順次格納
するもので、この処理結東に前記基準となる画像データ
とは別の、もう１一つの基準画像との間での画像間論理
演算を行なう場合には、前の処理が繰返して実行される
。
基準となる画像データとの対応する画素間（１： ｌ）
で演算処理され、その結果をフレームメモリへ順次格納
するもので、この処理結東に前記基準となる画像データ
とは別の、もう１一つの基準画像との間での画像間論理
演算を行なう場合には、前の処理が繰返して実行される
。
いずれの場合にも、画素Ｆ−タを４Ｘ成するビット数が
多くなればなるほど、回路構成が複雑化し、演算処理時
間が長くなる。そこで、通常は、ＲＡＭ構成のマー、ブ
チ−プルを使用して高速に処理を行なうと同時に、かつ
その周辺回路構成を簡略化するために、ホストＣＰＵな
どでマツブチ−プルの内容を占換え可使にしている。
多くなればなるほど、回路構成が複雑化し、演算処理時
間が長くなる。そこで、通常は、ＲＡＭ構成のマー、ブ
チ−プルを使用して高速に処理を行なうと同時に、かつ
その周辺回路構成を簡略化するために、ホストＣＰＵな
どでマツブチ−プルの内容を占換え可使にしている。
（発明が解決しようとする問題点）
しかしながら、このような従来の画像処理装置では１表
示両像のビット構成に必要なデーター賃と、 ｐｌｊ像
処理に必要なデータ量とは必ずしも一致Ｉ、２ていない
にもかかわらず、画素データ間での演算を行なうマツプ
テーブルへは、１画素データ当りのビット数の２倍のデ
ータが同時に入力ｙれるたぬ マツプテーブルの容量が
不必要に増大するという問題点があった。
示両像のビット構成に必要なデーター賃と、 ｐｌｊ像
処理に必要なデータ量とは必ずしも一致Ｉ、２ていない
にもかかわらず、画素データ間での演算を行なうマツプ
テーブルへは、１画素データ当りのビット数の２倍のデ
ータが同時に入力ｙれるたぬ マツプテーブルの容量が
不必要に増大するという問題点があった。
ｋ発明はこうした従来の問題点を解決するためになさね
たもので、その目的は、画像開演′ｆｉζこ必要な容量
でマー７・ブチ−プルを構成して、演算時間？短縮し、
簡弔な構成のハードウェアにより迅速ｉＨ確に画像処理
が可能な画？を処理装置を提供しようとするものである
。
たもので、その目的は、画像開演′ｆｉζこ必要な容量
でマー７・ブチ−プルを構成して、演算時間？短縮し、
簡弔な構成のハードウェアにより迅速ｉＨ確に画像処理
が可能な画？を処理装置を提供しようとするものである
。
（問題点を解決するための手段）
本発明は、複数ビット構成の画素データからなる画像デ
ータ間で所定の演Ｘｔ−施して画像処理を行う画像処理
装置であり、１フレ一ム分の画像データを記憶する複数
個のフレームメモリと、これらフレームメモリから２種
類の画像データを出力するときにそれぞれ１画素データ
を構成する下位Ｎビットおよび５Ｍピッ１−（Ｎ＞Ｍ）
のデータを除去して順次に読み出すデータ出力ｆ段と、
この出力された画素データを入力データとして前記２種
類の画像データに対応した演算結果を出力するＲＡＭ構
成のデータマツプ用の記憶手段とから構成される。
ータ間で所定の演Ｘｔ−施して画像処理を行う画像処理
装置であり、１フレ一ム分の画像データを記憶する複数
個のフレームメモリと、これらフレームメモリから２種
類の画像データを出力するときにそれぞれ１画素データ
を構成する下位Ｎビットおよび５Ｍピッ１−（Ｎ＞Ｍ）
のデータを除去して順次に読み出すデータ出力ｆ段と、
この出力された画素データを入力データとして前記２種
類の画像データに対応した演算結果を出力するＲＡＭ構
成のデータマツプ用の記憶手段とから構成される。
（作用）
第１図に示すように、処理対象となる１画面分の１・ｌ
Ｉｉ像データを記憶するフレームメモリから、それぞれ
８ビツト構成の画素データＡ（Ａ７．Ａ６” ” ’Ａ
ｏ）、Ｂ （Ｂ７．８６＠＃＊Ｂ。）のうち、例えばＦ
位２ビットのデータを除去して読み出し、これらデータ
を単位データに合成しマツプテーブルの入力データとし
て供給して、８ピント構成の演算結果をイひるようにす
ると、周辺回路構成が簡略化される。
Ｉｉ像データを記憶するフレームメモリから、それぞれ
８ビツト構成の画素データＡ（Ａ７．Ａ６” ” ’Ａ
ｏ）、Ｂ （Ｂ７．８６＠＃＊Ｂ。）のうち、例えばＦ
位２ビットのデータを除去して読み出し、これらデータ
を単位データに合成しマツプテーブルの入力データとし
て供給して、８ピント構成の演算結果をイひるようにす
ると、周辺回路構成が簡略化される。
（実施例）
以下、本発明の一実施例を図面に従って詳細に説明する
。第１図は、本発明の画像処理装置におけるマツプテー
ブルの入出力データのビット構成を示す説明図であり、
第２図は、本発明の画像処理装置の構成例を示すブロッ
ク図である。
。第１図は、本発明の画像処理装置におけるマツプテー
ブルの入出力データのビット構成を示す説明図であり、
第２図は、本発明の画像処理装置の構成例を示すブロッ
ク図である。
第２図において、複数個の画素データを記憶する第１お
よび第２のフレームメモリｌ、２は、それぞれシフトレ
ジスタ３．４のパラレル入出力端子と接続され、またこ
れらシフトレジスタ３．４のシリアル出力端子はＣＰＵ
５と接続されたデータマツプ用の記憶装置６に接続され
ている。
よび第２のフレームメモリｌ、２は、それぞれシフトレ
ジスタ３．４のパラレル入出力端子と接続され、またこ
れらシフトレジスタ３．４のシリアル出力端子はＣＰＵ
５と接続されたデータマツプ用の記憶装置６に接続され
ている。
上記記憶装′Ｉ！６は、入力される２種類の画像データ
に対応した演算結果を、ＣＰＵ５により指定される画素
間での論理演算出力として記憶して、論理積演算、論理
和演算、排他的論理演算、加算、減算、絶対値演算等の
内の任意の一つを実行する機能を有している。この記憶
装置６の出力はシフトレジスタ３のシリアル入力端子と
接続され、演算結果が第１のフレームメモリｌにパラレ
ルに転送されて、第１のフレームメモリ１の対ｔするー
に画像処理された画素データとして記憶される。
に対応した演算結果を、ＣＰＵ５により指定される画素
間での論理演算出力として記憶して、論理積演算、論理
和演算、排他的論理演算、加算、減算、絶対値演算等の
内の任意の一つを実行する機能を有している。この記憶
装置６の出力はシフトレジスタ３のシリアル入力端子と
接続され、演算結果が第１のフレームメモリｌにパラレ
ルに転送されて、第１のフレームメモリ１の対ｔするー
に画像処理された画素データとして記憶される。
本発明の特徴は、上記フレームメモリ１．２やシフトレ
ジスタ３，４のデータ転送を制御する制御回路７によっ
て、シフトレジスタ３．４から出力される画素データの
下位Ｎビー、トのデータを除去して記憶装置６に転送す
るようにしていることであり、このためデータマツプを
構成するＲＡＭの入力数が減少でき、記憶容量は小さく
なる。
ジスタ３，４のデータ転送を制御する制御回路７によっ
て、シフトレジスタ３．４から出力される画素データの
下位Ｎビー、トのデータを除去して記憶装置６に転送す
るようにしていることであり、このためデータマツプを
構成するＲＡＭの入力数が減少でき、記憶容量は小さく
なる。
第１図に示すように、例えば８ビツト構成の画素データ
からなる画像データ間での演算を実行していくとき、そ
のままマツプテーブルに入力すれば、その記憶容量は６
４にビット必要になるが、下位２ビツトつまりＢ＋
、Ｂｏ 、Ａｔ 、Ａｏのデータを予め除去してマツ
プテーブルへの入力とすることによって、前記記憶装置
６の記憶容量を１６分の１に減少することが可能である
。
からなる画像データ間での演算を実行していくとき、そ
のままマツプテーブルに入力すれば、その記憶容量は６
４にビット必要になるが、下位２ビツトつまりＢ＋
、Ｂｏ 、Ａｔ 、Ａｏのデータを予め除去してマツ
プテーブルへの入力とすることによって、前記記憶装置
６の記憶容量を１６分の１に減少することが可能である
。
このように下位Ｎｌ：″ットおよびＭピッｌ−（Ｎ＝Ｍ
）のデータを除去して画像間の相互相関を計算するとき
、１画素データ当り下位側ビットまで除去することが可
能かは、一般には画素データのビット構成や施すべき演
算種類によって決まる。
）のデータを除去して画像間の相互相関を計算するとき
、１画素データ当り下位側ビットまで除去することが可
能かは、一般には画素データのビット構成や施すべき演
算種類によって決まる。
そのため、前記各シフトレジスタ３．４の出力端子側で
、ヒツト単位でオン、オフされるゲートを設けて、制御
回路７からの信号で除去すべき下位ＮビットおよびＭビ
ー、トの数（Ｎ、Ｍの値）を可変にして、必要な精度の
演算結果が得られるようにしておくことが好ましい。
、ヒツト単位でオン、オフされるゲートを設けて、制御
回路７からの信号で除去すべき下位ＮビットおよびＭビ
ー、トの数（Ｎ、Ｍの値）を可変にして、必要な精度の
演算結果が得られるようにしておくことが好ましい。
なお、本発明は、上記の実施例に限定されるものでなく
、たとえばＣＰＵ５によって、記憶装置６のうち使用す
る領域を決定し、それに応じて制御回路７で除去すべき
下位Ｎビットの数（Ｎの値）を制御することも可能であ
り、その他種々に変形して実施できるものであることは
いうまでもない。
、たとえばＣＰＵ５によって、記憶装置６のうち使用す
る領域を決定し、それに応じて制御回路７で除去すべき
下位Ｎビットの数（Ｎの値）を制御することも可能であ
り、その他種々に変形して実施できるものであることは
いうまでもない。
（発明の効果）
以上説明したように、本発明によると、画像間演算に必
要な容量でマツプテーブルを構成して、演算時間を短縮
し、簡単な構成のハードウェアにより迅速正確に画像処
理が可能な画像処理装置が堤供できる。
要な容量でマツプテーブルを構成して、演算時間を短縮
し、簡単な構成のハードウェアにより迅速正確に画像処
理が可能な画像処理装置が堤供できる。
第１図は、本発明の画像処理装置の一実施例における作
用５の概略を示す説明図、第２図は、同実施例の構成を
示すブロック図である。 １．２・・・フレームメモリ、３．４・・・シフトレジ
スタ、５・・・ＣＰＵ、６・・・データマー２ブ用の記
憶手段、７・・・制御回路。
用５の概略を示す説明図、第２図は、同実施例の構成を
示すブロック図である。 １．２・・・フレームメモリ、３．４・・・シフトレジ
スタ、５・・・ＣＰＵ、６・・・データマー２ブ用の記
憶手段、７・・・制御回路。
Claims (2)
- （１）複数ビット構成の画素データからなる画像データ
間で所定の演算を施して画像処理を行う画像処理装置に
おいて、１フレーム分の画像データを記憶する複数個の
フレームメモリと、これらフレームメモリから２種類の
画像データを出力するときにそれぞれ１画素データを構
成する下位Ｎビットおよび、Ｍビット（Ｎ≧Ｍ）のデー
タを除去して順次に読み出すデータ出力手段と、この出
力された画素データを入力データとして前記２種類の画
像データに対応した演算結果を出力するＲＡＭ構成のデ
ータマップ用の記憶手段とを有することを特徴とする画
像処理装置。 - （２）前記データ出力手段は、画素データのビット構成
、あるいは施すベき演算種類に応じて除去するビット数
（Ｎ、Ｍ）を可変とすることを特徴とする特許請求の範
囲第１項に記載の画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18279885A JPS6243781A (ja) | 1985-08-20 | 1985-08-20 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18279885A JPS6243781A (ja) | 1985-08-20 | 1985-08-20 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243781A true JPS6243781A (ja) | 1987-02-25 |
Family
ID=16124604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18279885A Pending JPS6243781A (ja) | 1985-08-20 | 1985-08-20 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243781A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585973A (en) * | 1978-12-21 | 1980-06-28 | Fujitsu Ltd | Picture processor |
| JPS5619143A (en) * | 1979-04-23 | 1981-02-23 | Anvar | Method of providing numerical calculation results and digital computer unit to perform same |
| JPS56123073A (en) * | 1980-03-03 | 1981-09-26 | Oki Electric Ind Co Ltd | Bicolor picture signal deciding circuit |
| JPS56123037A (en) * | 1980-02-29 | 1981-09-26 | Fujitsu Ltd | Code conversion system |
-
1985
- 1985-08-20 JP JP18279885A patent/JPS6243781A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585973A (en) * | 1978-12-21 | 1980-06-28 | Fujitsu Ltd | Picture processor |
| JPS5619143A (en) * | 1979-04-23 | 1981-02-23 | Anvar | Method of providing numerical calculation results and digital computer unit to perform same |
| JPS56123037A (en) * | 1980-02-29 | 1981-09-26 | Fujitsu Ltd | Code conversion system |
| JPS56123073A (en) * | 1980-03-03 | 1981-09-26 | Oki Electric Ind Co Ltd | Bicolor picture signal deciding circuit |
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