JP3608713B2 - プラズマディスプレイパネルの駆動方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、”発光”及び”非発光”の２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させる為にサブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ（Ｎビット）の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。
【０００４】
例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光期間比にて発光駆動を実施する。
【０００５】
例えば、図１に示されるように、放電セルを輝度”３２”で発光させる場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させる。又、輝度”３１”で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。
【０００６】
図１のシーケンスから明らかなように階調数を増加するためにはサブフィールド数を増やせばよい。しかしながら、１つのサブフィールドには、発光セルを選択するための画素データ書込み行程が必要となるため、サブフィールド数を増やすことは１フィールド内の画素データ書込み行程を増大させることになり、よって、相対的に発光期間（維持発光行程の長さ）が短くなり輝度を低下させる。
【０００７】
このようなＰＤＰに対してテレビジョン画像を表示するためには、多階調化を図る何らかの画像処理が必要となる。多階調化の手法として例えば誤差拡散処理が知られている。誤差拡散処理は、ある画素（放電セル）に対する画素データとしきい値との誤差を周辺画素の画素データに加算することで擬似的に階調を増やす方法である。
【０００８】
しかしながら、元の階調数が少ないと、誤差拡散のパターンが目立つようになり、Ｓ／Ｎが劣化するという問題があった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、表示品質を向上させつつも階調表現力を向上させることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決する為の手段】
本発明によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号における各フィールド表示期間を夫々に異なる発光回数が割り当てられているＮ個（２以上の整数）のサブフィールドに分割して階調駆動を行うプラズマディスプレイパネルの駆動方法であって、前記Ｎ個のサブフィールドの各々において、前記放電セルを画素データに応じて非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルに設定されている前記放電セルのみをそのサブフィールドに割り当てられている前記発光回数の分だけ繰り返し発光させる維持発光行程と、を実行し、１の前記フィールド表示期間内においてｋ番目に（ｋ：１以上Ｎ未満の整数）発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１のフィールド表示期間に後続するフィールド表示期間内においてｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ前記１のフィールド表示期間に後続するフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、前記１の前記フィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１のフィールド表示期間に後続するフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大である。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ（入力画素データ）Ｄに変換し、これをデータ変換回路３０に供給する。
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１３】
データ変換回路３０は、かかる８ビットの画素データＤを、８ビットの変換画素データ（表示画素データ）ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００１４】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ１〜Ｄｍと、これら列電極と直交して配列されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１５】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。図３は、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する各種駆動パルスの印加タイミングを示す図である。
【００１６】
図３に示される例では、１フィールドの表示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割してＰＤＰ１０に対する駆動を行う。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを各サブフィールドの重み付けに対応した期間（回数）だけ発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ８のみで、消去行程Ｅを実行する。
【００１７】
先ず、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に対して図３に示されるが如きリセットパルスＲＰｘ及びＲＰＹを同時に印加する。これらリセットパルスＲＰｘ及びＲＰＹの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは上記発光セルに設定される。
【００１８】
次に、図３の画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１１−ｎ、ＤＰ２１−ｎ、ＤＰ３１−ｎ、・・・・、ＤＰ８１−ｎを図３に示されるように、順次列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ１１−ｎｍ各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１１−ｎを、図３に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ１１−ｎｍ各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２１−ｎを、図３に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル”１”である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。かかる各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、第２サスティンドライバ８は、図３に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。ここで、上記走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００１９】
すなわち、画素データ書込行程Ｗｃの実行によれば、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが画素データに応じて択一的に設定され、いわゆる画素データの書き込みが為されるのである。
又、図３に示される維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図３に示されるように交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。その発光維持期間（回数）は、各サブフィールドの重み付けに対応して設定されている。
【００２０】
図４は、各サブフィールド毎の発光維持期間（回数）が記述されている発光駆動フォーマットを示す図である。
尚、図４の駆動モード（Ａ）は、例えば偶数フィールド（又は偶数フレーム）、駆動モード（Ｂ）は、奇数フィールド（又は奇数フレーム）での発光駆動時に用いる。
すなわち、偶数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード（Ａ）に示されるように、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
に設定されており、
奇数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード（Ｂ）に示されるように、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
に設定されている。
【００２１】
この際、サブフィールドＳＦ１〜ＳＦ８各々での発光期間比は、非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）であり、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
すなわち、各維持発光行程Ｉｃでは、その直前に実行された画素データ書込行程Ｗｃにて発光セルに設定された放電セルのみが、偶数フィールドの表示期間中は駆動モード（Ａ）、奇数フィールドの表示期間中は駆動モード（Ｂ）に示される発光期間に亘り発光するのである。
【００２２】
又、図３に示される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ１−ｍの各々に印加する。更に、第２サスティンドライバ８が、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００２３】
すなわち、かかる消去行程Ｅの実行により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
図５は、図４に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
図５に示されるように、サブフィールドＳＦ１〜ＳＦ８の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する（黒丸にて示す）。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す（白丸にて示す）。よって、各放電セルは、図５の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図４に示されるが如き発光期間比にて発光を行うのである。
【００２４】
この際、図５に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図３及び図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００２５】
又、１フィールド期間内において実施する選択消去放電は、図５の黒丸にて示されるように最高でも１回なので、その消費電力を抑えることが可能となるのである。更に、図５に示されるように、１フィールド期間内において、放電セルが発光状態にある期間（白丸にて示す）と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。
【００２６】
この際、図５に示される発光駆動パターンによると、
偶数フィールドの表示期間では、図中の発光輝度（Ａ）に示されるが如き、
｛０：３：１４：３４：６４：１０４：１５５：２１８：２５５｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為され、
奇数フィールドの表示期間では、図中の発光輝度（Ｂ）に示されるが如き、
｛０：１：７：２３：４７：８２：１２８：１８５：２５５｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為される。
【００２７】
すなわち、各サブフィールドで実施すべき発光期間が互いに異なる２種類の９階調の発光駆動をフィールド（フレーム）毎に交互に実施するのである。かかる駆動によれば、視覚上における表示階調数は時間方向に積分すると９階調よりも増加する。従って、後述する多階調化処理によるディザ及び誤差拡散のパターンが目立ちにくくなりＳ／Ｎ感が向上する。
【００２８】
図６は、図２に示されるデータ変換回路３０の内部構成を示す図である。
図６に示されるように、データ変換回路３０は、ＡＢＬ回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。
ＡＢＬ（自動輝度制御）回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００２９】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。つまり、ＡＢＬ回路３１は、画素データＤ（入力画素データ）に逆ガンマ補正を施して得られた逆ガンマ変換画素データの平均輝度に応じて、上記画素データＤの輝度レベルを自動調整する。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３０】
図７は、かかるＡＢＬ回路３１の内部構成を示す図である。
図７において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図８に示されるが如き非線形特性からなる逆ガンマ特性（Ｙ＝Ｘ２．２）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤＢＬに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒの平均輝度を求め、これを上記レベル調整回路３１０に供給するのである。
【００３１】
更に、平均輝度検出回路３１１は、例えば図９に示されるが如き輝度モード１〜４の中から、上記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。尚、平均輝度検出回路３１１は、偶数フィールドに対する駆動表示を行う場合には図９の駆動モード（Ａ）、奇数フィールドに対する駆動表示を行う場合には図９の駆動モード（Ｂ）を用いて、上述した如き輝度モードの選択を行う。ここで、駆動制御回路２は、かかる図９に示されるが如き輝度モード信号ＬＣにしたがって、図４に示されるサブフィールドＳＦ１〜ＳＦ８各々の維持発光行程Ｉｃにおいて発光維持すべき期間（すなわち維持パルスＩＰの印加回数）を設定する。
【００３２】
この際、図４に示されている各サブフィールドでの発光期間は、輝度モード１が設定された際における発光期間を示すものであり、仮に輝度モード２が設定された場合には、
偶数フィールド時には、
ＳＦ１：６
ＳＦ２：２２
ＳＦ３：４０
ＳＦ４：６０
ＳＦ５：８０
ＳＦ６：１０２
ＳＦ７：１２６
ＳＦ８：７４
奇数フィールド時には、
ＳＦ１：２
ＳＦ２：１２
ＳＦ３：３２
ＳＦ４：４８
ＳＦ５：７０
ＳＦ６：９２
ＳＦ７：１１４
ＳＦ８：１４０
なる発光期間にて各サブフィールドでの発光駆動が実施される。
【００３３】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
図６における第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）で２５６階調の輝度調整画素データＤＢＬを、８ビット（０〜１２８）の変換画素データＨＤｐに変換して多階調処理回路３３に供給する。
【００３４】
図１０は、 かかる第１データ変換回路３２の内部構成を示す図である。
図１０において、データ変換回路３２１は、上記輝度調整画素データＤＢＬを図１１に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＡに変換してこれをセレクタ３２２に供給する。データ変換回路３２３は、上記輝度調整画素データＤＢＬを図１２に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＢに変換してこれをセレクタ３２２に供給する。尚、具体的には、データ変換回路３２１及び３２３各々は、上記図１１及び図１２に示される変換特性に基づく図１３及び図１４に示されるが如き変換テーブルに従って、輝度調整画素データＤＢＬを変換画素データＡ及びＢに変換する。セレクタ３２２は、これら変換画素データＡ及びＢの内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これを変換画素データＨＤｐとして出力する。かかる変換特性選択信号は、図２に示される駆動制御回路２から供給されるもので、入力画素データＤの垂直同期タイミングに応じて論理レベル”１”から”０”、又は”０”から”１”へと推移する信号である。ここで、図１１の変換特性と図４の駆動モード（Ｂ）、図１２の変換特性と図４の駆動モード（Ａ）は、対となっている。つまり、セレクタ３２２は、図４の駆動モード（Ａ）が設定されるフィールド（偶数フィールド）では、変換画素データＢを選択し、図４の駆動モード（Ｂ）が設定されるフィールド（奇数フィールド）では、変換画素データＡを選択し、これを変換画素データＨＤＰとして出力するのである。尚、上記変換特性は、入力画素データのビット数 、後述する多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００３５】
かかる図１０に示される構成により、第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）の輝度調整画素データＤＢＬを、１フィールド（フレーム）毎にその変換特性（図１１、図１２）を切り換えつつ８ビット（０〜１２８）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。
【００３６】
図１５は、かかる多階調処理回路３３の内部構成を示す図である。
図１５に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１（例えば、”７／１６”）を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ１を更に（１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２（例えば、”３／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３（例えば、”５／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４（例えば、”１／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ（変換画素データＨＤＰ中の下位２ビット分）と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル”０”、桁上げがある場合には論理レベル”１”のキャリアウト信号ＣＯを発生して加算器３３３に供給する。加算器３３３は、上記表示データ（変換画素データＨＤＰ中の上位６ビット分）に、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００３７】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１６に示されるが如きＰＤＰ１０の画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ（ｊ，ｋ）の左横の画素Ｇ（ｊ，ｋ−１）、左斜め上の画素Ｇ（ｊ−１，ｋ−１）、真上の画素Ｇ（ｊ−１，ｋ）、及び右斜め上の画素Ｇ（ｊ−１，ｋ＋１）各々に対応した各誤差データ、すなわち、
画素Ｇ（ｊ，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ（ｊ−１，ｋ＋１）に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ（ｊ−１，ｋ）に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ（ｊ−１，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００３８】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ（ｊ，ｋ−１）、Ｇ（ｊ−１，ｋ＋１）、Ｇ（ｊ−１，ｋ）、Ｇ（ｊ−１，ｋ−１）｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ（ｊ，ｋ）｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００３９】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４０】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００４１】
図１７は、かかるディザ処理回路３５０の内部構成を示す図である。
図１７において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図１８に示されるように、第ｊ行に対応した画素Ｇ（ｊ，ｋ）及び画素Ｇ（ｊ，ｋ＋１）、第（ｊ＋１）行に対応した画素Ｇ（ｊ＋１，ｋ）及び画素Ｇ（ｊ＋１，ｋ＋１）なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１８に示されるように１フィールド毎に変更して行く。
【００４２】
すなわち、最初の第１フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ（ｊ，ｋ）、画素Ｇ（ｊ，ｋ＋１）、画素Ｇ（ｊ＋１，ｋ）、及び画素Ｇ（ｊ＋１，ｋ＋１）各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４３】
例えば、図１８に示される第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ（ｊ，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ（ｊ＋１，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ（ｊ＋１，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして出力する。
【００４４】
このように、図１７に示されるディザ処理回路３５０は、４つの画素各々に対応させて割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビット（０〜７）の多階調化画素データＤＳを求め、これを第２データ変換回路３４に供給するのである。
【００４５】
第２データ変換回路３４は、かかる多階調化画素データＤＳを図１９に示されるが如き変換テーブルに従って図４のサブフィールドＳＦ１〜ＳＦ８各々に対応した第１〜第８ビットからなる変換画素データ（表示画素データ）ＨＤに変換する。尚、図１９において、変換画素データＨＤにおける第１〜第８ビットの内の論理レベル”１”のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである（黒丸にて示す）。
【００４６】
かかる変換画素データＨＤは、図２に示されるように、メモリ４を介してアドレスドライバ６に供給される。この際、変換画素データＨＤの形態は、図１９に示されるが如き９パターンの内のいずれか１つとなる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第８ビット各々をサブフィールドＳＦ１〜８各々に割り当て、そのビット論理が論理レベル”１”である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。よって、各放電セルは、図１９の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在する連続したサブフィールド各々での維持発光行程Ｉｃにおいて、図４に示されるが如き発光期間比にて発光を行う。
【００４７】
これにより、偶数フィールド（フレーム）表示期間中は、図１９の発光輝度（Ａ）に示されるように、
｛０：３：１４：３４：６４：１０４：１５５：２１８：２５５｝
なる９階調の発光駆動が為され、
奇数フィールド（フレーム）表示期間中は、図１９の発光輝度（Ｂ）に示されるように、
｛０：１：７：２３：４７：８２：１２８：１８５：２５５｝
なる９階調の発光駆動が為されるのである。
【００４８】
上述の２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を図示すると図２０のようになる。
図２０において、−■−は駆動モード（Ａ）、−◆−は駆動モード（Ｂ）の場合各々での入力画素データＤと表示輝度レベルの関係を示す。この図から、１フィールド（フレーム）毎に駆動パターン、すなわち、各サブフィールドの維持発光行程Ｉｃにおける発光回数（維持パルスの数）を変更することにより、一方の駆動モードで表現される階調レベルの間に他方の駆動モードで表現される階調レベルが入るように設定されることがわかる。従って、時間方向の積分効果により、視覚上における表示階調数は９階調よりも増加し、階調表現力が向上する。
【００４９】
また、隣り合う階調レベルの間の値、例えば、駆動モード（Ａ）における発光輝度”３”と発光輝度”１４”の間の値（入力画素データＤの下位４ビット分に相当するレベル）は、上述の誤差拡散処理、ディザ処理等の多階調化処理により表現される。
尚、誤差拡散処理、ディザ処理等の多階調化処理を行う場合、元の表示階調数が少ないと、多階調化処理のパターンが目立ち、Ｓ／Ｎ感が劣化するが、上述のように発光駆動パターンを１フィールド（フレーム）毎に変更することにより、視覚上における表示階調数が増加するため多階調化処理のパターンが目立ちにくくなり、Ｓ／Ｎ感が向上する。
【００５０】
また、図２０から、各サブフィールドの維持発光行程Ｉｃにおける発光回数比を逆ガンマ比率に設定することにより、入力画素データＤが逆ガンマ補正されることがわかる。
以上のように、駆動モード（Ａ）及び駆動モード（Ｂ）の階調数は、上述した如く９階調であるものの、上述の如き１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合せにより、視覚上における階調表現は、２５６階調相当になる。
【００５１】
この際、図１９に示されるように、１フィールド期間内において放電セルが発光セルから非発光セルへと推移する回数は必ず１回以下となるようにしている。よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下、及び消費電力を抑えることが出来る。
【００５２】
更に、図１９に示されるように、１フィールド期間内において、発光状態にある期間（白丸にて示す）と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。
尚、上記実施例においては、画素データの書込方法として、１フィールドの先頭において予め各放電セルに壁電荷を形成させて全放電セルを発光セルに設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
【００５３】
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
図２１は、この選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。
【００５４】
又、図２２は、かかる図２１に示される発光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングを示す図である。
更に、図２３は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブル、及び１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００５５】
図２２に示されるように、上記選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ１）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ１〜Ｘｎに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる（Ｒ２）。すなわち、図２２に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは非発光セルの状態に初期化されるのである。
【００５６】
画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択書込放電）が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて非発光セルの状態に初期化された放電セルは、発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり非発光セルの状態を維持する。
【００５７】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
ここで、かかる選択書込アドレス法による発光駆動を実施する場合には、図２３に示されるように、変換画素データＨＤにおける論理レベル”１”のビットに対応したサブフィールドＳＦにおいてのみ選択書込放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ８からこの選択書込放電が実施されるまでの間に存在するサブフィールドでは非発光状態が維持され、この選択書込放電が実施されたサブフィールドＳＦ（黒丸にて示す）及びそれ以降に存在するサブフィールドＳＦ（白丸にて示す）において発光状態が維持される。
【００５８】
以上の如く、図３〜図２３に示される駆動方法では、１フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化し、いずれか１のサブフィールドにおいてのみで、画素データに応じて各放電セルを非発光セル又は発光セルに設定する画素データ書込を行う。かかる駆動方法により、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択書込アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。この際、本発明においては、各サブフィールドでの発光期間（回数）が互いに異なる例えば図４に示される駆動モード（Ａ）及び駆動モード（Ｂ）に示されるが如き２系統の発光駆動を、１フィールド（フレーム）毎に交互に実施することにより、視覚上での輝度階調数を増加させているのである。
【００５９】
図２４は、上述の図３〜図２３に示される駆動方法の具体的な動作を示す図である。
例えば、入力画素データが”１７８”の場合、表示輝度は逆ガンマ補正により”１１６”程度となる。
すなわち、第１フィールド（奇数フィールド）では、図４（Ｂ）の駆動モード（Ｂ）、図１１の変換特性が選択され、多階調化処理により、例えば、
画素Ｇ（ｊ，ｋ）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”８２”、
画素Ｇ（ｊ，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”、
画素Ｇ（ｊ＋１，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”、
画素Ｇ（ｊ＋１，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”となり、
上下、左右に隣合う４つの画素の平均輝度により、表示輝度”１１６”が表現される。
【００６０】
次に、第２フィールド（偶数フィールド）では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特性が選択され、多階調処理により、例えば、
画素Ｇ（ｊ，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１５５”、
画素Ｇ（ｊ，ｋ＋１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、
画素Ｇ（ｊ＋１，ｋ）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、
画素Ｇ（ｊ＋１，ｋ＋１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、となり、
上下、左右に隣合う４つの画素の平均輝度により、表示輝度”１１６”が表現される。
【００６１】
そして、奇数フィールドである、第１、第３、第５、第７フィールドでは、図４（Ｂ）の駆動モード（Ｂ）、図１１の変換特性が選択されると共に、４つの画素に各々に割り当てられる誤差拡散又はディザの係数値を各フィールドで変更することにより、各画素の表示輝度が図２４に示されるように変化する。
同様に、偶数フィールドである第２、第４、第６、第８フィールドでは、図４（Ａ）の駆動モード（Ａ）、図１２の変換特性が選択されると共に、４つの画素各々に割り当てられる誤差拡散又はディザの係数値を各フィールドで変更することにより、各画素の表示輝度が図２４に示されるように変化する。
【００６２】
以上のような１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合せにより、視覚上における階調表現能力の向上と表示品質の向上が図られる。
しかしながら、上述の如く互いに発光期間の異なる２種類の発光駆動をフィールド（フレーム）毎に交互に実施すると、１フィールド期間内での発光の重心位置が互いにずれている為、フリッカが生じる場合がある。
【００６３】
これは、図４に示されるように駆動モード（Ａ）と駆動モード（Ｂ）の各サブフィールドの維持発光行程における発光期間（発光回数）が異なる値に設定されていることに起因し、図４に示される駆動モード（Ａ）と駆動モード（Ｂ）の場合には、同一入力画素データＤに対し、常に、駆動モード（Ｂ）による発光の重心位置の方が駆動モード（Ａ）の場合よりも後側になる。
【００６４】
ここで、発光の重心位置は、１フィールド期間内で発光状態となるサブフィールドの画素データ書込行程の長さ、維持発光行程の長さ及び発光期間の重みに基づいて決定される。
図２５は、図２４の偶数フィールドと奇数フィールドにおける発光の重心位置のずれを模式的に示す図である。
【００６５】
例えば、図２４の偶数フィールド（駆動モード（Ａ））では、図２５の（Ａ）に示すように、複数画素の輝度が平均化されて視覚上、駆動モード（Ａ）におけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全期間とサブフィールドＳＦ６の維持発光行程の略１／４の期間が発光状態となり、発光の重心位置がＴ１となる。
【００６６】
また、図２４の奇数フィールド（駆動モード（Ｂ））では、図２５の（Ｂ）に示すように、複数画素の輝度が平均化されて視覚上、駆動モード（Ｂ）におけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全期間とサブフィールドＳＦ６の維持発光行程の略３／４の期間が発光状態となり、発光の重心位置がＴ２となる。
【００６７】
このように、駆動モード（Ａ）の偶数フィールドと駆動モード（Ｂ）の奇数フィールド共に平均表示輝度は略同じであるが、発光の重心位置のズレによりフリッカが発生する。
図２６及び図２７各々は、このようなフリッカを防止すべく為された発光駆動フォーマットの一例を示す図である。
【００６８】
先ず、図２６に示される発光駆動フォーマットでは、駆動モード（Ａ）に示されている発光駆動の開始タイミングを、駆動モード（Ｂ）に示されている発光駆動の開始タイミングよりも所定期間ΔＴだけ遅らせるようにしたものである。これにより、両者の発光重心位置Ｔ１及びＴ２間のズレを少なくして、フリッカを低減させるのである。
【００６９】
ここで、フリッカは、表示輝度レベルが高い程目立つため、上述の所定期間ΔＴは、最大表示輝度レベル”２５５”で駆動モード（Ａ）における発光の重心位置Ｔ１と駆動モード（Ｂ）における発光の重心位置Ｔ２とが一致するように一定の値に設定されている。
尚、駆動モード（Ａ）における発光の重心位置Ｔ１と駆動モード（Ｂ）における発光の重心位置Ｔ２とのズレ量は、表示輝度レベルに応じて変化し、最大表示輝度レベルでズレ量は最大となり、表示輝度レベルが小さくなるに従ってズレ量が小さくなる。この表示輝度レベルによるズレ量の変化は小さく、また、フリッカは表示輝度レベルが低いと目立ちにくいため、上述の所定期間ΔＴを上述のように一定の値に設定してもフリッカの抑制の効果は十分ある。しかしながら、さらにフリッカを抑制するために発光の重心位置が常に一致するように、表示輝度レベルに応じて上述の所定期間ΔＴを変化させても良い。
【００７０】
一方、図２７に示される発光駆動フォーマットでは、駆動モード（Ａ）のサブフィールドＳＦ１〜ＳＦ４各々の画素データ書込行程Ｗｃの実行期間Ｔａを、駆動モード（Ｂ）の画素データ書込行程Ｗｃの実行期間Ｔｂに比して長くすることにより、発光重心位置Ｔ１及びＴ２間のズレを少なくして、フリッカを低減させている。例えば、駆動モード（Ａ）のサブフィールドＳＦ１〜ＳＦ４各々の画素データ書込行程ＷｃにおいてＰＤＰ１０の行電極に印加する走査パルスＳＰのパルス幅を広げることにより、実行期間Ｔａを実行期間Ｔｂよりも長くするのである。
【００７１】
尚、上記実施例においては、上記駆動モード（Ａ）及び駆動モード（Ｂ）に示されるが如き、互いに各サブフィールドでの発光期間が異なる２種類の発光駆動を１フィールド（フレーム）毎に交互に切り換えるようにしているが、ＰＤＰ１０の１行毎に切り換えて実施するようにしても良い。
図２８は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図である。
【００７２】
図２８において、画素データ書込行程ＷＡＣでは、ＰＤＰ１０の全ての行に対して選択消去放電が実施される。一方、画素データ書込行程Ｗ１Ｃでは、ＰＤＰ１０の偶数行に対してのみ選択消去放電が実施され、画素データ書込行程Ｗ２Ｃでは、奇数行に対してのみ選択消去放電が実施される。
すなわち、ＰＤＰ１０の第１〜第ｎ行各々に形成されている放電セルの内の偶数行の放電セルでは、図２８の駆動モード（Ａ）に基づき、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
なる発光期間比にて各サブフィールドでの発光駆動が実施され、
奇数行の放電セルでは、図２８の駆動モード（Ｂ）に基づき、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
なる発光期間比にて各サブフィールドでの発光駆動が実施されるのである。
【００７３】
更に、これら図２８の駆動モード（Ａ）及び（Ｂ）に示されるが如き、各サブフィールドでの発光期間が互いに異なる２種類の発光駆動を、１フィールド（フレーム）毎、かつＰＤＰ１０の１行毎に交互に切り換えて実施するようにしても良い。
この際、図２８に示される画素データ書込行程Ｗ１Ｃでは、奇数フレームの表示期間中はＰＤＰ１０の偶数行の放電セルに対してのみ選択消去放電を実施し、偶数フレームの表示期間中は奇数行の放電セルに対してのみ選択消去放電を実施する。一方、画素データ書込行程Ｗ２Ｃでは、奇数フレームの表示期間中はＰＤＰ１０の奇数行の放電セルに対してのみ選択消去放電を実施し、偶数フレームの表示期間中は偶数行の放電セルに対してのみ選択消去放電を実施する。
【００７４】
図２９は、かかる駆動によって実施される発光駆動の形態を示す図である。図２９に示されるように、奇数フレームの表示期間中は、ＰＤＰ１０の偶数行の放電セルに対しては図２８の駆動モード(Ａ)、奇数行の放電セルに対しては図２８の駆動モード(Ｂ)に基づく発光駆動を実施する。又、偶数フレームの表示期間中は、ＰＤＰ１０の偶数行の放電セルに対しては図２８の駆動モード(Ｂ)、奇数行の放電セルに対しては図２８の駆動モード(Ａ)に基づく発光駆動を実施するのである。かかる駆動によれば、互いに発光期間の異なる駆動モード(Ａ)及び(Ｂ)の如き２種類の発光駆動をフィールド(フレーム)毎に交互に実施したことにより生じるフリッカを防止することが出来る。
【００７５】
尚、１フィールド（フレーム）毎又は行毎に変更する駆動モードは、上述した如き２種類に限定されるものではない。要するに、各サブフィールドでの発光期間が夫々異なる３種類以上の駆動モードを用意し、これらを１フィールド（フレーム）毎又は行毎に順次切り換えて発光駆動を実施して行けば良いのである。
又、上述した実施例においては、サブフィールドＳＦ１〜ＳＦ８の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択消去（書込）放電を生起させるようにしている。
【００７６】
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスＳＰと高電圧の画素データパルスとが同時に印加されても選択消去（書込）放電が正常に生起されず、放電セル内の壁電荷を正常に消去（形成）できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００］
である場合には、図１９の黒丸にて示されるように、サブフィールドＳＦ２においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。これにより、サブフィールドＳＦ１〜ＳＦ８の内のＳＦ１においてのみで維持発光が実施されるはずである。ところが、かかるサブフィールドＳＦ２での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドＳＦ１のみならず、それ以降のサブフィールドＳＦ２〜ＳＦ８においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。
【００７７】
そこで、図３０及び図３１に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。尚、図３０は、選択消去アドレス法を採用した際の発光駆動フォーマット、図３１は、選択書込アドレス法を採用した際の発光駆動フォーマットを夫々示している。
図３０及び図３１に示されている”＊”は、論理レベル”１”又は”０”のいずれでも良いことを示し、三角印は、かかる”＊”が論理レベル”１”である場合に限り選択消去（書込）放電を行うことを示している。
【００７８】
要するに、初回の選択消去（書込）放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去（書込）放電を行うことにより、画素データの書込を確実にし、誤った発光動作を防止しているのである。
【００７９】
【発明の効果】
以上詳述した如く、本発明によるプラズマディスプレイパネルの駆動方法によれば、表示品質を向上させつつも階調表現力を向上させることができる。また、偽輪郭及び消費電力を抑制しつつもコントラストの向上を図ることができる。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図４】本発明の駆動方法に基づく発光駆動フォーマットを示す図である。
【図５】図４に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【図６】データ変換回路３０の内部構成を示す図である。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す図である。
【図９】輝度モードと各サブフィールドにて実施される発光期間との対応関係を示す図である。
【図１０】第１データ変換回路３２の内部構成を示す図である。
【図１１】第１データ変換回路３２における第１の変換特性を示す図である。
【図１２】第１データ変換回路３２における第２の変換特性を示す図である。
【図１３】図１１及び図１２に示される変換特性に基づく変換テーブルを示す図である。
【図１４】図１１及び図１２に示される変換特性に基づく変換テーブルを示す図である。
【図１５】多階調処理回路３３の内部構成を示す図である。
【図１６】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１７】ディザ処理回路３５０の内部構成を示す図である。
【図１８】ディザ処理回路３５０の動作を説明する為の図である。
【図１９】図４に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２０】２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を示す図である。
【図２１】選択書込アドレス法を採用した場合の発光駆動フォーマットを示す図である。
【図２２】選択書込アドレス法を採用した際にＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図２３】選択書込アドレス法を採用した場合における発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２４】図３〜図２３に示される駆動方法の具体的な動作を示す図である。
【図２５】駆動モード（Ａ）及び（Ｂ）各々による発光駆動にて生じる発光重心位置のズレを説明する為の図である。
【図２６】駆動モード（Ａ）及び（Ｂ）各々による発光駆動にて生じる発光重心位置のズレに起因するフリッカを防止する発光駆動フォーマットの一例を示す図である。
【図２７】駆動モード（Ａ）及び（Ｂ）各々による発光駆動にて生じる発光重心位置のズレに起因するフリッカを防止する発光駆動フォーマットの他の一例を示す図である。
【図２８】駆動モード（Ａ）及び（Ｂ）を各行毎に、又は各行毎かつフィールド（フレーム）毎に切り換えて発光駆動を行う際に用いる発光駆動フォーマットを示す図である。
【図２９】駆動モード（Ａ）及び（Ｂ）を各行毎かつフィールド（フレーム）毎に切り換えて発光駆動を行った際の動作を説明する為の図である。
【図３０】選択消去アドレス法を採用した場合における発光駆動パターンの他の一例を示す図である。
【図３１】選択書込アドレス法を採用した場合における発光駆動パターンの他の一例を示
す図である。
【主要部分の符号の説明】
２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
３０ データ変換回路
３１ ＡＢＬ回路
３２ 第１データ変換回路
３３ 多階調処理回路
３４ 第２データ変換回路
３３０ 誤差拡散処理回路
３５０ ディザ処理回路
【発明が属する技術分野】
本発明は、マトリクス表示方式のプラズマディスプレイパネル（以下、ＰＤＰと称する）の駆動方法に関する。
【０００２】
【従来の技術】
かかるマトリクス表示方式のＰＤＰの一つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、これら列電極と直交して配列されておりかつ一対にて１走査ラインを形成する複数の行電極対とを備えている。これら各行電極対及び列電極は、放電空間に対して誘電体層で被覆されており、行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００３】
この際、ＰＤＰは放電現象を利用している為、上記放電セルは、”発光”及び”非発光”の２つの状態しかもたない。そこで、かかるＰＤＰにより中間調の輝度表示を実現させる為にサブフィールド法を用いる。サブフィールド法では、１フィールドの表示期間をＮ個のサブフィールドに分割し、各サブフィールド毎に、画素データ（Ｎビット）の各ビット桁の重み付けに対応した期間長を有する発光期間を夫々割り当てて発光駆動を行う。
【０００４】
例えば、図１に示されるように１フィールド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割した場合には、
ＳＦ１：１
ＳＦ２：２
ＳＦ３：４
ＳＦ４：８
ＳＦ５：１６
ＳＦ６：３２
なる発光期間比にて発光駆動を実施する。
【０００５】
例えば、図１に示されるように、放電セルを輝度”３２”で発光させる場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ６のみで発光を実施させる。又、輝度”３１”で発光させる場合には、サブフィールドＳＦ６を除く他のサブフィールドＳＦ１〜ＳＦ５において発光を実施させるのである。これにより、６４段階での中間調の輝度表現が可能となる。
【０００６】
図１のシーケンスから明らかなように階調数を増加するためにはサブフィールド数を増やせばよい。しかしながら、１つのサブフィールドには、発光セルを選択するための画素データ書込み行程が必要となるため、サブフィールド数を増やすことは１フィールド内の画素データ書込み行程を増大させることになり、よって、相対的に発光期間（維持発光行程の長さ）が短くなり輝度を低下させる。
【０００７】
このようなＰＤＰに対してテレビジョン画像を表示するためには、多階調化を図る何らかの画像処理が必要となる。多階調化の手法として例えば誤差拡散処理が知られている。誤差拡散処理は、ある画素（放電セル）に対する画素データとしきい値との誤差を周辺画素の画素データに加算することで擬似的に階調を増やす方法である。
【０００８】
しかしながら、元の階調数が少ないと、誤差拡散のパターンが目立つようになり、Ｓ／Ｎが劣化するという問題があった。
【０００９】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、表示品質を向上させつつも階調表現力を向上させることができるプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【００１０】
【課題を解決する為の手段】
本発明によるプラズマディスプレイパネルの駆動方法は、走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号における各フィールド表示期間を夫々に異なる発光回数が割り当てられているＮ個（２以上の整数）のサブフィールドに分割して階調駆動を行うプラズマディスプレイパネルの駆動方法であって、前記Ｎ個のサブフィールドの各々において、前記放電セルを画素データに応じて非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルに設定されている前記放電セルのみをそのサブフィールドに割り当てられている前記発光回数の分だけ繰り返し発光させる維持発光行程と、を実行し、１の前記フィールド表示期間内においてｋ番目に（ｋ：１以上Ｎ未満の整数）発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１のフィールド表示期間に後続するフィールド表示期間内においてｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ前記１のフィールド表示期間に後続するフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、前記１の前記フィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１のフィールド表示期間に後続するフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大である。
【００１１】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図２は、本発明による駆動方法に基づいてプラズマディスプレイパネル（以下、ＰＤＰと称する）を発光駆動するプラズマディスプレイ装置の概略構成を示す図である。
【００１２】
図２において、Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、アナログの入力映像信号をサンプリングしてこれを１画素毎に例えば８ビットの画素データ（入力画素データ）Ｄに変換し、これをデータ変換回路３０に供給する。
駆動制御回路２は、上記入力映像信号中の水平及び垂直同期信号に同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込・読出信号を発生する。更に、駆動制御回路２は、かかる水平及び垂直同期信号に同期して、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々を駆動制御すべき各種タイミング信号を発生する。
【００１３】
データ変換回路３０は、かかる８ビットの画素データＤを、８ビットの変換画素データ（表示画素データ）ＨＤに変換し、これをメモリ４に供給する。尚、かかるデータ変換回路３０の変換動作については、後述する。
メモリ４は、駆動制御回路２から供給されてくる書込信号に従って上記変換画素データＨＤを順次書き込む。かかる書込動作により１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の変換画素データＨＤ１１−ｎｍを、各ビット桁毎に分割して読み出し、これを１行分毎に順次アドレスドライバ６に供給する。
【００１４】
アドレスドライバ６は、駆動制御回路２から供給されたタイミング信号に応じて、かかるメモリ４から読み出された１行分の変換画素データビット各々の論理レベルに対応した電圧を有するｍ個の画素データパルスを発生し、これらをＰＤＰ１０の列電極Ｄ１〜Ｄｍに夫々印加する。
ＰＤＰ１０は、アドレス電極としての上記列電極Ｄ１〜Ｄｍと、これら列電極と直交して配列されている行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一対にて１行分に対応した行電極を形成している。すなわち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ１及びＹ１であり、第ｎ行目の行電極対は行電極Ｘｎ及びＹｎである。上記行電極対及び列電極は放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１５】
第１サスティンドライバ７及び第２サスティンドライバ８各々は、駆動制御回路２から供給されたタイミング信号に応じて、以下に説明するが如き各種駆動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する。図３は、上記アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加する各種駆動パルスの印加タイミングを示す図である。
【００１６】
図３に示される例では、１フィールドの表示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割してＰＤＰ１０に対する駆動を行う。各サブフィールド内では、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って発光セル及び非発光セルの設定を行う画素データ書込行程Ｗｃと、上記発光セルのみを各サブフィールドの重み付けに対応した期間（回数）だけ発光維持させる維持発光行程Ｉｃとを実施する。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ８のみで、消去行程Ｅを実行する。
【００１７】
先ず、上記一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、ＰＤＰ１０の行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に対して図３に示されるが如きリセットパルスＲＰｘ及びＲＰＹを同時に印加する。これらリセットパルスＲＰｘ及びＲＰＹの印加に応じて、ＰＤＰ１０中の全ての放電セルがリセット放電して、各放電セル内には一様に所定の壁電荷が形成される。これにより、全放電セルは上記発光セルに設定される。
【００１８】
次に、図３の画素データ書込行程Ｗｃでは、アドレスドライバ６が、各行毎の画素データパルス群ＤＰ１１−ｎ、ＤＰ２１−ｎ、ＤＰ３１−ｎ、・・・・、ＤＰ８１−ｎを図３に示されるように、順次列電極Ｄ１〜Ｄｍに印加して行く。つまり、アドレスドライバ６は、サブフィールドＳＦ１内では、上記変換画素データＨＤ１１−ｎｍ各々の第１ビット目に基づいて生成した第１行〜第ｎ行各々に対応した画素データパルス群ＤＰ１１−ｎを、図３に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行く。又、サブフィールドＳＦ２内では、上記変換画素データＨＤ１１−ｎｍ各々の第２ビット目に基づいて生成した画素データパルス群ＤＰ２１−ｎを、図３に示されるが如く１行分毎に順次列電極Ｄ１〜Ｄｍに印加して行くのである。この際、アドレスドライバ６は、変換画素データのビット論理が例えば論理レベル”１”である場合に限り高電圧の画素データパルスを発生して列電極Ｄに印加する。かかる各画素データパルス群ＤＰの印加タイミングと同一タイミングにて、第２サスティンドライバ８は、図３に示されるが如き走査パルスＳＰを発生してこれを行電極Ｙ１〜Ｙｎへと順次印加して行く。ここで、上記走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて発光セルの状態に初期化された放電セルは、非発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり発光セルの状態を維持する。
【００１９】
すなわち、画素データ書込行程Ｗｃの実行によれば、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが画素データに応じて択一的に設定され、いわゆる画素データの書き込みが為されるのである。
又、図３に示される維持発光行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図３に示されるように交互に維持パルスＩＰＸ及びＩＰＹを印加する。この際、上記画素データ書込行程Ｗｃによって壁電荷が残留したままとなっている放電セル、すなわち発光セルは、かかる維持パルスＩＰＸ及びＩＰＹが交互に印加されている期間中、放電発光を繰り返しその発光状態を維持する。その発光維持期間（回数）は、各サブフィールドの重み付けに対応して設定されている。
【００２０】
図４は、各サブフィールド毎の発光維持期間（回数）が記述されている発光駆動フォーマットを示す図である。
尚、図４の駆動モード（Ａ）は、例えば偶数フィールド（又は偶数フレーム）、駆動モード（Ｂ）は、奇数フィールド（又は奇数フレーム）での発光駆動時に用いる。
すなわち、偶数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード（Ａ）に示されるように、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
に設定されており、
奇数フィールドの表示期間中においては、各サブフィールドＳＦ１〜８毎の維持発光行程Ｉｃでの発光期間は、駆動モード（Ｂ）に示されるように、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
に設定されている。
【００２１】
この際、サブフィールドＳＦ１〜ＳＦ８各々での発光期間比は、非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）であり、これにより入力画素データＤの非線形特性（ガンマ特性）を補正するようにしている。
すなわち、各維持発光行程Ｉｃでは、その直前に実行された画素データ書込行程Ｗｃにて発光セルに設定された放電セルのみが、偶数フィールドの表示期間中は駆動モード（Ａ）、奇数フィールドの表示期間中は駆動モード（Ｂ）に示される発光期間に亘り発光するのである。
【００２２】
又、図３に示される消去行程Ｅでは、アドレスドライバ６が、消去パルスＡＰを発生してこれを列電極Ｄ１−ｍの各々に印加する。更に、第２サスティンドライバ８が、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。
【００２３】
すなわち、かかる消去行程Ｅの実行により、ＰＤＰ１０における全ての放電セルが非発光セルとなるのである。
図５は、図４に示されるが如き発光駆動フォーマットに基づいて実施される発光駆動の全パターンを示す図である。
図５に示されるように、サブフィールドＳＦ１〜ＳＦ８の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで、各放電セルに対して選択消去放電を実施する（黒丸にて示す）。すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での維持発光行程Ｉｃにおいて放電発光を促す（白丸にて示す）。よって、各放電セルは、図５の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在するサブフィールド各々での維持発光行程Ｉｃにおいて、図４に示されるが如き発光期間比にて発光を行うのである。
【００２４】
この際、図５に示されるように、各放電セルが発光セルから非発光セルへと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、非発光セルに設定した放電セルを再び発光セルに復帰させるような発光駆動パターンを禁止したのである。
よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図３及び図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下を抑えることが出来る。
【００２５】
又、１フィールド期間内において実施する選択消去放電は、図５の黒丸にて示されるように最高でも１回なので、その消費電力を抑えることが可能となるのである。更に、図５に示されるように、１フィールド期間内において、放電セルが発光状態にある期間（白丸にて示す）と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。
【００２６】
この際、図５に示される発光駆動パターンによると、
偶数フィールドの表示期間では、図中の発光輝度（Ａ）に示されるが如き、
｛０：３：１４：３４：６４：１０４：１５５：２１８：２５５｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為され、
奇数フィールドの表示期間では、図中の発光輝度（Ｂ）に示されるが如き、
｛０：１：７：２３：４７：８２：１２８：１８５：２５５｝
なる発光輝度比からなる９階調の輝度を表現し得る発光駆動が為される。
【００２７】
すなわち、各サブフィールドで実施すべき発光期間が互いに異なる２種類の９階調の発光駆動をフィールド（フレーム）毎に交互に実施するのである。かかる駆動によれば、視覚上における表示階調数は時間方向に積分すると９階調よりも増加する。従って、後述する多階調化処理によるディザ及び誤差拡散のパターンが目立ちにくくなりＳ／Ｎ感が向上する。
【００２８】
図６は、図２に示されるデータ変換回路３０の内部構成を示す図である。
図６に示されるように、データ変換回路３０は、ＡＢＬ回路３１、第１データ変換回路３２、多階調化処理回路３３及び第２データ変換回路３４で構成される。
ＡＢＬ（自動輝度制御）回路３１は、ＰＤＰ１０の画面上に表示される画像の平均輝度が所定の輝度範囲内に収まるように、Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素データＤに対して輝度レベルの調整を行い、この際得られた輝度調整画素データＤＢＬを第１データ変換回路３２に供給する。
【００２９】
かかる輝度レベルの調整は、上述の如くサブフィールドの発光回数の比を非線形に設定して逆ガンマ補正を行う前に行われる。つまり、ＡＢＬ回路３１は、画素データＤ（入力画素データ）に逆ガンマ補正を施して得られた逆ガンマ変換画素データの平均輝度に応じて、上記画素データＤの輝度レベルを自動調整する。これにより、輝度調整による表示品質の劣化を防止するのである。
【００３０】
図７は、かかるＡＢＬ回路３１の内部構成を示す図である。
図７において、レベル調整回路３１０は、後述する平均輝度検出回路３１１によって求められた平均輝度に応じて画素データＤのレベルを調整して得られた輝度調整画素データＤＢＬを出力する。データ変換回路３１２は、かかる輝度調整画素データＤＢＬを図８に示されるが如き非線形特性からなる逆ガンマ特性（Ｙ＝Ｘ２．２）に変換したものを逆ガンマ変換画素データＤｒとして平均輝度レベル検出回路３１１に供給する。すなわち、輝度調整画素データＤＢＬに逆ガンマ補正処理を施すことにより、ガンマ補正の解除された元の映像信号に対応した画素データ（逆ガンマ変換画素データＤｒ）を復元するのである。平均輝度検出回路３１１は、かかる逆ガンマ変換画素データＤｒの平均輝度を求め、これを上記レベル調整回路３１０に供給するのである。
【００３１】
更に、平均輝度検出回路３１１は、例えば図９に示されるが如き輝度モード１〜４の中から、上記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、この選択した輝度モードを示す輝度モード信号ＬＣを駆動制御回路２に供給する。尚、平均輝度検出回路３１１は、偶数フィールドに対する駆動表示を行う場合には図９の駆動モード（Ａ）、奇数フィールドに対する駆動表示を行う場合には図９の駆動モード（Ｂ）を用いて、上述した如き輝度モードの選択を行う。ここで、駆動制御回路２は、かかる図９に示されるが如き輝度モード信号ＬＣにしたがって、図４に示されるサブフィールドＳＦ１〜ＳＦ８各々の維持発光行程Ｉｃにおいて発光維持すべき期間（すなわち維持パルスＩＰの印加回数）を設定する。
【００３２】
この際、図４に示されている各サブフィールドでの発光期間は、輝度モード１が設定された際における発光期間を示すものであり、仮に輝度モード２が設定された場合には、
偶数フィールド時には、
ＳＦ１：６
ＳＦ２：２２
ＳＦ３：４０
ＳＦ４：６０
ＳＦ５：８０
ＳＦ６：１０２
ＳＦ７：１２６
ＳＦ８：７４
奇数フィールド時には、
ＳＦ１：２
ＳＦ２：１２
ＳＦ３：３２
ＳＦ４：４８
ＳＦ５：７０
ＳＦ６：９２
ＳＦ７：１１４
ＳＦ８：１４０
なる発光期間にて各サブフィールドでの発光駆動が実施される。
【００３３】
尚、かかる発光駆動においても、各サブフィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形（すなわち、逆ガンマ比率、Ｙ＝Ｘ２．２）に設定されており、これにより入力画素データＤの非線形特性（ガンマ特性）が補正される。
図６における第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）で２５６階調の輝度調整画素データＤＢＬを、８ビット（０〜１２８）の変換画素データＨＤｐに変換して多階調処理回路３３に供給する。
【００３４】
図１０は、 かかる第１データ変換回路３２の内部構成を示す図である。
図１０において、データ変換回路３２１は、上記輝度調整画素データＤＢＬを図１１に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＡに変換してこれをセレクタ３２２に供給する。データ変換回路３２３は、上記輝度調整画素データＤＢＬを図１２に示されるが如き変換特性に基づいて８ビット（０〜１２８）の変換画素データＢに変換してこれをセレクタ３２２に供給する。尚、具体的には、データ変換回路３２１及び３２３各々は、上記図１１及び図１２に示される変換特性に基づく図１３及び図１４に示されるが如き変換テーブルに従って、輝度調整画素データＤＢＬを変換画素データＡ及びＢに変換する。セレクタ３２２は、これら変換画素データＡ及びＢの内から、変換特性選択信号の論理レベルに応じた方を択一的に選択し、これを変換画素データＨＤｐとして出力する。かかる変換特性選択信号は、図２に示される駆動制御回路２から供給されるもので、入力画素データＤの垂直同期タイミングに応じて論理レベル”１”から”０”、又は”０”から”１”へと推移する信号である。ここで、図１１の変換特性と図４の駆動モード（Ｂ）、図１２の変換特性と図４の駆動モード（Ａ）は、対となっている。つまり、セレクタ３２２は、図４の駆動モード（Ａ）が設定されるフィールド（偶数フィールド）では、変換画素データＢを選択し、図４の駆動モード（Ｂ）が設定されるフィールド（奇数フィールド）では、変換画素データＡを選択し、これを変換画素データＨＤＰとして出力するのである。尚、上記変換特性は、入力画素データのビット数 、後述する多階調化による圧縮ビット数及び表示階調数に応じて設定される。このように、後述する多階調化処理回路３３の前段に第１データ変換回路３２を設けて、表示階調数、多階調化による圧縮ビット数に合わせた変換を施し、これにより輝度調整画素データＤＢＬを上位ビット群（多階調化画素データに対応）と下位ビット群（切り捨てられるデータ：誤差データ）をビット境界で切り分け、この信号に基づいて多階調化処理を行うようになっている。これにより、多階調化処理による輝度飽和の発生及び表示階調がビット境界にない場合に生じる表示特性の平坦部の発生（すなわち、階調歪みの発生）を防止する。
【００３５】
かかる図１０に示される構成により、第１データ変換回路３２は、上記ＡＢＬ回路３１から供給された８ビット（０〜２５５）の輝度調整画素データＤＢＬを、１フィールド（フレーム）毎にその変換特性（図１１、図１２）を切り換えつつ８ビット（０〜１２８）の変換画素データＨＤｐに変換して多階調化処理回路３３に供給する。
【００３６】
図１５は、かかる多階調処理回路３３の内部構成を示す図である。
図１５に示されるが如く、多階調処理回路３３は、誤差拡散処理回路３３０及びディザ処理回路３５０から構成される。
先ず、誤差拡散処理回路３３０におけるデータ分離回路３３１は、上記第１データ変換回路３２から供給された８ビットの変換画素データＨＤＰ中の下位２ビット分を誤差データ、上位６ビット分を表示データとして分離する。加算器３３２は、かかる誤差データとしての変換画素データＨＤＰ中の下位２ビット分と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算して得た加算値を遅延回路３３６に供給する。遅延回路３３６は、加算器３３２から供給された加算値を、画素データのクロック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ１として上記係数乗算器３３５及び遅延回路３３７に夫々供給する。係数乗算器３３５は、上記遅延加算信号ＡＤ１に所定係数値Ｋ１（例えば、”７／１６”）を乗算して得られた乗算結果を上記加算器３３２に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ１を更に（１水平走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを遅延加算信号ＡＤ２として遅延回路３３８に供給する。遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ３として係数乗算器３３９に供給する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ２を更に上記遅延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ４として係数乗算器３４０に供給する。更に、遅延回路３３８は、かかる遅延加算信号ＡＤ２を上記遅延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ５として係数乗算器３４１に供給する。係数乗算器３３９は、上記遅延加算信号ＡＤ３に所定係数値Ｋ２（例えば、”３／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４０は、上記遅延加算信号ＡＤ４に所定係数値Ｋ３（例えば、”５／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。係数乗算器３４１は、上記遅延加算信号ＡＤ５に所定係数値Ｋ４（例えば、”１／１６”）を乗算して得られた乗算結果を加算器３４２に供給する。加算器３４２は、上記係数乗算器３３９、３４０及び３４１各々から供給された乗算結果を加算して得られた加算信号を上記遅延回路３３４に供給する。遅延回路３３４は、かかる加算信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加算器３３２に供給する。加算器３３２は、上記誤差データ（変換画素データＨＤＰ中の下位２ビット分）と、遅延回路３３４からの遅延出力と、係数乗算器３３５の乗算出力とを加算し、この際、桁上げがない場合には論理レベル”０”、桁上げがある場合には論理レベル”１”のキャリアウト信号ＣＯを発生して加算器３３３に供給する。加算器３３３は、上記表示データ（変換画素データＨＤＰ中の上位６ビット分）に、上記キャリアウト信号ＣＯを加算したものを６ビットの誤差拡散処理画素データＥＤとして出力する。
【００３７】
以下に、かかる構成からなる誤差拡散処理回路３３０の動作について説明する。
例えば、図１６に示されるが如きＰＤＰ１０の画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤを求める場合、先ず、かかる画素Ｇ（ｊ，ｋ）の左横の画素Ｇ（ｊ，ｋ−１）、左斜め上の画素Ｇ（ｊ−１，ｋ−１）、真上の画素Ｇ（ｊ−１，ｋ）、及び右斜め上の画素Ｇ（ｊ−１，ｋ＋１）各々に対応した各誤差データ、すなわち、
画素Ｇ（ｊ，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ１
画素Ｇ（ｊ−１，ｋ＋１）に対応した誤差データ：遅延加算信号ＡＤ３
画素Ｇ（ｊ−１，ｋ）に対応した誤差データ：遅延加算信号ＡＤ４
画素Ｇ（ｊ−１，ｋ−１）に対応した誤差データ：遅延加算信号ＡＤ５
各々を、上述した如き所定の係数値Ｋ１〜Ｋ４をもって重み付け加算する。次に、この加算結果に、変換画素データＨＤＰの下位２ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した誤差データを加算し、この際得られた１ビット分のキャリアウト信号ＣＯを変換画素データＨＤＰ中の上位６ビット分、すなわち画素Ｇ（ｊ，ｋ）に対応した表示データに加算したものを誤差拡散処理画素データＥＤとする。
【００３８】
誤差拡散処理回路３３０は、かかる構成により、変換画素データＨＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして捉え、周辺画素｛Ｇ（ｊ，ｋ−１）、Ｇ（ｊ−１，ｋ＋１）、Ｇ（ｊ−１，ｋ）、Ｇ（ｊ−１，ｋ−１）｝各々での誤差データを重み付け加算したものを、上記表示データに反映させるようにしている。この動作により、原画素｛Ｇ（ｊ，ｋ）｝における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００３９】
尚、この誤差拡散の係数値が各画素に対して一定に加算されていると、誤差拡散パターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。そこで、後述するディザ係数の場合と同様に４つの画素各々に割り当てるべき誤差拡散の係数Ｋ１〜Ｋ４を１フィールド毎に変更するようにしても良い。
ディザ処理回路３５０は、かかる誤差拡散処理回路３３０から供給された誤差拡散処理画素データＥＤにディザ処理を施すことにより、６ビットの誤差拡散処理画素データＥＤと同等な輝度階調レベルを維持しつつもビット数を更に４ビットに減らした多階調化処理画素データＤＳを生成する。尚、かかるディザ処理では、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、表現出来る輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００４０】
しかしながら、ディザ係数ａ〜ｄなるディザパターンが各画素に対して一定に加算されていると、このディザパターンによるノイズが視覚的に確認される場合があり画質を損なってしまう。
そこで、ディザ処理回路３５０においては、４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更するようにしている。
【００４１】
図１７は、かかるディザ処理回路３５０の内部構成を示す図である。
図１７において、ディザ係数発生回路３５２は、互いに隣接する４つの画素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加算器３５１に供給する。
例えば、図１８に示されるように、第ｊ行に対応した画素Ｇ（ｊ，ｋ）及び画素Ｇ（ｊ，ｋ＋１）、第（ｊ＋１）行に対応した画素Ｇ（ｊ＋１，ｋ）及び画素Ｇ（ｊ＋１，ｋ＋１）なる４つの画素各々に対応した４つのディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３５２は、これら４つの画素各々に割り当てるべき上記ディザ係数ａ〜ｄを図１８に示されるように１フィールド毎に変更して行く。
【００４２】
すなわち、最初の第１フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｄ
次の第２フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｃ
次の第３フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｄ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｃ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ｂ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ａ
そして、第４フィールドにおいては、
画素Ｇ（ｊ，ｋ） ：ディザ係数ｃ
画素Ｇ（ｊ，ｋ＋１） ：ディザ係数ｄ
画素Ｇ（ｊ＋１，ｋ） ：ディザ係数ａ
画素Ｇ（ｊ＋１，ｋ＋１）：ディザ係数ｂ
の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返し発生し、これを加算器３５１に供給する。ディザ係数発生回路３５２は、上述した如き第１フィールド〜第４フィールドの動作を繰り返し実行する。すなわち、かかる第４フィールドでのディザ係数発生動作が終了したら、再び、上記第１フィールドの動作に戻って、前述した動作を繰り返すのである。加算器３５１は、上記誤差拡散処理回路３３０から供給されてくる上記画素Ｇ（ｊ，ｋ）、画素Ｇ（ｊ，ｋ＋１）、画素Ｇ（ｊ＋１，ｋ）、及び画素Ｇ（ｊ＋１，ｋ＋１）各々に対応した誤差拡散処理画素データＥＤ各々に、上述の如く各フィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加算し、この際得られたディザ加算画素データを上位ビット抽出回路３５３に供給する。
【００４３】
例えば、図１８に示される第１フィールドにおいては、
画素Ｇ（ｊ，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ａ、
画素Ｇ（ｊ，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｂ、
画素Ｇ（ｊ＋１，ｋ）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｃ、
画素Ｇ（ｊ＋１，ｋ＋１）に対応した誤差拡散処理画素データＥＤ＋ディザ係数ｄ
の各々をディザ加算画素データとして上位ビット抽出回路３５３に順次供給して行くのである。上位ビット抽出回路３５３は、かかるディザ加算画素データの上位４ビット分までを抽出し、これを多階調化画素データＤＳとして出力する。
【００４４】
このように、図１７に示されるディザ処理回路３５０は、４つの画素各々に対応させて割り当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変更して行くことにより、ディザパターンによる視覚的ノイズを低減させつつも視覚的に多階調化した４ビット（０〜７）の多階調化画素データＤＳを求め、これを第２データ変換回路３４に供給するのである。
【００４５】
第２データ変換回路３４は、かかる多階調化画素データＤＳを図１９に示されるが如き変換テーブルに従って図４のサブフィールドＳＦ１〜ＳＦ８各々に対応した第１〜第８ビットからなる変換画素データ（表示画素データ）ＨＤに変換する。尚、図１９において、変換画素データＨＤにおける第１〜第８ビットの内の論理レベル”１”のビットは、そのビットに対応したサブフィールドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放電を実施させることを示すものである（黒丸にて示す）。
【００４６】
かかる変換画素データＨＤは、図２に示されるように、メモリ４を介してアドレスドライバ６に供給される。この際、変換画素データＨＤの形態は、図１９に示されるが如き９パターンの内のいずれか１つとなる。アドレスドライバ６は、上記変換画素データＨＤ中の第１〜第８ビット各々をサブフィールドＳＦ１〜８各々に割り当て、そのビット論理が論理レベル”１”である場合に限り、該当するサブフィールドでの画素データ書込行程Ｗｃにおいて高電圧の画素データパルスを発生し、これをＰＤＰ１０の列電極Ｄに印加する。これにより、上記選択消去放電が生起されるのである。よって、各放電セルは、図１９の黒丸に示されるサブフィールドにおいて上記選択消去放電が為されるまでの間、発光セルとなり、その間に存在する連続したサブフィールド各々での維持発光行程Ｉｃにおいて、図４に示されるが如き発光期間比にて発光を行う。
【００４７】
これにより、偶数フィールド（フレーム）表示期間中は、図１９の発光輝度（Ａ）に示されるように、
｛０：３：１４：３４：６４：１０４：１５５：２１８：２５５｝
なる９階調の発光駆動が為され、
奇数フィールド（フレーム）表示期間中は、図１９の発光輝度（Ｂ）に示されるように、
｛０：１：７：２３：４７：８２：１２８：１８５：２５５｝
なる９階調の発光駆動が為されるのである。
【００４８】
上述の２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を図示すると図２０のようになる。
図２０において、−■−は駆動モード（Ａ）、−◆−は駆動モード（Ｂ）の場合各々での入力画素データＤと表示輝度レベルの関係を示す。この図から、１フィールド（フレーム）毎に駆動パターン、すなわち、各サブフィールドの維持発光行程Ｉｃにおける発光回数（維持パルスの数）を変更することにより、一方の駆動モードで表現される階調レベルの間に他方の駆動モードで表現される階調レベルが入るように設定されることがわかる。従って、時間方向の積分効果により、視覚上における表示階調数は９階調よりも増加し、階調表現力が向上する。
【００４９】
また、隣り合う階調レベルの間の値、例えば、駆動モード（Ａ）における発光輝度”３”と発光輝度”１４”の間の値（入力画素データＤの下位４ビット分に相当するレベル）は、上述の誤差拡散処理、ディザ処理等の多階調化処理により表現される。
尚、誤差拡散処理、ディザ処理等の多階調化処理を行う場合、元の表示階調数が少ないと、多階調化処理のパターンが目立ち、Ｓ／Ｎ感が劣化するが、上述のように発光駆動パターンを１フィールド（フレーム）毎に変更することにより、視覚上における表示階調数が増加するため多階調化処理のパターンが目立ちにくくなり、Ｓ／Ｎ感が向上する。
【００５０】
また、図２０から、各サブフィールドの維持発光行程Ｉｃにおける発光回数比を逆ガンマ比率に設定することにより、入力画素データＤが逆ガンマ補正されることがわかる。
以上のように、駆動モード（Ａ）及び駆動モード（Ｂ）の階調数は、上述した如く９階調であるものの、上述の如き１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合せにより、視覚上における階調表現は、２５６階調相当になる。
【００５１】
この際、図１９に示されるように、１フィールド期間内において放電セルが発光セルから非発光セルへと推移する回数は必ず１回以下となるようにしている。よって、画像表示に関与していないにも拘わらず強い発光を伴う上記一斉リセット動作を図４に示されるように１フィールド期間内において１回だけ実施しておけば良いので、コントラストの低下、及び消費電力を抑えることが出来る。
【００５２】
更に、図１９に示されるように、１フィールド期間内において、発光状態にある期間（白丸にて示す）と、非発光状態にある期間とが互いに反転する発光パターンは存在しないので、偽輪郭を防止することが出来る。
尚、上記実施例においては、画素データの書込方法として、１フィールドの先頭において予め各放電セルに壁電荷を形成させて全放電セルを発光セルに設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。
【００５３】
しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
図２１は、この選択書込アドレス法を採用した場合における発光駆動フォーマットを示す図である。
【００５４】
又、図２２は、かかる図２１に示される発光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに印加される各種駆動パルスの印加タイミングを示す図である。
更に、図２３は、かかる選択書込アドレス法を採用した場合に第２データ変換回路３４において用いられる変換テーブル、及び１フィールド期間内で実施される発光駆動の全パターンを示す図である。
【００５５】
図２２に示されるように、上記選択書込アドレス法を採用した場合には、先ず、先頭のサブフィールドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ１）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ１〜Ｘｎに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる（Ｒ２）。すなわち、図２２に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは非発光セルの状態に初期化されるのである。
【００５６】
画素データ書込行程Ｗｃでは、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択書込放電）が生じ、その放電セル内に選択的に壁電荷が形成される。かかる選択書込放電により、上記一斉リセット行程Ｒｃにて非発光セルの状態に初期化された放電セルは、発光セルに推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり非発光セルの状態を維持する。
【００５７】
すなわち、画素データ書込行程Ｗｃの実行により、後述する維持発光行程において発光状態が維持される発光セルと、消灯状態のままの非発光セルとが、画素データに応じて択一的に設定され、いわゆる各放電セルに対する画素データの書き込みが為されるのである。
ここで、かかる選択書込アドレス法による発光駆動を実施する場合には、図２３に示されるように、変換画素データＨＤにおける論理レベル”１”のビットに対応したサブフィールドＳＦにおいてのみ選択書込放電が実施される（黒丸にて示す）。この際、先頭のサブフィールドＳＦ８からこの選択書込放電が実施されるまでの間に存在するサブフィールドでは非発光状態が維持され、この選択書込放電が実施されたサブフィールドＳＦ（黒丸にて示す）及びそれ以降に存在するサブフィールドＳＦ（白丸にて示す）において発光状態が維持される。
【００５８】
以上の如く、図３〜図２３に示される駆動方法では、１フィールド期間内における先頭のサブフィールドにおいてのみで全ての放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化し、いずれか１のサブフィールドにおいてのみで、画素データに応じて各放電セルを非発光セル又は発光セルに設定する画素データ書込を行う。かかる駆動方法により、選択消去アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの先頭のサブフィールドから順に発光状態となり、一方、選択書込アドレス法の場合には、表示すべき輝度の増加につれて１フィールドの最後尾のサブフィールドから順に発光状態となる。この際、本発明においては、各サブフィールドでの発光期間（回数）が互いに異なる例えば図４に示される駆動モード（Ａ）及び駆動モード（Ｂ）に示されるが如き２系統の発光駆動を、１フィールド（フレーム）毎に交互に実施することにより、視覚上での輝度階調数を増加させているのである。
【００５９】
図２４は、上述の図３〜図２３に示される駆動方法の具体的な動作を示す図である。
例えば、入力画素データが”１７８”の場合、表示輝度は逆ガンマ補正により”１１６”程度となる。
すなわち、第１フィールド（奇数フィールド）では、図４（Ｂ）の駆動モード（Ｂ）、図１１の変換特性が選択され、多階調化処理により、例えば、
画素Ｇ（ｊ，ｋ）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”８２”、
画素Ｇ（ｊ，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”、
画素Ｇ（ｊ＋１，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”、
画素Ｇ（ｊ＋１，ｋ＋１）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１２８”となり、
上下、左右に隣合う４つの画素の平均輝度により、表示輝度”１１６”が表現される。
【００６０】
次に、第２フィールド（偶数フィールド）では、図４（Ａ）の駆動モード（Ａ）、図１２の変換特性が選択され、多階調処理により、例えば、
画素Ｇ（ｊ，ｋ）が６個のサブフィールドＳＦ１〜ＳＦ６が発光状態である表示輝度”１５５”、
画素Ｇ（ｊ，ｋ＋１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、
画素Ｇ（ｊ＋１，ｋ）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、
画素Ｇ（ｊ＋１，ｋ＋１）が５個のサブフィールドＳＦ１〜ＳＦ５が発光状態である表示輝度”１０４”、となり、
上下、左右に隣合う４つの画素の平均輝度により、表示輝度”１１６”が表現される。
【００６１】
そして、奇数フィールドである、第１、第３、第５、第７フィールドでは、図４（Ｂ）の駆動モード（Ｂ）、図１１の変換特性が選択されると共に、４つの画素に各々に割り当てられる誤差拡散又はディザの係数値を各フィールドで変更することにより、各画素の表示輝度が図２４に示されるように変化する。
同様に、偶数フィールドである第２、第４、第６、第８フィールドでは、図４（Ａ）の駆動モード（Ａ）、図１２の変換特性が選択されると共に、４つの画素各々に割り当てられる誤差拡散又はディザの係数値を各フィールドで変更することにより、各画素の表示輝度が図２４に示されるように変化する。
【００６２】
以上のような１フィールド（フレーム）毎に発光駆動パターンを変更する手法と多階調化処理との組合せにより、視覚上における階調表現能力の向上と表示品質の向上が図られる。
しかしながら、上述の如く互いに発光期間の異なる２種類の発光駆動をフィールド（フレーム）毎に交互に実施すると、１フィールド期間内での発光の重心位置が互いにずれている為、フリッカが生じる場合がある。
【００６３】
これは、図４に示されるように駆動モード（Ａ）と駆動モード（Ｂ）の各サブフィールドの維持発光行程における発光期間（発光回数）が異なる値に設定されていることに起因し、図４に示される駆動モード（Ａ）と駆動モード（Ｂ）の場合には、同一入力画素データＤに対し、常に、駆動モード（Ｂ）による発光の重心位置の方が駆動モード（Ａ）の場合よりも後側になる。
【００６４】
ここで、発光の重心位置は、１フィールド期間内で発光状態となるサブフィールドの画素データ書込行程の長さ、維持発光行程の長さ及び発光期間の重みに基づいて決定される。
図２５は、図２４の偶数フィールドと奇数フィールドにおける発光の重心位置のずれを模式的に示す図である。
【００６５】
例えば、図２４の偶数フィールド（駆動モード（Ａ））では、図２５の（Ａ）に示すように、複数画素の輝度が平均化されて視覚上、駆動モード（Ａ）におけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全期間とサブフィールドＳＦ６の維持発光行程の略１／４の期間が発光状態となり、発光の重心位置がＴ１となる。
【００６６】
また、図２４の奇数フィールド（駆動モード（Ｂ））では、図２５の（Ｂ）に示すように、複数画素の輝度が平均化されて視覚上、駆動モード（Ｂ）におけるサブフィールドＳＦ１〜ＳＦ５の維持発光行程の全期間とサブフィールドＳＦ６の維持発光行程の略３／４の期間が発光状態となり、発光の重心位置がＴ２となる。
【００６７】
このように、駆動モード（Ａ）の偶数フィールドと駆動モード（Ｂ）の奇数フィールド共に平均表示輝度は略同じであるが、発光の重心位置のズレによりフリッカが発生する。
図２６及び図２７各々は、このようなフリッカを防止すべく為された発光駆動フォーマットの一例を示す図である。
【００６８】
先ず、図２６に示される発光駆動フォーマットでは、駆動モード（Ａ）に示されている発光駆動の開始タイミングを、駆動モード（Ｂ）に示されている発光駆動の開始タイミングよりも所定期間ΔＴだけ遅らせるようにしたものである。これにより、両者の発光重心位置Ｔ１及びＴ２間のズレを少なくして、フリッカを低減させるのである。
【００６９】
ここで、フリッカは、表示輝度レベルが高い程目立つため、上述の所定期間ΔＴは、最大表示輝度レベル”２５５”で駆動モード（Ａ）における発光の重心位置Ｔ１と駆動モード（Ｂ）における発光の重心位置Ｔ２とが一致するように一定の値に設定されている。
尚、駆動モード（Ａ）における発光の重心位置Ｔ１と駆動モード（Ｂ）における発光の重心位置Ｔ２とのズレ量は、表示輝度レベルに応じて変化し、最大表示輝度レベルでズレ量は最大となり、表示輝度レベルが小さくなるに従ってズレ量が小さくなる。この表示輝度レベルによるズレ量の変化は小さく、また、フリッカは表示輝度レベルが低いと目立ちにくいため、上述の所定期間ΔＴを上述のように一定の値に設定してもフリッカの抑制の効果は十分ある。しかしながら、さらにフリッカを抑制するために発光の重心位置が常に一致するように、表示輝度レベルに応じて上述の所定期間ΔＴを変化させても良い。
【００７０】
一方、図２７に示される発光駆動フォーマットでは、駆動モード（Ａ）のサブフィールドＳＦ１〜ＳＦ４各々の画素データ書込行程Ｗｃの実行期間Ｔａを、駆動モード（Ｂ）の画素データ書込行程Ｗｃの実行期間Ｔｂに比して長くすることにより、発光重心位置Ｔ１及びＴ２間のズレを少なくして、フリッカを低減させている。例えば、駆動モード（Ａ）のサブフィールドＳＦ１〜ＳＦ４各々の画素データ書込行程ＷｃにおいてＰＤＰ１０の行電極に印加する走査パルスＳＰのパルス幅を広げることにより、実行期間Ｔａを実行期間Ｔｂよりも長くするのである。
【００７１】
尚、上記実施例においては、上記駆動モード（Ａ）及び駆動モード（Ｂ）に示されるが如き、互いに各サブフィールドでの発光期間が異なる２種類の発光駆動を１フィールド（フレーム）毎に交互に切り換えるようにしているが、ＰＤＰ１０の１行毎に切り換えて実施するようにしても良い。
図２８は、かかる点に鑑みて為された発光駆動フォーマットの一例を示す図である。
【００７２】
図２８において、画素データ書込行程ＷＡＣでは、ＰＤＰ１０の全ての行に対して選択消去放電が実施される。一方、画素データ書込行程Ｗ１Ｃでは、ＰＤＰ１０の偶数行に対してのみ選択消去放電が実施され、画素データ書込行程Ｗ２Ｃでは、奇数行に対してのみ選択消去放電が実施される。
すなわち、ＰＤＰ１０の第１〜第ｎ行各々に形成されている放電セルの内の偶数行の放電セルでは、図２８の駆動モード（Ａ）に基づき、
ＳＦ１：１
ＳＦ２：６
ＳＦ３：１６
ＳＦ４：２４
ＳＦ５：３５
ＳＦ６：４６
ＳＦ７：５７
ＳＦ８：７０
なる発光期間比にて各サブフィールドでの発光駆動が実施され、
奇数行の放電セルでは、図２８の駆動モード（Ｂ）に基づき、
ＳＦ１：３
ＳＦ２：１１
ＳＦ３：２０
ＳＦ４：３０
ＳＦ５：４０
ＳＦ６：５１
ＳＦ７：６３
ＳＦ８：３７
なる発光期間比にて各サブフィールドでの発光駆動が実施されるのである。
【００７３】
更に、これら図２８の駆動モード（Ａ）及び（Ｂ）に示されるが如き、各サブフィールドでの発光期間が互いに異なる２種類の発光駆動を、１フィールド（フレーム）毎、かつＰＤＰ１０の１行毎に交互に切り換えて実施するようにしても良い。
この際、図２８に示される画素データ書込行程Ｗ１Ｃでは、奇数フレームの表示期間中はＰＤＰ１０の偶数行の放電セルに対してのみ選択消去放電を実施し、偶数フレームの表示期間中は奇数行の放電セルに対してのみ選択消去放電を実施する。一方、画素データ書込行程Ｗ２Ｃでは、奇数フレームの表示期間中はＰＤＰ１０の奇数行の放電セルに対してのみ選択消去放電を実施し、偶数フレームの表示期間中は偶数行の放電セルに対してのみ選択消去放電を実施する。
【００７４】
図２９は、かかる駆動によって実施される発光駆動の形態を示す図である。図２９に示されるように、奇数フレームの表示期間中は、ＰＤＰ１０の偶数行の放電セルに対しては図２８の駆動モード(Ａ)、奇数行の放電セルに対しては図２８の駆動モード(Ｂ)に基づく発光駆動を実施する。又、偶数フレームの表示期間中は、ＰＤＰ１０の偶数行の放電セルに対しては図２８の駆動モード(Ｂ)、奇数行の放電セルに対しては図２８の駆動モード(Ａ)に基づく発光駆動を実施するのである。かかる駆動によれば、互いに発光期間の異なる駆動モード(Ａ)及び(Ｂ)の如き２種類の発光駆動をフィールド(フレーム)毎に交互に実施したことにより生じるフリッカを防止することが出来る。
【００７５】
尚、１フィールド（フレーム）毎又は行毎に変更する駆動モードは、上述した如き２種類に限定されるものではない。要するに、各サブフィールドでの発光期間が夫々異なる３種類以上の駆動モードを用意し、これらを１フィールド（フレーム）毎又は行毎に順次切り換えて発光駆動を実施して行けば良いのである。
又、上述した実施例においては、サブフィールドＳＦ１〜ＳＦ８の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択消去（書込）放電を生起させるようにしている。
【００７６】
しかしながら、放電セル内に残留する荷電粒子の量が少ないと、これら走査パルスＳＰと高電圧の画素データパルスとが同時に印加されても選択消去（書込）放電が正常に生起されず、放電セル内の壁電荷を正常に消去（形成）できない場合がある。この際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデータであっても、最高輝度に対応した発光が為されてしまい、画像品質を著しく低下させるという問題が生じる。例えば、画素データ書込法として選択消去アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００］
である場合には、図１９の黒丸にて示されるように、サブフィールドＳＦ２においてのみで選択消去放電が実施され、この際、放電セルは非発光セルに推移する。これにより、サブフィールドＳＦ１〜ＳＦ８の内のＳＦ１においてのみで維持発光が実施されるはずである。ところが、かかるサブフィールドＳＦ２での選択消去が失敗してかかる放電セル内に壁電荷が残留したままとなると、サブフィールドＳＦ１のみならず、それ以降のサブフィールドＳＦ２〜ＳＦ８においても維持発光が実施され、結果として最高輝度表示が為されてしまうのである。
【００７７】
そこで、図３０及び図３１に示されるが如き発光駆動パターンを採用することにより、このような誤った発光動作を防止する。尚、図３０は、選択消去アドレス法を採用した際の発光駆動フォーマット、図３１は、選択書込アドレス法を採用した際の発光駆動フォーマットを夫々示している。
図３０及び図３１に示されている”＊”は、論理レベル”１”又は”０”のいずれでも良いことを示し、三角印は、かかる”＊”が論理レベル”１”である場合に限り選択消去（書込）放電を行うことを示している。
【００７８】
要するに、初回の選択消去（書込）放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去（書込）放電を行うことにより、画素データの書込を確実にし、誤った発光動作を防止しているのである。
【００７９】
【発明の効果】
以上詳述した如く、本発明によるプラズマディスプレイパネルの駆動方法によれば、表示品質を向上させつつも階調表現力を向上させることができる。また、偽輪郭及び消費電力を抑制しつつもコントラストの向上を図ることができる。
【図面の簡単な説明】
【図１】６４階調の中間調表示を実施する為の従来の発光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図３】ＰＤＰ１０に印加される各種駆動パルスの印加タイミングの一例を示す図である。
【図４】本発明の駆動方法に基づく発光駆動フォーマットを示す図である。
【図５】図４に示される発光駆動フォーマットに基づいて実施される発光駆動のパターンの一例を示す図である。
【図６】データ変換回路３０の内部構成を示す図である。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す図である。
【図９】輝度モードと各サブフィールドにて実施される発光期間との対応関係を示す図である。
【図１０】第１データ変換回路３２の内部構成を示す図である。
【図１１】第１データ変換回路３２における第１の変換特性を示す図である。
【図１２】第１データ変換回路３２における第２の変換特性を示す図である。
【図１３】図１１及び図１２に示される変換特性に基づく変換テーブルを示す図である。
【図１４】図１１及び図１２に示される変換特性に基づく変換テーブルを示す図である。
【図１５】多階調処理回路３３の内部構成を示す図である。
【図１６】誤差拡散処理回路３３０の動作を説明する為の図である。
【図１７】ディザ処理回路３５０の内部構成を示す図である。
【図１８】ディザ処理回路３５０の動作を説明する為の図である。
【図１９】図４に示される発光駆動フォーマットに基づいて実施される発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２０】２種類の９階調の発光輝度（表示輝度レベル）と入力画素データＤとの関係を示す図である。
【図２１】選択書込アドレス法を採用した場合の発光駆動フォーマットを示す図である。
【図２２】選択書込アドレス法を採用した際にＰＤＰ１０に印加される各種駆動パルスの印加タイミングを示す図である。
【図２３】選択書込アドレス法を採用した場合における発光駆動の全パターン、及びこの発光駆動を実施する際に第２データ変換回路３４で用いられる変換テーブルの一例を示す図である。
【図２４】図３〜図２３に示される駆動方法の具体的な動作を示す図である。
【図２５】駆動モード（Ａ）及び（Ｂ）各々による発光駆動にて生じる発光重心位置のズレを説明する為の図である。
【図２６】駆動モード（Ａ）及び（Ｂ）各々による発光駆動にて生じる発光重心位置のズレに起因するフリッカを防止する発光駆動フォーマットの一例を示す図である。
【図２７】駆動モード（Ａ）及び（Ｂ）各々による発光駆動にて生じる発光重心位置のズレに起因するフリッカを防止する発光駆動フォーマットの他の一例を示す図である。
【図２８】駆動モード（Ａ）及び（Ｂ）を各行毎に、又は各行毎かつフィールド（フレーム）毎に切り換えて発光駆動を行う際に用いる発光駆動フォーマットを示す図である。
【図２９】駆動モード（Ａ）及び（Ｂ）を各行毎かつフィールド（フレーム）毎に切り換えて発光駆動を行った際の動作を説明する為の図である。
【図３０】選択消去アドレス法を採用した場合における発光駆動パターンの他の一例を示す図である。
【図３１】選択書込アドレス法を採用した場合における発光駆動パターンの他の一例を示
す図である。
【主要部分の符号の説明】
２ 駆動制御回路
６ アドレスドライバ
７ 第１サスティンドライバ
８ 第２サスティンドライバ
１０ ＰＤＰ
３０ データ変換回路
３１ ＡＢＬ回路
３２ 第１データ変換回路
３３ 多階調処理回路
３４ 第２データ変換回路
３３０ 誤差拡散処理回路
３５０ ディザ処理回路
Claims (17)
- 走査ライン毎に配列された複数の行電極と前記行電極に交叉して配列された複数の列電極との各交叉部に画素に対応した放電セルが形成されているプラズマディスプレイパネルを、映像信号における各フィールド表示期間を夫々に異なる発光回数が割り当てられているＮ個（２以上の整数）のサブフィールドに分割して階調駆動を行うプラズマディスプレイパネルの駆動方法であって、
前記Ｎ個のサブフィールドの各々において、前記放電セルを画素データに応じて非発光セル又は発光セルの一方に設定する画素データ書込行程と、前記発光セルに設定されている前記放電セルのみをそのサブフィールドに割り当てられている前記発光回数の分だけ繰り返し発光させる維持発光行程と、を実行し、
１の前記フィールド表示期間内においてｋ番目に（ｋ：１以上Ｎ未満の整数）発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１のフィールド表示期間に後続するフィールド表示期間内においてｋ番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であり且つ前記１のフィールド表示期間に後続するフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも小であると共に、前記１の前記フィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数が、前記１のフィールド表示期間に後続するフィールド表示期間内において（ｋ＋１）番目に発光回数の割り当てが小なるサブフィールドに割り当てられている発光回数よりも大であることを特徴とするプラズマディスプレイパネルの駆動方法。 - 各フィールドの表示期間における先頭部の前記サブフィールドにおいてのみで全ての前記放電セルを発光セル又は非発光セルのいずれか一方の状態に初期化するリセット行程を実行し、
前記サブフィールドの内のいずれか１の前記画素データ書込行程においてのみで前記放電セルを画素データに応じて非発光セル又は発光セルの一方に設定すべき電圧を有する画素データパルスを前記列電極に印加することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。 - 前記１のサブフィールドの直後に存在する前記サブフィールドでの前記画素データ書込行程において前記画素データパルスと同一電圧を有する第２の画素データパルスを前記列電極に印加することを特徴とする請求項２記載のプラズマディスプレイパネルの駆動方法。
- 各フィールドの表示期間における最後尾の前記サブフィールドにおいてのみで全ての前記放電セルを非発光セルの状態にする消去行程を設けたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記リセット行程では全ての前記放電セルを前記発光セルの状態に初期化し、
前記画素データ書込行程では前記画素データに応じて前記放電セルを選択的に消去放電せしめることにより前記放電セルを前記非発光セルに設定することを特徴とする請求項２又は３記載のプラズマディスプレイパネルの駆動方法。 - 前記リセット行程では全ての前記放電セルを前記非発光セルの状態に初期化し、
前記画素データ書込行程では前記画素データに応じて前記放電セルを選択的に書込放電せしめることにより前記放電セルを前記発光セルに設定することを特徴とする請求項２又は３記載のプラズマディスプレイパネルの駆動方法。 - 各フィールドの表示期間の先頭から連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々での前記維持発光行程においてのみで前記発光セルを発光せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１又は５記載のプラズマディスプレイパネルの駆動方法。
- 各フィールドの表示期間の最後尾から連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各々での前記維持発光行程においてのみで前記発光セルを発光せしめることによりＮ＋１階調駆動を行うことを特徴とする請求項１又は６記載のプラズマディスプレイパネルの駆動方法。
- 前記サブフィールド各々の前記維持発光行程での前記発光回数の比を非線形に設定することにより、入力画素データの非線形表示特性を補正することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記非線形表示特性は、ガンマ特性であることを特徴とする請求項９記載のプラズマディスプレイパネルの駆動方法。
- 前記画素データに多階調処理を施すことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記多階調化処理とは、誤差拡散処理及び／又はディザ処理であることを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
- 前記多階調化処理を施す前に前記入力画素データを変換して前記多階調化処理に必要な上位ビット群と下位ビット群をビット境界で分離することを特徴とする請求項１１記載のプラズマディスプレイパネルの駆動方法。
- 各フィールド内に配列された前記サブフィールド各々の内、低輝度発光を担うサブフィールドの数が高輝度発光を担うサブフィールドの数よりも多いことを特徴とする請求項７又は８記載のプラズマディスプレイパネルの駆動方法。
- 前記１のフィールド表示期間内における発光駆動の開始タイミングと、前記１のフィールド表示期間に後続するフィールド表示期間内での発光駆動開始タイミングとを互いに異ならせたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 前記１のフィールド表示期間内における各サブフィールドの前記画素データ書込行程の時間長と、前記１のフィールド表示期間に後続するフィールド表示期間内における各サブフィールドの前記画素データ書込行程の時間長とを互いに異ならせたことを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
- 画素を担う放電セルがマトリクス状に配列されたプラズマディスプレイパネルの各放電セルを映像信号に応じて夫々輝度レベルが異なる第１〜第Ｎ階調輝度レベル（Ｎは２以上の整数）各々の内のいずれか１の輝度レベルにて発光させるプラズマディスプレイパネルの駆動方法であって、
前記映像信号における各フィールド表示期間の内の１のフィールド表示期間内において前記放電セルを発光させる際の前記第１〜第Ｎ階調輝度レベル各々の内でｋ番目に（ｋ：１〜Ｎ）輝度レベルが低い第ｋ階調輝度レベルは、前記１のフィールド表示期間に後続するフィールド表示期間内において前記放電セルを発光させる際の第ｋ階調輝度レベルよりも大であり且つ（ｋ＋１）番目に輝度レベルが低い第（ｋ＋１）階調輝度レベルよりも小であると共に、前記１のフィールド表示期間内において前記放電セルを発光させる際の第（ｋ＋１）階調輝度レベルは、前記１のフィールド表示期間に後続するフィールド表示期間内において前記放電セルを発光させる際の第（ｋ＋１）階調輝度レベルよりも大であることを特徴とするプラズマディスプレイパネルの駆動方法。
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