JP2000276103A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
- Publication number
- JP2000276103A JP2000276103A JP11066680A JP6668099A JP2000276103A JP 2000276103 A JP2000276103 A JP 2000276103A JP 11066680 A JP11066680 A JP 11066680A JP 6668099 A JP6668099 A JP 6668099A JP 2000276103 A JP2000276103 A JP 2000276103A
- Authority
- JP
- Japan
- Prior art keywords
- discharge
- light emitting
- cells
- subfields
- pixel data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 コントラストの向上を図ることが出来るプラ
ズマディスプレイパネルの駆動方法を提供することを目
的とする。 【解決手段】 １フィールドの表示期間を複数のサブフ
ィールドに分割し、これらサブフィールドの内の連続配
置された少なくとも２つのサブフィールドからなるサブ
フィールド群の先頭のサブフィールドにおいてのみで全
ての放電セルを発光セル又は非発光セルのいずれか一方
の状態に初期化するリセット行程を実行し、サブフィー
ルド群内のいずれか１のサブフィールドにおいて走査ラ
イン毎に順次走査しつつ上記放電セル各々を画素データ
に応じて非発光セル又は発光セルのいずれか一方に選択
的に設定する画素データ書込行程を実行し、各サブフィ
ールドにおいて上記発光セルのみをそのサブフィールド
の重み付けに対応した発光回数だけ維持発光する維持発
光行程とを実行するにあたり、かかる維持発光行程を、
全ての発光セルを一斉に維持発光する一斉維持発光行程
と、発光セル各々を走査ライン毎に順次走査しつつ維持
発光する走査維持発光行程とから構成する。
ズマディスプレイパネルの駆動方法を提供することを目
的とする。 【解決手段】 １フィールドの表示期間を複数のサブフ
ィールドに分割し、これらサブフィールドの内の連続配
置された少なくとも２つのサブフィールドからなるサブ
フィールド群の先頭のサブフィールドにおいてのみで全
ての放電セルを発光セル又は非発光セルのいずれか一方
の状態に初期化するリセット行程を実行し、サブフィー
ルド群内のいずれか１のサブフィールドにおいて走査ラ
イン毎に順次走査しつつ上記放電セル各々を画素データ
に応じて非発光セル又は発光セルのいずれか一方に選択
的に設定する画素データ書込行程を実行し、各サブフィ
ールドにおいて上記発光セルのみをそのサブフィールド
の重み付けに対応した発光回数だけ維持発光する維持発
光行程とを実行するにあたり、かかる維持発光行程を、
全ての発光セルを一斉に維持発光する一斉維持発光行程
と、発光セル各々を走査ライン毎に順次走査しつつ維持
発光する走査維持発光行程とから構成する。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】かかるマトリクス表示方式のＰＤＰの一
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。
【０００３】この際、ＰＤＰは放電現象を利用している
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにより中間調の輝
度表示を実現させる為にサブフィールド法を用いる。サ
ブフィールド法では、１フィールドの表示期間をＮ個の
サブフィールドに分割し、各サブフィールド毎に、画素
データ(Ｎビット)の各ビット桁の重み付けに対応した期
間長を有する発光期間を夫々割り当てて発光駆動を行
う。
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにより中間調の輝
度表示を実現させる為にサブフィールド法を用いる。サ
ブフィールド法では、１フィールドの表示期間をＮ個の
サブフィールドに分割し、各サブフィールド毎に、画素
データ(Ｎビット)の各ビット桁の重み付けに対応した期
間長を有する発光期間を夫々割り当てて発光駆動を行
う。
【０００４】図１は、かかるサブフィールド法を用いて
中間調の輝度表示を行うプラズマディスプレイ装置の概
略構成を示す図である。図１において、駆動装置１００
は、入力されたビデオ信号を１画素毎に対応したディジ
タルの画素データに変換し、この画素データに対応した
画素データパルスをＰＤＰ１０の列電極Ｄ1〜Ｄmに印加
する。ＰＤＰ１０は、上記列電極Ｄ1〜Ｄm各々に交叉
し、且つＸ電極、Ｙ電極の一対にて１行を構成する行電
極Ｘ1〜Ｘ n及びＹ1〜Ｙnを備えている。これら列電極及
び行電極対各々は図示せぬ誘電体を挟んで形成されてお
り、１つの列電極及び行電極対が交差する部分に１つの
画素セルが形成される。
中間調の輝度表示を行うプラズマディスプレイ装置の概
略構成を示す図である。図１において、駆動装置１００
は、入力されたビデオ信号を１画素毎に対応したディジ
タルの画素データに変換し、この画素データに対応した
画素データパルスをＰＤＰ１０の列電極Ｄ1〜Ｄmに印加
する。ＰＤＰ１０は、上記列電極Ｄ1〜Ｄm各々に交叉
し、且つＸ電極、Ｙ電極の一対にて１行を構成する行電
極Ｘ1〜Ｘ n及びＹ1〜Ｙnを備えている。これら列電極及
び行電極対各々は図示せぬ誘電体を挟んで形成されてお
り、１つの列電極及び行電極対が交差する部分に１つの
画素セルが形成される。
【０００５】図２は、上記駆動装置１００による１フィ
ールド表示期間での駆動フォーマットを示す図である。
図２に示されるように、１フィールドの表示期間は、サ
ブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールド
に分割されており、各サブフィールドでは、一斉リセッ
ト行程Ｒｃ、画素データ書込行程Ｗｃ、維持発光行程Ｉ
ｃ、及び消去行程Ｅを夫々実行する。
ールド表示期間での駆動フォーマットを示す図である。
図２に示されるように、１フィールドの表示期間は、サ
ブフィールドＳＦ１〜ＳＦ４なる４つのサブフィールド
に分割されており、各サブフィールドでは、一斉リセッ
ト行程Ｒｃ、画素データ書込行程Ｗｃ、維持発光行程Ｉ
ｃ、及び消去行程Ｅを夫々実行する。
【０００６】図３は、これら各種行程を実施すべく、各
サブフィールド内において駆動装置１００が、ＰＤＰ１
０の列電極及び行電極対に印加する各種駆動パルスの印
加タイミングを示す図である。先ず、一斉リセット行程
Ｒｃにおいて、駆動装置１００は、図３に示されるが如
きリセットパルスＲＰx及びＲＰYを行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙn各々に同時に印加する。これらリセットパルス
ＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての
放電セルがリセット放電されて、各放電セル内には一様
に所定量の壁電荷が形成される。これにより、全ての放
電セルは一旦、発光セルに初期設定される。
サブフィールド内において駆動装置１００が、ＰＤＰ１
０の列電極及び行電極対に印加する各種駆動パルスの印
加タイミングを示す図である。先ず、一斉リセット行程
Ｒｃにおいて、駆動装置１００は、図３に示されるが如
きリセットパルスＲＰx及びＲＰYを行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙn各々に同時に印加する。これらリセットパルス
ＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０中の全ての
放電セルがリセット放電されて、各放電セル内には一様
に所定量の壁電荷が形成される。これにより、全ての放
電セルは一旦、発光セルに初期設定される。
【０００７】次に、画素データ書込行程Ｗｃにおいて、
駆動装置１００は、図３に示されるが如く、各行毎の画
素データパルス群ＤＰを順次列電極Ｄ1〜Ｄmに印加して
行く。例えば、サブフィールドＳＦ１では、ＰＤＰ１０
の全放電セル各々に対応した入力画素データ各々から第
１ビット目だけを抽出し、この第１ビット目の論理レベ
ルに応じた画素データパルス群ＤＰを、１行分毎に順次
列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳ
Ｆ２では、ＰＤＰ１０の全放電セル各々に対応した入力
画素データ各々から第２ビット目だけを抽出し、この第
２ビット目の論理レベルに応じた画素データパルス群Ｄ
Ｐを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くの
である。この際、駆動装置１００は、入力画素データの
論理レベルが例えば"１"である場合に限り高電圧の画素
データパルスを発生し、これを列電極Ｄに印加する。更
に、駆動装置１００は、かかる画素データパルス群ＤＰ
の印加タイミングと同一タイミングにて、図３に示され
るが如き走査パルスＳＰを発生しこれを行電極Ｙ1〜Ｙn
へと順次印加して行く。ここで、上記走査パルスＳＰが
印加された"行"と、高電圧の画素データパルスが印加さ
れた"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにより発光セルの状態に初期化され
た放電セルは、非発光セルに推移する。尚、上記高電圧
の画素データパルスが印加されなかった"列"に形成され
ている放電セルには放電が起こらず、上記一斉リセット
行程Ｒｃにて初期化された状態、つまり発光セルの状態
が維持される。
駆動装置１００は、図３に示されるが如く、各行毎の画
素データパルス群ＤＰを順次列電極Ｄ1〜Ｄmに印加して
行く。例えば、サブフィールドＳＦ１では、ＰＤＰ１０
の全放電セル各々に対応した入力画素データ各々から第
１ビット目だけを抽出し、この第１ビット目の論理レベ
ルに応じた画素データパルス群ＤＰを、１行分毎に順次
列電極Ｄ1〜Ｄmに印加して行く。又、サブフィールドＳ
Ｆ２では、ＰＤＰ１０の全放電セル各々に対応した入力
画素データ各々から第２ビット目だけを抽出し、この第
２ビット目の論理レベルに応じた画素データパルス群Ｄ
Ｐを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して行くの
である。この際、駆動装置１００は、入力画素データの
論理レベルが例えば"１"である場合に限り高電圧の画素
データパルスを発生し、これを列電極Ｄに印加する。更
に、駆動装置１００は、かかる画素データパルス群ＤＰ
の印加タイミングと同一タイミングにて、図３に示され
るが如き走査パルスＳＰを発生しこれを行電極Ｙ1〜Ｙn
へと順次印加して行く。ここで、上記走査パルスＳＰが
印加された"行"と、高電圧の画素データパルスが印加さ
れた"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにより発光セルの状態に初期化され
た放電セルは、非発光セルに推移する。尚、上記高電圧
の画素データパルスが印加されなかった"列"に形成され
ている放電セルには放電が起こらず、上記一斉リセット
行程Ｒｃにて初期化された状態、つまり発光セルの状態
が維持される。
【０００８】更に、かかる画素データ書込行程Ｗｃにお
いて、駆動装置１００は、各走査パルスＳＰを各行電極
Ｙに印加する直前に、図３に示されるが如きプライミン
グパルスＰＰを行電極Ｙ1〜Ｙnに印加する。かかるプラ
イミングパルスＰＰの印加に応じて各行毎にプライミン
グ放電が生じる。このプライミング放電により、上記一
斉リセット動作にて得られたものの時間経過と共に減少
してしまった荷電粒子がＰＤＰ１０の放電空間内に再形
成される。よって、荷電粒子が再形成された直後に走査
パルスＳＰが印加されることになるので、選択消去放電
が確実に生起されるようになり、画素データの書き込み
ミスが防止される。
いて、駆動装置１００は、各走査パルスＳＰを各行電極
Ｙに印加する直前に、図３に示されるが如きプライミン
グパルスＰＰを行電極Ｙ1〜Ｙnに印加する。かかるプラ
イミングパルスＰＰの印加に応じて各行毎にプライミン
グ放電が生じる。このプライミング放電により、上記一
斉リセット動作にて得られたものの時間経過と共に減少
してしまった荷電粒子がＰＤＰ１０の放電空間内に再形
成される。よって、荷電粒子が再形成された直後に走査
パルスＳＰが印加されることになるので、選択消去放電
が確実に生起されるようになり、画素データの書き込み
ミスが防止される。
【０００９】次に、維持発光行程Ｉｃにおいて、駆動装
置１００は、図３に示されるように維持パルスＩＰX及
びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に
印加する。この際、１サブフィールド内においてこれら
維持パルスＩＰX及びＩＰYを印加する回数(期間)は、各
サブフィールドの重み付けに対応して設定されている。
例えば、図２に示されるように、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ なる回数(期間)比にて維持パルスＩＰX及びＩＰYを印加
し続けるのである。
置１００は、図３に示されるように維持パルスＩＰX及
びＩＰYを行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに対して交互に
印加する。この際、１サブフィールド内においてこれら
維持パルスＩＰX及びＩＰYを印加する回数(期間)は、各
サブフィールドの重み付けに対応して設定されている。
例えば、図２に示されるように、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ なる回数(期間)比にて維持パルスＩＰX及びＩＰYを印加
し続けるのである。
【００１０】この際、上記画素データ書込行程Ｗｃによ
って壁電荷が残留したままとなっている放電セル、すな
わち発光セルのみが、かかる維持パルスＩＰX及びＩＰY
が交互に印加される度に放電発光し、その発光状態を維
持する。次に、消去行程Ｅにおいて、駆動装置１００
は、図３に示されるが如き消去パルスＥＰを行電極Ｘ1
〜Ｘnに印加することにより、全放電セルを一斉に消去
放電せしめ、各放電セル内に残留している壁電荷を消去
する。
って壁電荷が残留したままとなっている放電セル、すな
わち発光セルのみが、かかる維持パルスＩＰX及びＩＰY
が交互に印加される度に放電発光し、その発光状態を維
持する。次に、消去行程Ｅにおいて、駆動装置１００
は、図３に示されるが如き消去パルスＥＰを行電極Ｘ1
〜Ｘnに印加することにより、全放電セルを一斉に消去
放電せしめ、各放電セル内に残留している壁電荷を消去
する。
【００１１】かかるサブフィールド法を用いた駆動によ
り、例えば、放電セルを輝度"８"で発光させる場合に
は、サブフィールドＳＦ１〜ＳＦ４の内のＳＦ４のみで
発光を実施させ、又、輝度"７"で発光させる場合には、
サブフィールドＳ１〜ＳＦ３において発光を実施させる
のである。これにより、１６段階での中間調の輝度表現
が可能となる。
り、例えば、放電セルを輝度"８"で発光させる場合に
は、サブフィールドＳＦ１〜ＳＦ４の内のＳＦ４のみで
発光を実施させ、又、輝度"７"で発光させる場合には、
サブフィールドＳ１〜ＳＦ３において発光を実施させる
のである。これにより、１６段階での中間調の輝度表現
が可能となる。
【００１２】しかしながら、図３に示されるが如き駆動
方法では、画素データ書込を安定して実施させるべく、
走査パルスＳＰの印加直前にプライミング放電を生起さ
せている為、このプライミング放電に伴う発光現象によ
り画像のコントラストが低下してしまうという問題があ
った。
方法では、画素データ書込を安定して実施させるべく、
走査パルスＳＰの印加直前にプライミング放電を生起さ
せている為、このプライミング放電に伴う発光現象によ
り画像のコントラストが低下してしまうという問題があ
った。
【００１３】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、画像のコントラ
ストを向上させることが出来るプラズマディスプレイパ
ネルの駆動方法を提供することを目的とする。
を解決するためになされたものであり、画像のコントラ
ストを向上させることが出来るプラズマディスプレイパ
ネルの駆動方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の第１の特徴によ
るプラズマディスプレイパネルの駆動方法は、走査ライ
ン毎に配列された複数の行電極と前記行電極に交叉して
配列された複数の列電極との各交点にて１画素に対応し
た放電セルを形成しているプラズマディスプレイパネル
の駆動方法であって、１フィールドの表示期間を複数の
サブフィールドに分割し前記サブフィールドの内の連続
配置された少なくとも２つのサブフィールドをサブフィ
ールド群とし、前記サブフィールド群の先頭の前記サブ
フィールドにおいてのみで全ての前記放電セルを発光セ
ル又は非発光セルのいずれか一方の状態に初期化するリ
セット放電を生起せしめるリセット行程を実行し、前記
サブフィールド群内のサブフィールドの各々において前
記走査ライン毎に順次走査しつつ前記放電セル各々を画
素データに応じて前記非発光セル又は前記発光セルのい
ずれか一方に選択的に設定する放電を生起せしめる画素
データ書込行程を実行し、前記サブフィールド群内のサ
ブフィールドの各々において前記発光セルのみを前記サ
ブフィールドの重み付けに対応した発光回数だけ維持発
光放電せしめる維持発光行程を実行し、前記維持発光行
程は、全ての前記発光セルを一斉に維持発光放電せしめ
る一斉維持発光行程と、前記発光セル各々を前記走査ラ
イン毎に順次走査しつつ維持発光放電せしめる走査維持
発光行程と、からなることを特徴とする。
るプラズマディスプレイパネルの駆動方法は、走査ライ
ン毎に配列された複数の行電極と前記行電極に交叉して
配列された複数の列電極との各交点にて１画素に対応し
た放電セルを形成しているプラズマディスプレイパネル
の駆動方法であって、１フィールドの表示期間を複数の
サブフィールドに分割し前記サブフィールドの内の連続
配置された少なくとも２つのサブフィールドをサブフィ
ールド群とし、前記サブフィールド群の先頭の前記サブ
フィールドにおいてのみで全ての前記放電セルを発光セ
ル又は非発光セルのいずれか一方の状態に初期化するリ
セット放電を生起せしめるリセット行程を実行し、前記
サブフィールド群内のサブフィールドの各々において前
記走査ライン毎に順次走査しつつ前記放電セル各々を画
素データに応じて前記非発光セル又は前記発光セルのい
ずれか一方に選択的に設定する放電を生起せしめる画素
データ書込行程を実行し、前記サブフィールド群内のサ
ブフィールドの各々において前記発光セルのみを前記サ
ブフィールドの重み付けに対応した発光回数だけ維持発
光放電せしめる維持発光行程を実行し、前記維持発光行
程は、全ての前記発光セルを一斉に維持発光放電せしめ
る一斉維持発光行程と、前記発光セル各々を前記走査ラ
イン毎に順次走査しつつ維持発光放電せしめる走査維持
発光行程と、からなることを特徴とする。
【００１５】又、本発明の第２の特徴によるプラズマデ
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間をＮ個のサブフィール
ドに分割し、前記１フィールドの表示期間における先頭
の前記サブフィールドにおいてのみで全ての前記放電セ
ルを発光セル又は非発光セルのいずれか一方の状態に初
期化するリセット放電を生起せしめるリセット行程を実
行し、前記Ｎ個のサブフィールドの内のいずれか１のサ
ブフィールドにおいて前記走査ライン毎に順次走査しつ
つ前記放電セル各々を画素データに応じて前記非発光セ
ル又は前記発光セルのいずれか一方に選択的に設定する
放電を生起せしめる画素データ書込行程を実行し、前記
サブフィールドの各々において前記発光セルのみを前記
サブフィールドの重み付けに対応した発光回数だけ維持
発光放電せしめる維持発光行程を実行し、前記維持発光
行程は、全ての前記発光セルを一斉に維持発光放電せし
める一斉維持発光行程と、前記発光セル各々を前記走査
ライン毎に順次走査しつつ維持発光放電せしめる走査維
持発光行程と、からなることを特徴とする。
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間をＮ個のサブフィール
ドに分割し、前記１フィールドの表示期間における先頭
の前記サブフィールドにおいてのみで全ての前記放電セ
ルを発光セル又は非発光セルのいずれか一方の状態に初
期化するリセット放電を生起せしめるリセット行程を実
行し、前記Ｎ個のサブフィールドの内のいずれか１のサ
ブフィールドにおいて前記走査ライン毎に順次走査しつ
つ前記放電セル各々を画素データに応じて前記非発光セ
ル又は前記発光セルのいずれか一方に選択的に設定する
放電を生起せしめる画素データ書込行程を実行し、前記
サブフィールドの各々において前記発光セルのみを前記
サブフィールドの重み付けに対応した発光回数だけ維持
発光放電せしめる維持発光行程を実行し、前記維持発光
行程は、全ての前記発光セルを一斉に維持発光放電せし
める一斉維持発光行程と、前記発光セル各々を前記走査
ライン毎に順次走査しつつ維持発光放電せしめる走査維
持発光行程と、からなることを特徴とする。
【００１６】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図４は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を発光駆動するプラズマディスプレイ装置の概略構
成を示す図である。
しつつ説明する。図４は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を発光駆動するプラズマディスプレイ装置の概略構
成を示す図である。
【００１７】図４において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。
【００１８】データ変換回路３０は、かかる８ビットの
画素データＤを、８ビットの変換画素データ(表示画素
データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
画素データＤを、８ビットの変換画素データ(表示画素
データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
【００１９】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
【００２０】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図５は、図４に示される
プラズマディスプレイ装置における１フィールド表示期
間での発光駆動フォーマットを示す図である。尚、図５
に示される駆動モード(Ａ)は、偶数フィールドでの発光
駆動を実施する際に用いるものであり、駆動モード(Ｂ)
は、奇数フィールドでの発光駆動を実施する際に用いる
ものである。
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図５は、図４に示される
プラズマディスプレイ装置における１フィールド表示期
間での発光駆動フォーマットを示す図である。尚、図５
に示される駆動モード(Ａ)は、偶数フィールドでの発光
駆動を実施する際に用いるものであり、駆動モード(Ｂ)
は、奇数フィールドでの発光駆動を実施する際に用いる
ものである。
【００２１】又、図６は、かかる発光駆動フォーマット
に基づいて、上記アドレスドライバ６、第１サスティン
ドライバ７及び第２サスティンドライバ８各々がＰＤＰ
１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに
印加する各種駆動パルスの印加タイミングを示す図であ
る。図５及び図６に示される例では、１フィールドの表
示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割し
てＰＤＰ１０に対する駆動を行う。これらサブフィール
ドＳＦ１〜ＳＦ８各々では、ＰＤＰ１０の各放電セルに
対して画素データの書き込みを行って発光セル及び非発
光セルの設定を行う画素データ書込行程Ｗc(Ｗc1〜Ｗ
c8)と、上記発光セルのみを各サブフィールドの重み付
けに対応した回数だけ発光維持させる維持発光行程Ｉc
(Ｉc1〜Ｉc8)とを実施する。又、先頭のサブフィールド
ＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめ
る一斉リセット行程Ｒｃを実行し、最後尾のサブフィー
ルドＳＦ８のみで、全放電セル内に残存する壁電荷を一
斉に消去して、全ての放電セルを非発光セルの状態にす
る消去行程Ｅを実行する。
に基づいて、上記アドレスドライバ６、第１サスティン
ドライバ７及び第２サスティンドライバ８各々がＰＤＰ
１０の列電極Ｄ1〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに
印加する各種駆動パルスの印加タイミングを示す図であ
る。図５及び図６に示される例では、１フィールドの表
示期間を８個のサブフィールドＳＦ１〜ＳＦ８に分割し
てＰＤＰ１０に対する駆動を行う。これらサブフィール
ドＳＦ１〜ＳＦ８各々では、ＰＤＰ１０の各放電セルに
対して画素データの書き込みを行って発光セル及び非発
光セルの設定を行う画素データ書込行程Ｗc(Ｗc1〜Ｗ
c8)と、上記発光セルのみを各サブフィールドの重み付
けに対応した回数だけ発光維持させる維持発光行程Ｉc
(Ｉc1〜Ｉc8)とを実施する。又、先頭のサブフィールド
ＳＦ１のみで、ＰＤＰ１０の全放電セルを初期化せしめ
る一斉リセット行程Ｒｃを実行し、最後尾のサブフィー
ルドＳＦ８のみで、全放電セル内に残存する壁電荷を一
斉に消去して、全ての放電セルを非発光セルの状態にす
る消去行程Ｅを実行する。
【００２２】図６において、上記一斉リセット行程Ｒｃ
では、第１サスティンドライバ７及び第２サスティンド
ライバ８が、図に示されるが如きリセットパルスＲＰx
及びＲＰYをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn
各々に同時に印加する。これらリセットパルスＲＰx及
びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セ
ルがリセット放電して、各放電セル内には一様に所定量
の壁電荷が形成される。これにより、全放電セルは上記
発光セルに設定される。
では、第１サスティンドライバ７及び第２サスティンド
ライバ８が、図に示されるが如きリセットパルスＲＰx
及びＲＰYをＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn
各々に同時に印加する。これらリセットパルスＲＰx及
びＲＰYの印加に応じて、ＰＤＰ１０中の全ての放電セ
ルがリセット放電して、各放電セル内には一様に所定量
の壁電荷が形成される。これにより、全放電セルは上記
発光セルに設定される。
【００２３】又、各サブフィールドＳＦ１〜ＳＦ８各々
での画素データ書込行程Ｗc1〜Ｗc8では、アドレスドラ
イバ６が、各行毎の画素データパルス群ＤＰ１1〜ＤＰ
１n、ＤＰ２1〜ＤＰ２n、ＤＰ３1〜ＤＰ３n、・・・・、Ｄ
Ｐ８1〜ＤＰ８nを図に示されるように、順次列電極Ｄ1
〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１
の画素データ書込行程Ｗc1では、上記変換画素データＨ
Ｄ11-nm各々の第１ビット目に基づいて生成した第１行
〜第ｎ行各々に対応した画素データパルス群ＤＰ１ 1〜
ＤＰ１nを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して
行くのである。又、サブフィールドＳＦ２の画素データ
書込行程Ｗc2では、上記変換画素データＨＤ11 -nm各々
の第２ビット目に基づいて生成した画素データパルス群
ＤＰ２1〜ＤＰ２ nを、１行分毎に順次列電極Ｄ1〜Ｄmに
印加して行くのである。この際、アドレスドライバ６
は、変換画素データのビット論理が例えば論理レベル"
１"である場合に限り高電圧の画素データパルスを発生
して列電極Ｄに印加する。かかる各画素データパルス群
ＤＰの印加タイミングと同一タイミングにて、第２サス
ティンドライバ８は、図６に示されるが如き走査パルス
ＳＰを発生しこれを行電極Ｙ1〜Ｙnへと順次印加して行
く。ここで、上記走査パルスＳＰが印加された"行"と、
高電圧の画素データパルスが印加された"列"との交差部
の放電セルにのみ放電（選択消去放電）が生じ、その放
電セル内に残存していた壁電荷が選択的に消去される。
かかる選択消去放電により、上記一斉リセット行程Ｒｃ
にて発光セルの状態に初期化された放電セルは、非発光
セルに推移する。尚、上記高電圧の画素データパルスが
印加されなかった"列"に形成されている放電セルには放
電が生起されず、上記一斉リセット行程Ｒｃにて初期化
された状態、つまり発光セルの状態を維持する。
での画素データ書込行程Ｗc1〜Ｗc8では、アドレスドラ
イバ６が、各行毎の画素データパルス群ＤＰ１1〜ＤＰ
１n、ＤＰ２1〜ＤＰ２n、ＤＰ３1〜ＤＰ３n、・・・・、Ｄ
Ｐ８1〜ＤＰ８nを図に示されるように、順次列電極Ｄ1
〜Ｄmに印加して行く。例えば、サブフィールドＳＦ１
の画素データ書込行程Ｗc1では、上記変換画素データＨ
Ｄ11-nm各々の第１ビット目に基づいて生成した第１行
〜第ｎ行各々に対応した画素データパルス群ＤＰ１ 1〜
ＤＰ１nを、１行分毎に順次列電極Ｄ1〜Ｄmに印加して
行くのである。又、サブフィールドＳＦ２の画素データ
書込行程Ｗc2では、上記変換画素データＨＤ11 -nm各々
の第２ビット目に基づいて生成した画素データパルス群
ＤＰ２1〜ＤＰ２ nを、１行分毎に順次列電極Ｄ1〜Ｄmに
印加して行くのである。この際、アドレスドライバ６
は、変換画素データのビット論理が例えば論理レベル"
１"である場合に限り高電圧の画素データパルスを発生
して列電極Ｄに印加する。かかる各画素データパルス群
ＤＰの印加タイミングと同一タイミングにて、第２サス
ティンドライバ８は、図６に示されるが如き走査パルス
ＳＰを発生しこれを行電極Ｙ1〜Ｙnへと順次印加して行
く。ここで、上記走査パルスＳＰが印加された"行"と、
高電圧の画素データパルスが印加された"列"との交差部
の放電セルにのみ放電（選択消去放電）が生じ、その放
電セル内に残存していた壁電荷が選択的に消去される。
かかる選択消去放電により、上記一斉リセット行程Ｒｃ
にて発光セルの状態に初期化された放電セルは、非発光
セルに推移する。尚、上記高電圧の画素データパルスが
印加されなかった"列"に形成されている放電セルには放
電が生起されず、上記一斉リセット行程Ｒｃにて初期化
された状態、つまり発光セルの状態を維持する。
【００２４】かかる動作によれば、後述する維持発光行
程において発光状態が維持される発光セルと、消灯状態
のままの非発光セルとが画素データに応じて択一的に設
定され、いわゆる画素データの書き込みが為されるので
ある。尚、サブフィールドＳＦ１の画素データ書込行程
Ｗc1においては、上記走査パルスＳＰを各行電極Ｙに印
加する直前に、第２サスティンドライバ８が図６に示さ
れるが如きプライミングパルスＰＰを行電極Ｙに印加す
る。かかるプライミングパルスＰＰの印加に応じてプラ
イミング放電が生じ、これにより、荷電粒子がＰＤＰ１
０の放電空間内に再形成される。よって、この荷電粒子
が再形成された直後に走査パルスＳＰが印加されること
になるので、選択消去放電が確実に生起されるようにな
り、画素データの書き込みミスが防止される。
程において発光状態が維持される発光セルと、消灯状態
のままの非発光セルとが画素データに応じて択一的に設
定され、いわゆる画素データの書き込みが為されるので
ある。尚、サブフィールドＳＦ１の画素データ書込行程
Ｗc1においては、上記走査パルスＳＰを各行電極Ｙに印
加する直前に、第２サスティンドライバ８が図６に示さ
れるが如きプライミングパルスＰＰを行電極Ｙに印加す
る。かかるプライミングパルスＰＰの印加に応じてプラ
イミング放電が生じ、これにより、荷電粒子がＰＤＰ１
０の放電空間内に再形成される。よって、この荷電粒子
が再形成された直後に走査パルスＳＰが印加されること
になるので、選択消去放電が確実に生起されるようにな
り、画素データの書き込みミスが防止される。
【００２５】次に、各サブフィールドにおける維持発光
行程Ｉc1〜Ｉc8各々では、第１サスティンドライバ７及
び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ
1〜Ｙnに対して図６に示されるように交互に維持パルス
ＩＰX及びＩＰYを印加する。かかる維持パルスＩＰX及
びＩＰYが交互に印加される度に、壁電荷が残留したま
まとなっている放電セル(すなわち、直前に実施された
上記画素データ書込行程Ｗｃにおいて発光セルに設定さ
れた放電セル)は、発光を伴う維持放電を繰り返す。こ
の際、維持発光行程Ｉc1〜Ｉc8各々での維持放電による
発光回数は、各サブフィールドの重み付けに対応して設
定されている。
行程Ｉc1〜Ｉc8各々では、第１サスティンドライバ７及
び第２サスティンドライバ８が、行電極Ｘ1〜Ｘn及びＹ
1〜Ｙnに対して図６に示されるように交互に維持パルス
ＩＰX及びＩＰYを印加する。かかる維持パルスＩＰX及
びＩＰYが交互に印加される度に、壁電荷が残留したま
まとなっている放電セル(すなわち、直前に実施された
上記画素データ書込行程Ｗｃにおいて発光セルに設定さ
れた放電セル)は、発光を伴う維持放電を繰り返す。こ
の際、維持発光行程Ｉc1〜Ｉc8各々での維持放電による
発光回数は、各サブフィールドの重み付けに対応して設
定されている。
【００２６】例えば、図５に示される駆動モード(Ａ)に
よる発光駆動時には、 ＳＦ１(Ｉc1)：６ ＳＦ２(Ｉc2)：２２ ＳＦ３(Ｉc3)：４０ ＳＦ４(Ｉc4)：６０ ＳＦ５(Ｉc5)：８０ ＳＦ６(Ｉc6)：１０２ ＳＦ７(Ｉc7)：１２６ ＳＦ８(Ｉc8)：７４ であり、駆動モード(Ｂ)による発光駆動時には、 ＳＦ１(Ｉc1)：２ ＳＦ２(Ｉc2)：１２ ＳＦ３(Ｉc3)：３２ ＳＦ４(Ｉc4)：４８ ＳＦ５(Ｉc5)：７０ ＳＦ６(Ｉc6)：９２ ＳＦ７(Ｉc7)：１１４ ＳＦ８(Ｉc8)：１４０ となる。
よる発光駆動時には、 ＳＦ１(Ｉc1)：６ ＳＦ２(Ｉc2)：２２ ＳＦ３(Ｉc3)：４０ ＳＦ４(Ｉc4)：６０ ＳＦ５(Ｉc5)：８０ ＳＦ６(Ｉc6)：１０２ ＳＦ７(Ｉc7)：１２６ ＳＦ８(Ｉc8)：７４ であり、駆動モード(Ｂ)による発光駆動時には、 ＳＦ１(Ｉc1)：２ ＳＦ２(Ｉc2)：１２ ＳＦ３(Ｉc3)：３２ ＳＦ４(Ｉc4)：４８ ＳＦ５(Ｉc5)：７０ ＳＦ６(Ｉc6)：９２ ＳＦ７(Ｉc7)：１１４ ＳＦ８(Ｉc8)：１４０ となる。
【００２７】尚、各サブフィールドＳＦ１〜ＳＦ８各々
での発光期間比は、非線形（すなわち、逆ガンマ比率、
Ｙ＝Ｘ2.2）であり、これにより入力画素データＤの非
線形特性（ガンマ特性）を補正するようにしている。図
５に示されるように、最後尾のサブフィールドＳＦ８を
除く他のサブフィールドでの維持発光行程Ｉc1〜Ｉc7各
々は、一斉維持発光行程Ｉ1と、走査維持発光行程Ｉ2と
から構成されている。
での発光期間比は、非線形（すなわち、逆ガンマ比率、
Ｙ＝Ｘ2.2）であり、これにより入力画素データＤの非
線形特性（ガンマ特性）を補正するようにしている。図
５に示されるように、最後尾のサブフィールドＳＦ８を
除く他のサブフィールドでの維持発光行程Ｉc1〜Ｉc7各
々は、一斉維持発光行程Ｉ1と、走査維持発光行程Ｉ2と
から構成されている。
【００２８】一斉維持発光行程Ｉ1では、第１サスティ
ンドライバ７及び第２サスティンドライバ８が、上述し
た如き各サブフィールドＳＦ毎の放電発光回数よりも１
回分少ない回数だけ、図６に示されるが如き維持パルス
ＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙnに夫々印加する。一方、走査維持発光行程Ｉ2
では、第２サスティンドライバ８が、図５及び図６に示
されるように、次のサブフィールドの画素データ書込行
程Ｗｃにおける各走査パルスＳＰの印加直前に、１回分
の維持放電を促す維持パルスＩＰYFを印加する。つま
り、維持パルスＩＰYFとは、図７に示されるが如き総発
光回数分だけ印加される維持パルスＩＰYの内の最終の
維持パルスのことであり、これが、走査パルスＳＰと同
様に行電極Ｙ1〜Ｙnへと順次走査して印加されて、維持
発光行程Ｉc内での最後の１回分の維持放電を生起させ
るのである。
ンドライバ７及び第２サスティンドライバ８が、上述し
た如き各サブフィールドＳＦ毎の放電発光回数よりも１
回分少ない回数だけ、図６に示されるが如き維持パルス
ＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及び
Ｙ1〜Ｙnに夫々印加する。一方、走査維持発光行程Ｉ2
では、第２サスティンドライバ８が、図５及び図６に示
されるように、次のサブフィールドの画素データ書込行
程Ｗｃにおける各走査パルスＳＰの印加直前に、１回分
の維持放電を促す維持パルスＩＰYFを印加する。つま
り、維持パルスＩＰYFとは、図７に示されるが如き総発
光回数分だけ印加される維持パルスＩＰYの内の最終の
維持パルスのことであり、これが、走査パルスＳＰと同
様に行電極Ｙ1〜Ｙnへと順次走査して印加されて、維持
発光行程Ｉc内での最後の１回分の維持放電を生起させ
るのである。
【００２９】尚、維持パルスＩＰYFが行電極Ｙに印加さ
れると、荷電粒子がＰＤＰ１０の放電空間内に形成され
るので、その直後に走査パルスＳＰを印加すると選択消
去放電が確実に生起されるようになり、画素データの書
き込みミスが防止される。すなわち、各維持発光行程Ｉ
c内において最後の１回分の放電発光を生起させる維持
パルスＩＰYFは、前述した如きプライミングパルスＰＰ
の役目をも担うのである。
れると、荷電粒子がＰＤＰ１０の放電空間内に形成され
るので、その直後に走査パルスＳＰを印加すると選択消
去放電が確実に生起されるようになり、画素データの書
き込みミスが防止される。すなわち、各維持発光行程Ｉ
c内において最後の１回分の放電発光を生起させる維持
パルスＩＰYFは、前述した如きプライミングパルスＰＰ
の役目をも担うのである。
【００３０】ここで、サブフィールドＳＦ８における維
持発光行程Ｉc8では、第１サスティンドライバ７及び第
２サスティンドライバ８は、上述した如き各サブフィー
ルドＳＦ毎の放電発光回数の分だけ、図６に示されるが
如き維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電
極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。図７は、サブ
フィールドＳＦ１〜ＳＦ８各々における一斉維持発光行
程Ｉ1及び走査維持発光行程Ｉ2での発光回数、並びに維
持発光行程Ｉc内での総発光回数とその発光輝度比を示
す図である。尚、図７(Ａ)は、駆動モード(Ａ)、すなわ
ち偶数フィールドでの発光駆動を行う場合の発光回数、
図７(Ｂ)は、すなわち、奇数フィールドでの発光駆動を
行う場合の発光回数を示すものである。
持発光行程Ｉc8では、第１サスティンドライバ７及び第
２サスティンドライバ８は、上述した如き各サブフィー
ルドＳＦ毎の放電発光回数の分だけ、図６に示されるが
如き維持パルスＩＰX及びＩＰYを交互にかつ一斉に行電
極Ｘ1〜Ｘn及びＹ1〜Ｙnに夫々印加する。図７は、サブ
フィールドＳＦ１〜ＳＦ８各々における一斉維持発光行
程Ｉ1及び走査維持発光行程Ｉ2での発光回数、並びに維
持発光行程Ｉc内での総発光回数とその発光輝度比を示
す図である。尚、図７(Ａ)は、駆動モード(Ａ)、すなわ
ち偶数フィールドでの発光駆動を行う場合の発光回数、
図７(Ｂ)は、すなわち、奇数フィールドでの発光駆動を
行う場合の発光回数を示すものである。
【００３１】又、図５及び図６に示されるように、１フ
ィールド表示期間中の最後尾のサブフィールドＳＦ８に
おいてのみで消去行程Ｅが実行される。かかる消去行程
Ｅでは、アドレスドライバ６が図６に示されるような消
去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印
加する。更に、かかる消去パルスＡＰの印加タイミング
と同時に、第２サスティンドライバ８が消去パルスＥＰ
を発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これ
ら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１
０における全放電セル内において消去放電が生起され、
全ての放電セル内に残存している壁電荷が消滅する。
ィールド表示期間中の最後尾のサブフィールドＳＦ８に
おいてのみで消去行程Ｅが実行される。かかる消去行程
Ｅでは、アドレスドライバ６が図６に示されるような消
去パルスＡＰを発生してこれを列電極Ｄ1-mの各々に印
加する。更に、かかる消去パルスＡＰの印加タイミング
と同時に、第２サスティンドライバ８が消去パルスＥＰ
を発生してこれを行電極Ｙ1〜Ｙn各々に印加する。これ
ら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１
０における全放電セル内において消去放電が生起され、
全ての放電セル内に残存している壁電荷が消滅する。
【００３２】すなわち、かかる消去行程Ｅの実行によ
り、ＰＤＰ１０における全ての放電セルが非発光セルと
なるのである。図８は、図５及び図６に示される駆動に
より実施される発光駆動の全パターンを示す図である。
図８に示されるように、サブフィールドＳＦ１〜ＳＦ８
の内の１つのサブフィールドでの画素データ書込行程Ｗ
ｃにおいてのみで、各放電セルに対して選択消去放電を
実施する(黒丸にて示す)。すなわち、一斉リセット行程
Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成さ
れた壁電荷は、上記選択消去放電が実施されるまでの間
残留し、その間に存在するサブフィールドＳＦ各々での
維持発光行程Ｉｃにおいて放電発光を行うのである(白
丸にて示す)。よって、各放電セルは、図８の黒丸に示
されるサブフィールドにおいて上記選択消去放電が為さ
れるまでの間、発光セルとなり、その間に存在するサブ
フィールド各々での維持発光行程Ｉｃにおいて、図７に
示されるが如き放電発光回数の分だけ発光を行ってその
発光状態を維持するのである。
り、ＰＤＰ１０における全ての放電セルが非発光セルと
なるのである。図８は、図５及び図６に示される駆動に
より実施される発光駆動の全パターンを示す図である。
図８に示されるように、サブフィールドＳＦ１〜ＳＦ８
の内の１つのサブフィールドでの画素データ書込行程Ｗ
ｃにおいてのみで、各放電セルに対して選択消去放電を
実施する(黒丸にて示す)。すなわち、一斉リセット行程
Ｒｃの実行によってＰＤＰ１０の全放電セル内に形成さ
れた壁電荷は、上記選択消去放電が実施されるまでの間
残留し、その間に存在するサブフィールドＳＦ各々での
維持発光行程Ｉｃにおいて放電発光を行うのである(白
丸にて示す)。よって、各放電セルは、図８の黒丸に示
されるサブフィールドにおいて上記選択消去放電が為さ
れるまでの間、発光セルとなり、その間に存在するサブ
フィールド各々での維持発光行程Ｉｃにおいて、図７に
示されるが如き放電発光回数の分だけ発光を行ってその
発光状態を維持するのである。
【００３３】以上の如く、図８に示される発光駆動パタ
ーンにおいては、各放電セルが発光セルから非発光セル
へと推移する回数は、１フィールド期間内において必ず
１回以下となるようにしている。すなわち、１フィール
ド期間内において一旦、非発光セルに設定した放電セル
を再び発光セルに復帰させるような発光駆動パターンを
禁止したのである。よって、画像表示に関与していない
にも拘わらず強い発光を伴う上記一斉リセット動作を図
５及び図６に示されるように１フィールド期間内におい
て１回だけ実施しておけば良いので、コントラストの低
下を抑えることが出来る。又、１フィールド期間内にお
いて実施する選択消去放電は、図８の黒丸にて示される
ように最高でも１回なので、その消費電力を抑えること
が可能となる。又、図５に示されるように、１フィール
ド期間内において、放電セルが発光状態にある期間(白
丸にて示す)と、非発光状態にある期間とが互いに反転
する発光パターンは存在しないので、偽輪郭を防止する
ことが出来る。
ーンにおいては、各放電セルが発光セルから非発光セル
へと推移する回数は、１フィールド期間内において必ず
１回以下となるようにしている。すなわち、１フィール
ド期間内において一旦、非発光セルに設定した放電セル
を再び発光セルに復帰させるような発光駆動パターンを
禁止したのである。よって、画像表示に関与していない
にも拘わらず強い発光を伴う上記一斉リセット動作を図
５及び図６に示されるように１フィールド期間内におい
て１回だけ実施しておけば良いので、コントラストの低
下を抑えることが出来る。又、１フィールド期間内にお
いて実施する選択消去放電は、図８の黒丸にて示される
ように最高でも１回なので、その消費電力を抑えること
が可能となる。又、図５に示されるように、１フィール
ド期間内において、放電セルが発光状態にある期間(白
丸にて示す)と、非発光状態にある期間とが互いに反転
する発光パターンは存在しないので、偽輪郭を防止する
ことが出来る。
【００３４】更に、本発明においては、図５及び図６に
示されるように、維持発光行程Ｉc内での最後の１回分
の維持放電を生起させる維持パルス(ＩＰYF)を、走査パ
ルスＳＰと同様に走査して行電極Ｙ1〜Ｙnへと順次印加
することにより、各走査パルスＳＰの直前に維持放電を
生起せしめるようにしている。この際、かかる維持放電
は画素データに応じた発光を伴いつつも、各放電セル内
に荷電粒子を形成させるので、前述した如きプライミン
グ放電と同様な役目を為す。よって、画素データに関与
しない発光を伴うプライミング放電を必要とせずとも、
画素データの書込が確実に為されるようになるので、プ
ライミング放電を独立して実施するものに比して画像表
示時のコントラストを向上させることが出来るのであ
る。
示されるように、維持発光行程Ｉc内での最後の１回分
の維持放電を生起させる維持パルス(ＩＰYF)を、走査パ
ルスＳＰと同様に走査して行電極Ｙ1〜Ｙnへと順次印加
することにより、各走査パルスＳＰの直前に維持放電を
生起せしめるようにしている。この際、かかる維持放電
は画素データに応じた発光を伴いつつも、各放電セル内
に荷電粒子を形成させるので、前述した如きプライミン
グ放電と同様な役目を為す。よって、画素データに関与
しない発光を伴うプライミング放電を必要とせずとも、
画素データの書込が確実に為されるようになるので、プ
ライミング放電を独立して実施するものに比して画像表
示時のコントラストを向上させることが出来るのであ
る。
【００３５】ここで、図８に示される発光駆動パターン
によると、偶数フィールドの表示期間では、図中の発光
輝度(Ａ)に示されるが如き、 ｛0：3：14：34：64：104：155：218：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為され、奇数フィールドの表示期間では、図中の
発光輝度(Ｂ)に示されるが如き、 ｛0：1：7：23：47：82：128：185：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為される。
によると、偶数フィールドの表示期間では、図中の発光
輝度(Ａ)に示されるが如き、 ｛0：3：14：34：64：104：155：218：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為され、奇数フィールドの表示期間では、図中の
発光輝度(Ｂ)に示されるが如き、 ｛0：1：7：23：47：82：128：185：255｝ なる発光輝度比からなる９階調の輝度を表現し得る発光
駆動が為される。
【００３６】このように、各サブフィールドで実施すべ
き発光期間が互いに異なる２種類の９階調駆動をフィー
ルド(フレーム)毎に交互に実施することにより、視覚上
における表示階調数を、この９階調よりも増加させてい
るのである。更に、視覚上における表示階調数は時間方
向に積分すると９階調よりも増加する。従って、後述す
る多階調化処理によるディザ及び誤差拡散のパターンが
目立ちにくくなりＳ／Ｎ感が向上する。
き発光期間が互いに異なる２種類の９階調駆動をフィー
ルド(フレーム)毎に交互に実施することにより、視覚上
における表示階調数を、この９階調よりも増加させてい
るのである。更に、視覚上における表示階調数は時間方
向に積分すると９階調よりも増加する。従って、後述す
る多階調化処理によるディザ及び誤差拡散のパターンが
目立ちにくくなりＳ／Ｎ感が向上する。
【００３７】図９は、図４に示されるデータ変換回路３
０の内部構成を示す図である。図９に示されるように、
データ変換回路３０は、ＡＢＬ回路３１、第1データ変
換回路３２、多階調化処理回路３３及び第2データ変換
回路３４で構成される。図９において、ＡＢＬ(自動輝
度制御)回路３１は、ＰＤＰ１０の画面上に表示される
画像の平均輝度が所定の輝度範囲内に収まるように、Ａ
／Ｄ変換器１から順次供給されてくる各画素毎の画素デ
ータＤに対して輝度レベルの調整を行い、この際得られ
た輝度調整画素データＤBLを第１データ変換回路３２に
供給する。
０の内部構成を示す図である。図９に示されるように、
データ変換回路３０は、ＡＢＬ回路３１、第1データ変
換回路３２、多階調化処理回路３３及び第2データ変換
回路３４で構成される。図９において、ＡＢＬ(自動輝
度制御)回路３１は、ＰＤＰ１０の画面上に表示される
画像の平均輝度が所定の輝度範囲内に収まるように、Ａ
／Ｄ変換器１から順次供給されてくる各画素毎の画素デ
ータＤに対して輝度レベルの調整を行い、この際得られ
た輝度調整画素データＤBLを第１データ変換回路３２に
供給する。
【００３８】かかる輝度レベルの調整は、上述の如くサ
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。つまり、ＡＢＬ回路３１
は、画素データＤ（入力画素データ）に逆ガンマ補正を
施して得られた逆ガンマ変換画素データの平均輝度に応
じて、上記画素データＤの輝度レベルを自動調整する。
これにより、輝度調整による表示品質の劣化を防止する
のである。
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。つまり、ＡＢＬ回路３１
は、画素データＤ（入力画素データ）に逆ガンマ補正を
施して得られた逆ガンマ変換画素データの平均輝度に応
じて、上記画素データＤの輝度レベルを自動調整する。
これにより、輝度調整による表示品質の劣化を防止する
のである。
【００３９】図１０は、かかるＡＢＬ回路３１の内部構
成を示す図である。図１０において、レベル調整回路３
１０は、後述する平均輝度検出回路３１１によって求め
られた平均輝度に応じて画素データＤのレベルを調整し
て得られた輝度調整画素データＤBLを出力する。データ
変換回路３１２は、かかる輝度調整画素データＤBLを図
１１に示されるが如き非線形特性からなる逆ガンマ特性
(Y=X 2.2）に変換したものを逆ガンマ変換画素データＤ
ｒとして平均輝度レベル検出回路３１１に供給する。す
なわち、輝度調整画素データＤBLに逆ガンマ補正処理を
施すことにより、ガンマ補正の解除された元の映像信号
に対応した画素データ（逆ガンマ変換画素データＤｒ）
を復元するのである。平均輝度検出回路３１１は、かか
る逆ガンマ変換画素データＤｒの平均輝度を求め、これ
を上記レベル調整回路３１０に供給するのである。
成を示す図である。図１０において、レベル調整回路３
１０は、後述する平均輝度検出回路３１１によって求め
られた平均輝度に応じて画素データＤのレベルを調整し
て得られた輝度調整画素データＤBLを出力する。データ
変換回路３１２は、かかる輝度調整画素データＤBLを図
１１に示されるが如き非線形特性からなる逆ガンマ特性
(Y=X 2.2）に変換したものを逆ガンマ変換画素データＤ
ｒとして平均輝度レベル検出回路３１１に供給する。す
なわち、輝度調整画素データＤBLに逆ガンマ補正処理を
施すことにより、ガンマ補正の解除された元の映像信号
に対応した画素データ（逆ガンマ変換画素データＤｒ）
を復元するのである。平均輝度検出回路３１１は、かか
る逆ガンマ変換画素データＤｒの平均輝度を求め、これ
を上記レベル調整回路３１０に供給するのである。
【００４０】更に、平均輝度検出回路３１１は、例えば
図１２に示されるが如き輝度モード１〜４の中から、上
記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動
し得る輝度モードを選択し、この選択した輝度モードを
示す輝度モード信号ＬＣを駆動制御回路２に供給する。
尚、平均輝度検出回路３１１は、偶数フィールドに対す
る駆動表示を行う場合には図１２の駆動モード(Ａ)、奇
数フィールドに対する駆動表示を行う場合には図１２の
駆動モード(Ｂ)を用いて、上述した如き輝度モードの選
択を行う。ここで、駆動制御回路２は、かかる図１２に
示されるが如き輝度モード信号ＬＣにしたがって、図４
に示されるサブフィールドＳＦ１〜ＳＦ８各々の維持発
光行程Ｉc1〜Ｉc8において発光維持すべき期間、すなわ
ち維持パルスＩＰの印加回数を設定する。
図１２に示されるが如き輝度モード１〜４の中から、上
記平均輝度に応じた平均輝度にてＰＤＰ１０を発光駆動
し得る輝度モードを選択し、この選択した輝度モードを
示す輝度モード信号ＬＣを駆動制御回路２に供給する。
尚、平均輝度検出回路３１１は、偶数フィールドに対す
る駆動表示を行う場合には図１２の駆動モード(Ａ)、奇
数フィールドに対する駆動表示を行う場合には図１２の
駆動モード(Ｂ)を用いて、上述した如き輝度モードの選
択を行う。ここで、駆動制御回路２は、かかる図１２に
示されるが如き輝度モード信号ＬＣにしたがって、図４
に示されるサブフィールドＳＦ１〜ＳＦ８各々の維持発
光行程Ｉc1〜Ｉc8において発光維持すべき期間、すなわ
ち維持パルスＩＰの印加回数を設定する。
【００４１】この際、図７に示されている各サブフィー
ルドでの発光回数は、輝度モード１が設定された際にお
ける発光回数を示すものであり、仮に輝度モード２が設
定された場合には、偶数フィールド時には、 ＳＦ１：１２ ＳＦ２：４４ ＳＦ３：８０ ＳＦ４：１２０ ＳＦ５：１６０ ＳＦ６：２０４ ＳＦ７：２５２ ＳＦ８：１４８ 奇数フィールド時には、 ＳＦ１：４ ＳＦ２：２４ ＳＦ３：６４ ＳＦ４：９６ ＳＦ５：１４０ ＳＦ６：１８４ ＳＦ７：２２８ ＳＦ８：２８０ なる発光回数にて各サブフィールドでの発光駆動が実施
される。
ルドでの発光回数は、輝度モード１が設定された際にお
ける発光回数を示すものであり、仮に輝度モード２が設
定された場合には、偶数フィールド時には、 ＳＦ１：１２ ＳＦ２：４４ ＳＦ３：８０ ＳＦ４：１２０ ＳＦ５：１６０ ＳＦ６：２０４ ＳＦ７：２５２ ＳＦ８：１４８ 奇数フィールド時には、 ＳＦ１：４ ＳＦ２：２４ ＳＦ３：６４ ＳＦ４：９６ ＳＦ５：１４０ ＳＦ６：１８４ ＳＦ７：２２８ ＳＦ８：２８０ なる発光回数にて各サブフィールドでの発光駆動が実施
される。
【００４２】尚、かかる発光駆動においても、各サブフ
ィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形
(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されてお
り、これにより入力画素データＤの非線形特性（ガンマ
特性）が補正される。ここで、図９における第１データ
変換回路３２は、上記ＡＢＬ回路３１から供給された８
ビット（０〜２５５）で２５６階調の輝度調整画素デー
タＤBLを、８ビット（０〜１２８）の変換画素データＨ
Ｄpに変換して多階調化処理回路３３に供給する。
ィールドＳＦ１〜ＳＦ８各々での発光回数の比が非線形
(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されてお
り、これにより入力画素データＤの非線形特性（ガンマ
特性）が補正される。ここで、図９における第１データ
変換回路３２は、上記ＡＢＬ回路３１から供給された８
ビット（０〜２５５）で２５６階調の輝度調整画素デー
タＤBLを、８ビット（０〜１２８）の変換画素データＨ
Ｄpに変換して多階調化処理回路３３に供給する。
【００４３】図１３は、かかる第１データ変換回路３２
の内部構成を示す図である。図１３において、データ変
換回路３２１は、上記輝度調整画素データＤBLを図１４
に示されるが如き変換特性に基づいて８ビット（０〜１
２８）の変換画素データＡに変換してこれをセレクタ３
２２に供給する。データ変換回路３２３は、上記輝度調
整画素データＤBLを図１５に示されるが如き変換特性に
基づいて８ビット（０〜１２８）の変換画素データＢに
変換してこれをセレクタ３２２に供給する。尚、具体的
には、データ変換回路３２１及び３２３各々は、上記図
１４及び図１５に示される変換特性に基づく図１６及び
図１７に示されるが如き変換テーブルに従って、輝度調
整画素データＤBLを変換画素データＡ及びＢに変換す
る。セレクタ３２２は、これら変換画素データＡ及びＢ
の内から、変換特性選択信号の論理レベルに応じた方を
択一的に選択し、これを変換画素データＨＤpとして出
力する。かかる変換特性選択信号は、図４に示される駆
動制御回路２から供給されるもので、入力画素データＤ
の垂直同期タイミングに応じて論理レベル"１"から"
０"、又は"０"から"１"へと推移する信号である。ここ
で、図１４の変換特性と図５の駆動モード（Ｂ）、図１
５の変換特性と図５の駆動モード（Ａ）は、対となって
いる。つまり、セレクタ３２２は、図５の駆動モード
（Ａ）が設定されるフィールド（偶数フィールド）で
は、変換画素データＢを選択し、図５の駆動モード
（Ｂ）が設定されるフィールド（奇数フィールド）で
は、変換画素データＡを選択し、これを変換画素データ
ＨＤPとして出力するのである。尚、上記変換特性は、
入力画素データのビット数、及び後述する多階調化によ
る圧縮ビット数、並びに表示階調数に応じて設定され
る。このように、後述する多階調化処理回路３３の前段
に第１データ変換回路３２を設けて、表示階調数、多階
調化による圧縮ビット数に合わせた変換を施し、これに
より輝度調整画素データＤ BLを上位ビット群（多階調化
画素データに対応）と下位ビット群（切り捨てられるデ
ータ：誤差データ）をビット境界で切り分け、この信号
に基づいて多階調化処理を行うようになっている。これ
により、多階調化処理による輝度飽和の発生及び表示階
調がビット境界にない場合に生じる表示特性の平坦部の
発生（すなわち、階調歪みの発生）を防止する。
の内部構成を示す図である。図１３において、データ変
換回路３２１は、上記輝度調整画素データＤBLを図１４
に示されるが如き変換特性に基づいて８ビット（０〜１
２８）の変換画素データＡに変換してこれをセレクタ３
２２に供給する。データ変換回路３２３は、上記輝度調
整画素データＤBLを図１５に示されるが如き変換特性に
基づいて８ビット（０〜１２８）の変換画素データＢに
変換してこれをセレクタ３２２に供給する。尚、具体的
には、データ変換回路３２１及び３２３各々は、上記図
１４及び図１５に示される変換特性に基づく図１６及び
図１７に示されるが如き変換テーブルに従って、輝度調
整画素データＤBLを変換画素データＡ及びＢに変換す
る。セレクタ３２２は、これら変換画素データＡ及びＢ
の内から、変換特性選択信号の論理レベルに応じた方を
択一的に選択し、これを変換画素データＨＤpとして出
力する。かかる変換特性選択信号は、図４に示される駆
動制御回路２から供給されるもので、入力画素データＤ
の垂直同期タイミングに応じて論理レベル"１"から"
０"、又は"０"から"１"へと推移する信号である。ここ
で、図１４の変換特性と図５の駆動モード（Ｂ）、図１
５の変換特性と図５の駆動モード（Ａ）は、対となって
いる。つまり、セレクタ３２２は、図５の駆動モード
（Ａ）が設定されるフィールド（偶数フィールド）で
は、変換画素データＢを選択し、図５の駆動モード
（Ｂ）が設定されるフィールド（奇数フィールド）で
は、変換画素データＡを選択し、これを変換画素データ
ＨＤPとして出力するのである。尚、上記変換特性は、
入力画素データのビット数、及び後述する多階調化によ
る圧縮ビット数、並びに表示階調数に応じて設定され
る。このように、後述する多階調化処理回路３３の前段
に第１データ変換回路３２を設けて、表示階調数、多階
調化による圧縮ビット数に合わせた変換を施し、これに
より輝度調整画素データＤ BLを上位ビット群（多階調化
画素データに対応）と下位ビット群（切り捨てられるデ
ータ：誤差データ）をビット境界で切り分け、この信号
に基づいて多階調化処理を行うようになっている。これ
により、多階調化処理による輝度飽和の発生及び表示階
調がビット境界にない場合に生じる表示特性の平坦部の
発生（すなわち、階調歪みの発生）を防止する。
【００４４】図１３に示される構成により、第１データ
変換回路３２は、上記ＡＢＬ回路３１から供給された８
ビット（０〜２５５）の輝度調整画素データＤBLを、１
フィールド(フレーム)毎にその変換特性(図１４、図１
５)を切り換えつつ８ビット（０〜１２８）の変換画素
データＨＤpに変換して多階調化処理回路３３に供給す
る。
変換回路３２は、上記ＡＢＬ回路３１から供給された８
ビット（０〜２５５）の輝度調整画素データＤBLを、１
フィールド(フレーム)毎にその変換特性(図１４、図１
５)を切り換えつつ８ビット（０〜１２８）の変換画素
データＨＤpに変換して多階調化処理回路３３に供給す
る。
【００４５】図１８は、かかる多階調化処理回路３３の
内部構成を示す図である。図１８に示されるが如く、多
階調化処理回路３３は、誤差拡散処理回路３３０及びデ
ィザ処理回路３５０から構成される。先ず、誤差拡散処
理回路３３０におけるデータ分離回路３３１は、上記第
１データ変換回路３２から供給された８ビットの変換画
素データＨＤP中の下位２ビット分を誤差データ、上位
６ビット分を表示データとして分離する。加算器３３２
は、かかる誤差データとしての変換画素データＨＤP中
の下位２ビット分と、遅延回路３３４からの遅延出力
と、係数乗算器３３５の乗算出力とを加算して得た加算
値を遅延回路３３６に供給する。遅延回路３３６は、加
算器３３２から供給された加算値を、画素データのクロ
ック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、
これを遅延加算信号ＡＤ1として上記係数乗算器３３５
及び遅延回路３３７に夫々供給する。係数乗算器３３５
は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"
7/16")を乗算して得られた乗算結果を上記加算器３３２
に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ
1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時
間だけ遅延させたものを遅延加算信号ＡＤ2として遅延
回路３３８に供給する。遅延回路３３８は、かかる遅延
加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたも
のを遅延加算信号ＡＤ3として係数乗算器３３９に供給
する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ
2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させた
ものを遅延加算信号ＡＤ4として係数乗算器３４０に供
給する。更に、遅延回路３３８は、かかる遅延加算信号
ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させた
ものを遅延加算信号ＡＤ5として係数乗算器３４１に供
給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3
に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた
乗算結果を加算器３４２に供給する。係数乗算器３４０
は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"
5/16")を乗算して得られた乗算結果を加算器３４２に供
給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5
に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた
乗算結果を加算器３４２に供給する。加算器３４２は、
上記係数乗算器３３９、３４０及び３４１各々から供給
された乗算結果を加算して得られた加算信号を上記遅延
回路３３４に供給する。遅延回路３３４は、かかる加算
信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加
算器３３２に供給する。加算器３３２は、上記誤差デー
タ(変換画素データＨＤP中の下位２ビット分)と、遅延
回路３３４からの遅延出力と、係数乗算器３３５の乗算
出力とを加算し、この際、桁上げがない場合には論理レ
ベル"０"、桁上げがある場合には論理レベル"1"のキャ
リアウト信号ＣOを発生して加算器３３３に供給する。
加算器３３３は、上記表示データ(変換画素データＨＤP
中の上位６ビット分)に、上記キャリアウト信号ＣOを加
算したものを６ビットの誤差拡散処理画素データＥＤと
して出力する。
内部構成を示す図である。図１８に示されるが如く、多
階調化処理回路３３は、誤差拡散処理回路３３０及びデ
ィザ処理回路３５０から構成される。先ず、誤差拡散処
理回路３３０におけるデータ分離回路３３１は、上記第
１データ変換回路３２から供給された８ビットの変換画
素データＨＤP中の下位２ビット分を誤差データ、上位
６ビット分を表示データとして分離する。加算器３３２
は、かかる誤差データとしての変換画素データＨＤP中
の下位２ビット分と、遅延回路３３４からの遅延出力
と、係数乗算器３３５の乗算出力とを加算して得た加算
値を遅延回路３３６に供給する。遅延回路３３６は、加
算器３３２から供給された加算値を、画素データのクロ
ック周期と同一の時間を有する遅延時間Ｄだけ遅らせ、
これを遅延加算信号ＡＤ1として上記係数乗算器３３５
及び遅延回路３３７に夫々供給する。係数乗算器３３５
は、上記遅延加算信号ＡＤ1に所定係数値Ｋ1(例えば、"
7/16")を乗算して得られた乗算結果を上記加算器３３２
に供給する。遅延回路３３７は、上記遅延加算信号ＡＤ
1を更に(１水平走査期間−上記遅延時間Ｄ×４）なる時
間だけ遅延させたものを遅延加算信号ＡＤ2として遅延
回路３３８に供給する。遅延回路３３８は、かかる遅延
加算信号ＡＤ2を更に上記遅延時間Ｄだけ遅延させたも
のを遅延加算信号ＡＤ3として係数乗算器３３９に供給
する。又、遅延回路３３８は、かかる遅延加算信号ＡＤ
2を更に上記遅延時間Ｄ×２なる時間分だけ遅延させた
ものを遅延加算信号ＡＤ4として係数乗算器３４０に供
給する。更に、遅延回路３３８は、かかる遅延加算信号
ＡＤ2を上記遅延時間Ｄ×３なる時間分だけ遅延させた
ものを遅延加算信号ＡＤ5として係数乗算器３４１に供
給する。係数乗算器３３９は、上記遅延加算信号ＡＤ3
に所定係数値Ｋ2(例えば、"3/16")を乗算して得られた
乗算結果を加算器３４２に供給する。係数乗算器３４０
は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例えば、"
5/16")を乗算して得られた乗算結果を加算器３４２に供
給する。係数乗算器３４１は、上記遅延加算信号ＡＤ5
に所定係数値Ｋ4(例えば、"1/16")を乗算して得られた
乗算結果を加算器３４２に供給する。加算器３４２は、
上記係数乗算器３３９、３４０及び３４１各々から供給
された乗算結果を加算して得られた加算信号を上記遅延
回路３３４に供給する。遅延回路３３４は、かかる加算
信号を上記遅延時間Ｄなる時間分だけ遅延させて上記加
算器３３２に供給する。加算器３３２は、上記誤差デー
タ(変換画素データＨＤP中の下位２ビット分)と、遅延
回路３３４からの遅延出力と、係数乗算器３３５の乗算
出力とを加算し、この際、桁上げがない場合には論理レ
ベル"０"、桁上げがある場合には論理レベル"1"のキャ
リアウト信号ＣOを発生して加算器３３３に供給する。
加算器３３３は、上記表示データ(変換画素データＨＤP
中の上位６ビット分)に、上記キャリアウト信号ＣOを加
算したものを６ビットの誤差拡散処理画素データＥＤと
して出力する。
【００４６】以下に、かかる構成からなる誤差拡散処理
回路３３０の動作について説明する。例えば、図１９に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
回路３３０の動作について説明する。例えば、図１９に
示されるが如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤
差拡散処理画素データＥＤを求める場合、先ず、かかる
画素Ｇ(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ
(j-1,k-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素
Ｇ(j-1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００４７】誤差拡散処理回路３３０は、かかる構成に
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
【００４８】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤSを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤSを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。
【００４９】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００５０】図２０は、かかるディザ処理回路３５０の
内部構成を示す図である。図２０において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図２１に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(j+1)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+
1)なる４つの画素各々に対応した４つのディザ係数ａ、
ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３
５２は、これら４つの画素各々に割り当てるべき上記デ
ィザ係数ａ〜ｄを図２１に示されるように１フィールド
毎に変更して行く。
内部構成を示す図である。図２０において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図２１に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(j+1)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+
1)なる４つの画素各々に対応した４つのディザ係数ａ、
ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３
５２は、これら４つの画素各々に割り当てるべき上記デ
ィザ係数ａ〜ｄを図２１に示されるように１フィールド
毎に変更して行く。
【００５１】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。
【００５２】例えば、図２１に示される第１フィールド
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。上位ビット抽出
回路３５３は、かかるディザ加算画素データの上位４ビ
ット分までを抽出し、これを多階調化画素データＤSと
して出力する。
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。上位ビット抽出
回路３５３は、かかるディザ加算画素データの上位４ビ
ット分までを抽出し、これを多階調化画素データＤSと
して出力する。
【００５３】このように、図２０に示されるディザ処理
回路３５０は、４つの画素各々に対応させて割り当てる
べき上記ディザ係数ａ〜ｄを１フィールド毎に変更して
行くことにより、ディザパターンによる視覚的ノイズを
低減させつつも視覚的に多階調化した４ビット(０〜７)
の多階調化画素データＤSを求め、これを第２データ変
換回路３４に供給するのである。
回路３５０は、４つの画素各々に対応させて割り当てる
べき上記ディザ係数ａ〜ｄを１フィールド毎に変更して
行くことにより、ディザパターンによる視覚的ノイズを
低減させつつも視覚的に多階調化した４ビット(０〜７)
の多階調化画素データＤSを求め、これを第２データ変
換回路３４に供給するのである。
【００５４】第２データ変換回路３４は、かかる多階調
化画素データＤSを図２２に示されるが如き変換テーブ
ルに従ってサブフィールドＳＦ１〜ＳＦ８各々に対応し
た第１〜第８ビットからなる変換画素データ(表示画素
データ)ＨＤに変換する。尚、図２２において、変換画
素データＨＤにおける第１〜第８ビットの内の論理レベ
ル"１"のビットは、そのビットに対応したサブフィール
ドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放
電を実施させることを示すものである(黒丸にて示す)。
化画素データＤSを図２２に示されるが如き変換テーブ
ルに従ってサブフィールドＳＦ１〜ＳＦ８各々に対応し
た第１〜第８ビットからなる変換画素データ(表示画素
データ)ＨＤに変換する。尚、図２２において、変換画
素データＨＤにおける第１〜第８ビットの内の論理レベ
ル"１"のビットは、そのビットに対応したサブフィール
ドＳＦでの画素データ書込行程Ｗｃにおいて選択消去放
電を実施させることを示すものである(黒丸にて示す)。
【００５５】かかる変換画素データＨＤは、図４に示さ
れるように、メモリ４を介してアドレスドライバ６に供
給される。この際、変換画素データＨＤの形態は、図２
２に示されるが如き９パターンの内のいずれか１つとな
る。アドレスドライバ６は、上記変換画素データＨＤ中
の第１〜第８ビット各々をサブフィールドＳＦ１〜８各
々に割り当て、そのビット論理が論理レベル"１"である
場合に限り、該当するサブフィールドでの画素データ書
込行程Ｗｃにおいて高電圧の画素データパルスを発生
し、これをＰＤＰ１０の列電極Ｄに印加する。これによ
り、上記選択消去放電が生起されるのである。よって、
各放電セルは、図２２の黒丸に示されるサブフィールド
において上記選択消去放電が為されるまでの間、発光セ
ルとなり、その間に存在する連続したサブフィールド各
々での維持発光行程Ｉｃにおいて、図７に示されるが如
き放電発光回数の分だけ発光を行う。
れるように、メモリ４を介してアドレスドライバ６に供
給される。この際、変換画素データＨＤの形態は、図２
２に示されるが如き９パターンの内のいずれか１つとな
る。アドレスドライバ６は、上記変換画素データＨＤ中
の第１〜第８ビット各々をサブフィールドＳＦ１〜８各
々に割り当て、そのビット論理が論理レベル"１"である
場合に限り、該当するサブフィールドでの画素データ書
込行程Ｗｃにおいて高電圧の画素データパルスを発生
し、これをＰＤＰ１０の列電極Ｄに印加する。これによ
り、上記選択消去放電が生起されるのである。よって、
各放電セルは、図２２の黒丸に示されるサブフィールド
において上記選択消去放電が為されるまでの間、発光セ
ルとなり、その間に存在する連続したサブフィールド各
々での維持発光行程Ｉｃにおいて、図７に示されるが如
き放電発光回数の分だけ発光を行う。
【００５６】これにより、偶数フィールド(フレーム)表
示期間中は、図２２の発光輝度(Ａ)に示されるように、 ｛0：3：14：34：64：104：155：218：255｝ なる９階調の発光駆動が為され、奇数フィールド(フレ
ーム)表示期間中は、図２２の発光輝度(Ｂ)に示される
ように、 ｛0：1：7：23：47：82：128：185：255｝ なる９階調の発光駆動が為されるのである。
示期間中は、図２２の発光輝度(Ａ)に示されるように、 ｛0：3：14：34：64：104：155：218：255｝ なる９階調の発光駆動が為され、奇数フィールド(フレ
ーム)表示期間中は、図２２の発光輝度(Ｂ)に示される
ように、 ｛0：1：7：23：47：82：128：185：255｝ なる９階調の発光駆動が為されるのである。
【００５７】上述の２種類の９階調の発光輝度（表示輝
度レベル）と入力画素データＤとの関係を図示すると図
２３のようになる。図において、−■−は駆動モード
（Ａ）、−◆−は駆動モード（Ｂ）の場合の入力画素デ
ータＤと表示輝度レベルの関係を示す。この図から、１
フィールド（フレーム）毎に駆動パターン、すなわち、
各サブフィールドの維持発光行程Ｉcにおける発光回数
（維持パルスの数）を変更することにより、一方の駆動
モードで表現される階調レベルの間に他方の駆動モード
で表現される階調レベルが入るように設定されることが
わかる。従って、時間方向の積分効果により、視覚上に
おける表示階調数は９階調よりも増加し、階調表現力が
向上する。
度レベル）と入力画素データＤとの関係を図示すると図
２３のようになる。図において、−■−は駆動モード
（Ａ）、−◆−は駆動モード（Ｂ）の場合の入力画素デ
ータＤと表示輝度レベルの関係を示す。この図から、１
フィールド（フレーム）毎に駆動パターン、すなわち、
各サブフィールドの維持発光行程Ｉcにおける発光回数
（維持パルスの数）を変更することにより、一方の駆動
モードで表現される階調レベルの間に他方の駆動モード
で表現される階調レベルが入るように設定されることが
わかる。従って、時間方向の積分効果により、視覚上に
おける表示階調数は９階調よりも増加し、階調表現力が
向上する。
【００５８】また、隣り合う階調レベルの間の値、例え
ば、駆動モード（Ａ）における発光輝度"３”と発光輝
度"１４”の間の値（入力画素データＤの下位４ビット
分に相当するレベル）は、上述の誤差拡散、ディザ等の
多階調化処理により表現される。尚、誤差拡散、ディザ
等の多階調化処理を行う際に、元の表示階調数が少ない
と、多階調化処理のパターンが目立ち、Ｓ／Ｎ感が劣化
するが、上述のように発光駆動パターンを１フィールド
（フレーム）毎に変更することにより、視覚上における
表示階調数が増加するため多階調化処理のパターンが目
立ちにくくなり、Ｓ／Ｎ感が向上する。又、図２３から
各サブフィールドの維持発光行程Ｉcにおける発光回数
比を逆ガンマ比率に設定することにより、入力画素デー
タＤが逆ガンマ補正されることがわかる。
ば、駆動モード（Ａ）における発光輝度"３”と発光輝
度"１４”の間の値（入力画素データＤの下位４ビット
分に相当するレベル）は、上述の誤差拡散、ディザ等の
多階調化処理により表現される。尚、誤差拡散、ディザ
等の多階調化処理を行う際に、元の表示階調数が少ない
と、多階調化処理のパターンが目立ち、Ｓ／Ｎ感が劣化
するが、上述のように発光駆動パターンを１フィールド
（フレーム）毎に変更することにより、視覚上における
表示階調数が増加するため多階調化処理のパターンが目
立ちにくくなり、Ｓ／Ｎ感が向上する。又、図２３から
各サブフィールドの維持発光行程Ｉcにおける発光回数
比を逆ガンマ比率に設定することにより、入力画素デー
タＤが逆ガンマ補正されることがわかる。
【００５９】以上のように、駆動モード（Ａ）及び駆動
モード（Ｂ）の階調数は、上述した如く９階調であるも
のの、上述の１フィールド（フレーム）毎に発光駆動パ
ターンを変更する手法と多階調化処理との組合わせによ
り、視覚上における多階調表現は、２５６階調相当とな
る。尚、上記実施例においては、画素データの書込方法
として、１フィールドの先頭において予め各放電セルに
壁電荷を形成させて全放電セルを発光セルに設定してお
き、画素データに応じて選択的にその壁電荷を消去する
ことにより画素データの書込を為す、いわゆる選択消去
アドレス法を採用した場合について述べた。
モード（Ｂ）の階調数は、上述した如く９階調であるも
のの、上述の１フィールド（フレーム）毎に発光駆動パ
ターンを変更する手法と多階調化処理との組合わせによ
り、視覚上における多階調表現は、２５６階調相当とな
る。尚、上記実施例においては、画素データの書込方法
として、１フィールドの先頭において予め各放電セルに
壁電荷を形成させて全放電セルを発光セルに設定してお
き、画素データに応じて選択的にその壁電荷を消去する
ことにより画素データの書込を為す、いわゆる選択消去
アドレス法を採用した場合について述べた。
【００６０】しかしながら、本発明は、画素データの書
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図２４は、
この選択書込アドレス法を採用した場合における発光駆
動フォーマットを示す図である。
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図２４は、
この選択書込アドレス法を採用した場合における発光駆
動フォーマットを示す図である。
【００６１】又、図２５は、かかる図２４に示される発
光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種
駆動パルスの印加タイミングを示す図である。更に、図
２６は、かかる選択書込アドレス法を採用した場合に第
２データ変換回路３４において用いられる変換テーブ
ル、及び１フィールド期間内で実施される発光駆動の全
パターンを示す図である。
光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種
駆動パルスの印加タイミングを示す図である。更に、図
２６は、かかる選択書込アドレス法を採用した場合に第
２データ変換回路３４において用いられる変換テーブ
ル、及び１フィールド期間内で実施される発光駆動の全
パターンを示す図である。
【００６２】図２５に示されるように、上記選択書込ア
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サ
スティンドライバ７及び第２サスティンドライバ８は、
ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰ
x及びＲＰYを同時に印加する。これにより、ＰＤＰ１０
中の全ての放電セルをリセット放電せしめ、各放電セル
内に強制的に壁電荷を形成させる（Ｒ1）。その直後
に、第１サスティンドライバ７は、消去パルスＥＰをＰ
ＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
消去放電を生起せしめる（Ｒ2）。すなわち、図２５に
示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ
１０における全ての放電セルは、非発光セルの状態に初
期化されるのである。
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ８での一斉リセット行程Ｒｃにおいて、第１サ
スティンドライバ７及び第２サスティンドライバ８は、
ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰ
x及びＲＰYを同時に印加する。これにより、ＰＤＰ１０
中の全ての放電セルをリセット放電せしめ、各放電セル
内に強制的に壁電荷を形成させる（Ｒ1）。その直後
に、第１サスティンドライバ７は、消去パルスＥＰをＰ
ＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
消去放電を生起せしめる（Ｒ2）。すなわち、図２５に
示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ
１０における全ての放電セルは、非発光セルの状態に初
期化されるのである。
【００６３】図２５における各画素データ書込行程Ｗｃ
では、走査パルスＳＰが印加された"行"と、高電圧の画
素データパルスが印加された"列"との交差部の放電セル
にのみ放電(選択書込放電)が生じ、その放電セル内に選
択的に壁電荷が形成される。かかる選択書込放電によ
り、上記一斉リセット行程Ｒｃにて非発光セルの状態に
初期化された放電セルは、発光セルに推移する。尚、上
記高電圧の画素データパルスが印加されなかった"列"に
形成されている放電セルには放電が生起されず、上記一
斉リセット行程Ｒｃにて初期化された状態、つまり非発
光セルの状態を維持する。
では、走査パルスＳＰが印加された"行"と、高電圧の画
素データパルスが印加された"列"との交差部の放電セル
にのみ放電(選択書込放電)が生じ、その放電セル内に選
択的に壁電荷が形成される。かかる選択書込放電によ
り、上記一斉リセット行程Ｒｃにて非発光セルの状態に
初期化された放電セルは、発光セルに推移する。尚、上
記高電圧の画素データパルスが印加されなかった"列"に
形成されている放電セルには放電が生起されず、上記一
斉リセット行程Ｒｃにて初期化された状態、つまり非発
光セルの状態を維持する。
【００６４】すなわち、画素データ書込行程Ｗｃの実行
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。図２５における各維持発光行程Ｉcは、走査維持発
光行程Ｉ0と、一斉維持発光行程Ｉ1とから構成されてい
る。
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。図２５における各維持発光行程Ｉcは、走査維持発
光行程Ｉ0と、一斉維持発光行程Ｉ1とから構成されてい
る。
【００６５】走査維持発光行程Ｉ0では、第２サスティ
ンドライバ８が上記走査パルスＳＰ各々の印加直後に、
１回分の維持放電を促す維持パルスＩＰYSを印加する。
つまり、維持パルスＩＰYSとは、図２７に示されるが如
き各サブフィールド毎の総発光回数の分だけ印加する維
持パルスＩＰYの内の第１番目の維持パルスのことであ
り、これが、走査パルスＳＰと同様に行電極Ｙ1〜Ｙnへ
と順次走査して印加されて、維持発光行程Ｉc内での最
初の１回分の維持放電を生起させるのである。
ンドライバ８が上記走査パルスＳＰ各々の印加直後に、
１回分の維持放電を促す維持パルスＩＰYSを印加する。
つまり、維持パルスＩＰYSとは、図２７に示されるが如
き各サブフィールド毎の総発光回数の分だけ印加する維
持パルスＩＰYの内の第１番目の維持パルスのことであ
り、これが、走査パルスＳＰと同様に行電極Ｙ1〜Ｙnへ
と順次走査して印加されて、維持発光行程Ｉc内での最
初の１回分の維持放電を生起させるのである。
【００６６】一斉維持発光行程Ｉ1では、第１サスティ
ンドライバ７及び第２サスティンドライバ８が、図２７
に示されるが如き各サブフィールド毎の総発光回数より
も１回分少ない回数だけ、図２５に示されるように、維
持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1
〜Ｘn及びＹ1〜Ｙnに夫々印加する。ここで、かかる選
択書込アドレス法による発光駆動を実施する場合には、
図２６に示されるように、変換画素データＨＤにおける
論理レベル"１"のビットに対応したサブフィールドＳＦ
においてのみで選択書込放電を実施する（黒丸にて示
す）。この際、先頭のサブフィールドＳＦ８からこの選
択書込放電が実施されまでの間に存在するサブフィール
ドＳＦでは非発光状態が維持され、この選択書込放電が
実施されたサブフィールドＳＦ(黒丸にて示す)及びそれ
以降に存在するサブフィールドＳＦ(白丸にて示す)にお
いて発光状態が維持される。
ンドライバ７及び第２サスティンドライバ８が、図２７
に示されるが如き各サブフィールド毎の総発光回数より
も１回分少ない回数だけ、図２５に示されるように、維
持パルスＩＰX及びＩＰYを交互にかつ一斉に行電極Ｘ1
〜Ｘn及びＹ1〜Ｙnに夫々印加する。ここで、かかる選
択書込アドレス法による発光駆動を実施する場合には、
図２６に示されるように、変換画素データＨＤにおける
論理レベル"１"のビットに対応したサブフィールドＳＦ
においてのみで選択書込放電を実施する（黒丸にて示
す）。この際、先頭のサブフィールドＳＦ８からこの選
択書込放電が実施されまでの間に存在するサブフィール
ドＳＦでは非発光状態が維持され、この選択書込放電が
実施されたサブフィールドＳＦ(黒丸にて示す)及びそれ
以降に存在するサブフィールドＳＦ(白丸にて示す)にお
いて発光状態が維持される。
【００６７】図２８は、上記選択書込アドレス法を採用
した場合における発光駆動フォーマットの他の一例を示
す図である。図２８に示される駆動においては、各維持
発光行程Ｉcを、走査維持発光行程Ｉ0、一斉維持発光行
程Ｉ1、及び走査維持発光行程Ｉ2なる３行程により構成
している。
した場合における発光駆動フォーマットの他の一例を示
す図である。図２８に示される駆動においては、各維持
発光行程Ｉcを、走査維持発光行程Ｉ0、一斉維持発光行
程Ｉ1、及び走査維持発光行程Ｉ2なる３行程により構成
している。
【００６８】先ず、走査維持発光行程Ｉ0では、第２サ
スティンドライバ８が、上記走査パルスＳＰ各々の印加
直後に、１回分の維持放電を促す維持パルスＩＰYSを印
加する。つまり、維持パルスＩＰYSとは、図２９に示さ
れるが如く各サブフィールド毎の総発光回数の分だけ印
加する維持パルスＩＰYの内の第１番目の維持パルスの
ことであり、これが、走査パルスＳＰと同様に行電極Ｙ
1〜Ｙnへと順次走査して印加されて、維持発光行程Ｉc
内での最初の１回分の維持放電を生起させるのである。
スティンドライバ８が、上記走査パルスＳＰ各々の印加
直後に、１回分の維持放電を促す維持パルスＩＰYSを印
加する。つまり、維持パルスＩＰYSとは、図２９に示さ
れるが如く各サブフィールド毎の総発光回数の分だけ印
加する維持パルスＩＰYの内の第１番目の維持パルスの
ことであり、これが、走査パルスＳＰと同様に行電極Ｙ
1〜Ｙnへと順次走査して印加されて、維持発光行程Ｉc
内での最初の１回分の維持放電を生起させるのである。
【００６９】次に、一斉維持発光行程Ｉ1では、第１サ
スティンドライバ７及び第２サスティンドライバ８が、
図２９に示されるが如き各サブフィールド毎の総発光回
数よりも２回分少ない回数だけ、維持パルスＩＰX及び
ＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙn
に夫々印加する。最後の走査維持発光行程Ｉ2では、第
２サスティンドライバ８が、各走査パルスＳＰの印加直
前に、１回分の維持放電を促す維持パルスＩＰYFを印加
する。つまり、維持パルスＩＰYFとは、図２９に示され
るが如き総発光回数分だけ印加される維持パルスＩＰY
の内の最終の維持パルスのことであり、これが、走査パ
ルスＳＰと同様に行電極Ｙ1〜Ｙnへと順次走査して印加
されて、維持発光行程Ｉc内での最後の１回分の維持放
電を生起させるのである。
スティンドライバ７及び第２サスティンドライバ８が、
図２９に示されるが如き各サブフィールド毎の総発光回
数よりも２回分少ない回数だけ、維持パルスＩＰX及び
ＩＰYを交互にかつ一斉に行電極Ｘ1〜Ｘn及びＹ1〜Ｙn
に夫々印加する。最後の走査維持発光行程Ｉ2では、第
２サスティンドライバ８が、各走査パルスＳＰの印加直
前に、１回分の維持放電を促す維持パルスＩＰYFを印加
する。つまり、維持パルスＩＰYFとは、図２９に示され
るが如き総発光回数分だけ印加される維持パルスＩＰY
の内の最終の維持パルスのことであり、これが、走査パ
ルスＳＰと同様に行電極Ｙ1〜Ｙnへと順次走査して印加
されて、維持発光行程Ｉc内での最後の１回分の維持放
電を生起させるのである。
【００７０】すなわち、図２８に示される駆動では、図
２９に示される総発光回数(各サブフィールド毎の)分だ
け印加すべき維持パルスＩＰYの内の、最初の１回分の
維持パルス(ＩＰYS)を図２５の如く各走査パルスＳＰの
直後に走査して印加し、最後の１回分の維持パルス(Ｉ
ＰYF)を図６の如く各走査パルスＳＰの直前に走査して
印加するようにしたのである。この際、図２８の駆動に
おいても前述した如き動作と同様に、図２８(Ａ)に示さ
れるが如き駆動モード(Ａ)に基づく発光駆動と、図２８
(Ｂ)に示されるが如き駆動モード(Ｂ)に基づく発光駆動
とを、フィールド(フレーム)毎に交互に切り換えながら
実行することにより、視覚上における輝度階調数を増加
している。
２９に示される総発光回数(各サブフィールド毎の)分だ
け印加すべき維持パルスＩＰYの内の、最初の１回分の
維持パルス(ＩＰYS)を図２５の如く各走査パルスＳＰの
直後に走査して印加し、最後の１回分の維持パルス(Ｉ
ＰYF)を図６の如く各走査パルスＳＰの直前に走査して
印加するようにしたのである。この際、図２８の駆動に
おいても前述した如き動作と同様に、図２８(Ａ)に示さ
れるが如き駆動モード(Ａ)に基づく発光駆動と、図２８
(Ｂ)に示されるが如き駆動モード(Ｂ)に基づく発光駆動
とを、フィールド(フレーム)毎に交互に切り換えながら
実行することにより、視覚上における輝度階調数を増加
している。
【００７１】尚、上記図５、図６、図２４、図２５及び
図２８においては、ＰＤＰ１０の全放電セルを一斉に初
期化する一斉リセット行程Ｒｃを１フィールド期間内に
１回だけ実行する場合の動作について説明したが、一斉
リセット行程Ｒｃを２回実行する場合にも同様に適用可
能である。図３０は、かかる点に鑑みて為された発光駆
動フォーマットを示す図である。
図２８においては、ＰＤＰ１０の全放電セルを一斉に初
期化する一斉リセット行程Ｒｃを１フィールド期間内に
１回だけ実行する場合の動作について説明したが、一斉
リセット行程Ｒｃを２回実行する場合にも同様に適用可
能である。図３０は、かかる点に鑑みて為された発光駆
動フォーマットを示す図である。
【００７２】図３０に示される発光駆動フォーマットに
おいては、１フィールド期間をサブフィールドＳＦ１〜
ＳＦ６なる６個のサブフィールドに分割し、これらの内
のＳＦ１〜ＳＦ３にて第１サブフィールド群、ＳＦ４〜
ＳＦ６にて第２サブフィールド群を夫々形成する。この
際、これら第１及び第２サブフィールド群各々の先頭の
サブフィールド、つまり、サブフィールドＳＦ１及びＳ
Ｆ４にて前述した如き一斉リセット行程Ｒｃを実行し、
第１及び第２サブフィールド群各々の最後尾のサブフィ
ールド、つまり、サブフィールドＳＦ３及びＳＦ６にて
消去行程Ｅを実行する。又、各サブフィールドでは、画
素データの書き込みを行って発光セル及び非発光セルの
設定を行う画素データ書込行程Ｗｃと、上記発光セルに
対してのみ図３１の総発光回数にて示される数だけ維持
放電を生起させてその発光状態を維持する維持発光行程
Ｉｃとを実行する。この際、第１サブフィールド群の内
のサブフィールドＳＦ１及びＳＦ２、並びに第２サブフ
ィールド群の内のサブフィールドＳＦ４及びＳＦ５各々
での維持発光行程Ｉｃは、一斉維持発光行程Ｉ1と、走
査維持発光行程Ｉ2とからなる２行程により構成されて
いる。
おいては、１フィールド期間をサブフィールドＳＦ１〜
ＳＦ６なる６個のサブフィールドに分割し、これらの内
のＳＦ１〜ＳＦ３にて第１サブフィールド群、ＳＦ４〜
ＳＦ６にて第２サブフィールド群を夫々形成する。この
際、これら第１及び第２サブフィールド群各々の先頭の
サブフィールド、つまり、サブフィールドＳＦ１及びＳ
Ｆ４にて前述した如き一斉リセット行程Ｒｃを実行し、
第１及び第２サブフィールド群各々の最後尾のサブフィ
ールド、つまり、サブフィールドＳＦ３及びＳＦ６にて
消去行程Ｅを実行する。又、各サブフィールドでは、画
素データの書き込みを行って発光セル及び非発光セルの
設定を行う画素データ書込行程Ｗｃと、上記発光セルに
対してのみ図３１の総発光回数にて示される数だけ維持
放電を生起させてその発光状態を維持する維持発光行程
Ｉｃとを実行する。この際、第１サブフィールド群の内
のサブフィールドＳＦ１及びＳＦ２、並びに第２サブフ
ィールド群の内のサブフィールドＳＦ４及びＳＦ５各々
での維持発光行程Ｉｃは、一斉維持発光行程Ｉ1と、走
査維持発光行程Ｉ2とからなる２行程により構成されて
いる。
【００７３】一斉維持発光行程Ｉ1では、第１サスティ
ンドライバ７及び第２サスティンドライバ８が、図３１
に示されるように、各サブフィールド毎の総発光回数よ
りも１回分少ない回数だけ、維持パルスＩＰX及びＩＰY
を交互にかつ一斉に行電極Ｘ 1〜Ｘn及びＹ1〜Ｙnに夫々
印加する。一方、走査維持発光行程Ｉ2では、図３０に
示されるように、次のサブフィールドの画素データ書込
行程Ｗｃにおける各走査パルスＳＰの印加直前に、１回
分の維持放電を促す維持パルスＩＰYFを印加する。
ンドライバ７及び第２サスティンドライバ８が、図３１
に示されるように、各サブフィールド毎の総発光回数よ
りも１回分少ない回数だけ、維持パルスＩＰX及びＩＰY
を交互にかつ一斉に行電極Ｘ 1〜Ｘn及びＹ1〜Ｙnに夫々
印加する。一方、走査維持発光行程Ｉ2では、図３０に
示されるように、次のサブフィールドの画素データ書込
行程Ｗｃにおける各走査パルスＳＰの印加直前に、１回
分の維持放電を促す維持パルスＩＰYFを印加する。
【００７４】図３２は、図３０に示される発光駆動フォ
ーマットに基づいて実行する発光駆動の全パターンを示
す図である。図３２に示されるように、多階調化処理回
路３３から出力された４ビットの多階調化画素データＤ
Sに応じて、１６通り(１６階調)の発光駆動が為され
る。尚、図中の黒丸は、そのサブフィールドの画素デー
タ書込行程Ｗｃにおいて選択消去放電が生起されること
を示し、白丸は、そのサブフィールドの維持発光行程Ｉ
cにおいて維持放電発光が実施されることを示す。
ーマットに基づいて実行する発光駆動の全パターンを示
す図である。図３２に示されるように、多階調化処理回
路３３から出力された４ビットの多階調化画素データＤ
Sに応じて、１６通り(１６階調)の発光駆動が為され
る。尚、図中の黒丸は、そのサブフィールドの画素デー
タ書込行程Ｗｃにおいて選択消去放電が生起されること
を示し、白丸は、そのサブフィールドの維持発光行程Ｉ
cにおいて維持放電発光が実施されることを示す。
【００７５】以上の如く、本発明は、各維持発光行程Ｉ
c内において維持放電を生起させる複数の維持パルスの
内の最後の１回分を、次のサブフィールドにおける走査
パルスＳＰ各々の直前に印加するようにしている。かか
る維持放電により、各放電セル内には荷電粒子が再形成
されるので、画素データの書き込みを担う選択消去放電
が確実に生起され、画素データ書込が正しく為されるよ
うになる。この際、上記維持放電は、本来、画素データ
に関与した発光を行うものである為、プライミング放電
を独立して実行する場合に比して、画像のコントラスト
を向上させることが出来る。
c内において維持放電を生起させる複数の維持パルスの
内の最後の１回分を、次のサブフィールドにおける走査
パルスＳＰ各々の直前に印加するようにしている。かか
る維持放電により、各放電セル内には荷電粒子が再形成
されるので、画素データの書き込みを担う選択消去放電
が確実に生起され、画素データ書込が正しく為されるよ
うになる。この際、上記維持放電は、本来、画素データ
に関与した発光を行うものである為、プライミング放電
を独立して実行する場合に比して、画像のコントラスト
を向上させることが出来る。
【００７６】尚、画素データの書き込みを確実にする方
法としては、上述の如く走査パルスＳＰの直前に維持放
電を生起させる代わりに、１フィールド内で、同一の画
素データ書込みを再度実行する方法がある。図３３及び
図３４は、かかる点に鑑みて為された発光駆動パターン
を示す図である。尚、図３３は、選択消去アドレス法を
採用した際に得られる多階調化処理画素データＤSの全
パターンと発光駆動パターンとの対応関係を示し、図３
４は、選択書込アドレス法を採用した際に得られる多階
調化処理画素データＤSの全パターンと発光駆動パター
ンとの対応関係を示している。
法としては、上述の如く走査パルスＳＰの直前に維持放
電を生起させる代わりに、１フィールド内で、同一の画
素データ書込みを再度実行する方法がある。図３３及び
図３４は、かかる点に鑑みて為された発光駆動パターン
を示す図である。尚、図３３は、選択消去アドレス法を
採用した際に得られる多階調化処理画素データＤSの全
パターンと発光駆動パターンとの対応関係を示し、図３
４は、選択書込アドレス法を採用した際に得られる多階
調化処理画素データＤSの全パターンと発光駆動パター
ンとの対応関係を示している。
【００７７】又、図３３及び図３４に示されている"＊"
は、論理レベル"１"又は"０"のいずれでも良いことを示
し、三角印は、かかる"＊"が論理レベル"１"である場合
に限りそのサブフィールドの画素データ書込行程Ｗcに
おいて選択消去(書込)放電を行うことを示している。要
するに、初回の選択消去(書込)放電では画素データの書
込を失敗する恐れがあるので、それ以降に存在するサブ
フィールドの内の少なくとも１つで、再度、選択消去
(書込)放電を行って、画素データの書込を確実にするの
である。上述の実施形態では、走査維持発光放電がプラ
イミング放電を兼ねる例を示したが、走査維持発光放電
が走査選択消去(書込)放電を兼ねるように構成しても良
い。この際、選択消去アドレス法を採用した場合には、
上記選択消去放電自体が、その直前のサブフィールドの
維持発光行程Ｉcにおいて実施すべき維持発光の回数の
内の１回分の発光を担っている。又、選択書込アドレス
法を採用した場合には、上記選択書込放電自体が、その
サブフィールドの維持発光行程Ｉcにおいて実施すべき
維持発光の回数の内の１回分の発光を担っている。よっ
て、選択消去アドレス法に基づく駆動を行う場合には、
選択消去放電を行うサブフィールド(すなわち、その画
素データ書込行程Ｗｃにおいて走査パルスＳＰと同時に
高電圧の画素データパルスが印加されるサブフィール
ド)の直前のサブフィールドでの維持発光行程Ｉcにて実
行する維持発光の総発光回数（図７に示される総発光回
数）を１回分だけ減らすことができる。一方、選択書込
アドレス法に基づく駆動を行う場合には、選択書込放電
を行うサブフィールドでの維持発光行程Ｉcにて実行す
る維持発光の総発光回数（図７に示される総発光回数）
を１回分だけ減らすことができる。
は、論理レベル"１"又は"０"のいずれでも良いことを示
し、三角印は、かかる"＊"が論理レベル"１"である場合
に限りそのサブフィールドの画素データ書込行程Ｗcに
おいて選択消去(書込)放電を行うことを示している。要
するに、初回の選択消去(書込)放電では画素データの書
込を失敗する恐れがあるので、それ以降に存在するサブ
フィールドの内の少なくとも１つで、再度、選択消去
(書込)放電を行って、画素データの書込を確実にするの
である。上述の実施形態では、走査維持発光放電がプラ
イミング放電を兼ねる例を示したが、走査維持発光放電
が走査選択消去(書込)放電を兼ねるように構成しても良
い。この際、選択消去アドレス法を採用した場合には、
上記選択消去放電自体が、その直前のサブフィールドの
維持発光行程Ｉcにおいて実施すべき維持発光の回数の
内の１回分の発光を担っている。又、選択書込アドレス
法を採用した場合には、上記選択書込放電自体が、その
サブフィールドの維持発光行程Ｉcにおいて実施すべき
維持発光の回数の内の１回分の発光を担っている。よっ
て、選択消去アドレス法に基づく駆動を行う場合には、
選択消去放電を行うサブフィールド(すなわち、その画
素データ書込行程Ｗｃにおいて走査パルスＳＰと同時に
高電圧の画素データパルスが印加されるサブフィール
ド)の直前のサブフィールドでの維持発光行程Ｉcにて実
行する維持発光の総発光回数（図７に示される総発光回
数）を１回分だけ減らすことができる。一方、選択書込
アドレス法に基づく駆動を行う場合には、選択書込放電
を行うサブフィールドでの維持発光行程Ｉcにて実行す
る維持発光の総発光回数（図７に示される総発光回数）
を１回分だけ減らすことができる。
【００７８】
【発明の効果】以上詳述した如く、本発明によるプラズ
マディスプレイの駆動方法によれば、コントラストの向
上を図ることが可能になる。
マディスプレイの駆動方法によれば、コントラストの向
上を図ることが可能になる。
【図１】プラズマディスプレイ装置の概略構成を示す図
である。
である。
【図２】１６階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図３】ＰＤＰ１０に印加される従来の駆動パルスの印
加タイミングの一例を示す図である。
加タイミングの一例を示す図である。
【図４】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図５】本発明の駆動方法に基づく発光駆動フォーマッ
トを示す図である。
トを示す図である。
【図６】図５に示される発光駆動フォーマットに基づい
てＰＤＰ１０に印加される駆動パルスの印加タイミング
を示す図である。
てＰＤＰ１０に印加される駆動パルスの印加タイミング
を示す図である。
【図７】サブフィールド毎の維持放電発光回数を示す図
である。
である。
【図８】発光駆動パターンの一例を示す図である。
【図９】データ変換回路３０の内部構成を示す図であ
る。
る。
【図１０】ＡＢＬ回路３１の内部構成を示す図である。
【図１１】データ変換回路３１２における変換特性を示
す図である。
す図である。
【図１２】輝度モードと各サブフィールド毎の維持発光
回数との対応関係を示す図である。
回数との対応関係を示す図である。
【図１３】第１データ変換回路３２の内部構成を示す図
である。
である。
【図１４】第１データ変換回路３２における第１の変換
特性を示す図である。
特性を示す図である。
【図１５】第１データ変換回路３２における第２の変換
特性を示す図である。
特性を示す図である。
【図１６】図１４及び図１５に示される変換特性に基づ
く変換テーブルを示す図である。
く変換テーブルを示す図である。
【図１７】図１４及び図１５に示される変換特性に基づ
く変換テーブルを示す図である。
く変換テーブルを示す図である。
【図１８】多階調化処理回路３３の内部構成を示す図で
ある。
ある。
【図１９】誤差拡散処理回路３３０の動作を説明する為
の図である。
の図である。
【図２０】ディザ処理回路３５０の内部構成を示す図で
ある。
ある。
【図２１】ディザ処理回路３５０の動作を説明する為の
図である。
図である。
【図２２】図５に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターンと、この発光駆動
を実施する際に第２データ変換回路３４で用いられる変
換テーブルの一例を示す図である。
いて実施される発光駆動の全パターンと、この発光駆動
を実施する際に第２データ変換回路３４で用いられる変
換テーブルの一例を示す図である。
【図２３】２種類の９階調の発光輝度（表示輝度レベ
ル）と入力画素データＤとの関係を示す図である。
ル）と入力画素データＤとの関係を示す図である。
【図２４】選択書込アドレス法を採用した場合の発光駆
動フォーマットを示す図である。
動フォーマットを示す図である。
【図２５】選択書込アドレス法を採用した際にＰＤＰ１
０に印加される各種駆動パルスの印加タイミングを示す
図である。
０に印加される各種駆動パルスの印加タイミングを示す
図である。
【図２６】選択書込アドレス法を採用した場合における
発光駆動の全パターンと、この発光駆動を実施する際に
第２データ変換回路３４で用いられる変換テーブルの一
例を示す図である。
発光駆動の全パターンと、この発光駆動を実施する際に
第２データ変換回路３４で用いられる変換テーブルの一
例を示す図である。
【図２７】選択書込アドレス法を採用した場合における
サブフィールド毎の維持放電発光回数を示す図である。
サブフィールド毎の維持放電発光回数を示す図である。
【図２８】選択書込アドレス法を採用した場合の発光駆
動フォーマットの他の一例を示す図である。
動フォーマットの他の一例を示す図である。
【図２９】図２８に示される発光駆動フォーマットを採
用した場合におけるサブフィールド毎の維持放電発光回
数を示す図である。
用した場合におけるサブフィールド毎の維持放電発光回
数を示す図である。
【図３０】一斉リセット行程Ｒｃを１フィールド期間内
に２回実行する際の発光駆動フォーマットを示す図であ
る。
に２回実行する際の発光駆動フォーマットを示す図であ
る。
【図３１】図３０に示される発光駆動フォーマットを採
用した場合におけるサブフィールド毎の維持放電発光回
数を示す図である。
用した場合におけるサブフィールド毎の維持放電発光回
数を示す図である。
【図３２】図３０に示される発光駆動フォーマットに基
づく発光駆動パターンの一例を示す図である。
づく発光駆動パターンの一例を示す図である。
【図３３】選択消去アドレス法を採用した際の発光駆動
パターンの他の一例を示す図である。
パターンの他の一例を示す図である。
【図３４】選択書込アドレス法を採用した際の発光駆動
パターンの他の一例を示す図である。
パターンの他の一例を示す図である。
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ３０ データ変換回路 ３１ ＡＢＬ回路 ３２ 第１データ変換回路 ３３ 多階調化処理回路 ３４ 第２データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４１ Ｇ０９Ｇ 3/20 ６４１Ｑ
Claims (28)
- 【請求項１】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し前記サブフィールドの内の連続配置された少なくとも
２つのサブフィールドをサブフィールド群とし、 前記サブフィールド群の先頭の前記サブフィールドにお
いてのみで全ての前記放電セルを発光セル又は非発光セ
ルのいずれか一方の状態に初期化するリセット放電を生
起せしめるリセット行程を実行し、 前記サブフィールド群内のいずれか１のサブフィールド
において前記走査ライン毎に順次走査しつつ前記放電セ
ル各々を画素データに応じて前記非発光セル又は前記発
光セルのいずれか一方に選択的に設定する放電を生起せ
しめる画素データ書込行程を実行し、 前記サブフィールド群内のサブフィールドの各々におい
て前記発光セルのみを前記サブフィールドの重み付けに
対応した発光回数だけ維持発光放電せしめる維持発光行
程を実行し、 前記維持発光行程は、 全ての前記発光セルを一斉に維持発光放電せしめる一斉
維持発光行程と、 前記発光セル各々を前記走査ライン毎に順次走査しつつ
維持発光放電せしめる走査維持発光行程と、からなるこ
とを特徴とするプラズマディスプレイパネルの駆動方
法。 - 【請求項２】 前記サブフィールド群における最後尾の
前記サブフィールドにおいてのみで全ての前記放電セル
を前記非発光セルの状態にする放電を生起させる消去行
程を設けたことを特徴とする請求項１記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項３】 前記リセット行程では、前記リセット放
電にて全ての前記放電セル内に壁電荷を形成せしめるこ
とにより全ての前記放電セルを前記発光セルの状態に初
期化し、 前記画素データ書込行程では、前記画素データに応じて
前記放電セルを選択的に選択消去放電せしめて前記壁電
荷を消去することにより前記放電セルを前記非発光セル
に設定することを特徴とする請求項１記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項４】 前記走査維持発光行程による維持発光放
電は、前記画素データ書込行程による前記選択消去放電
の直前に生起せしめることを特徴とする請求項３記載の
プラズマディスプレイパネルの駆動方法。 - 【請求項５】 前記走査維持発光行程による維持発光放
電は、前記選択消去放電に対するプライミング放電を兼
ねていることを特徴とする請求項４記載のプラズマディ
スプレイパネルの駆動方法。 - 【請求項６】 前記リセット行程では、前記リセット放
電にて全ての前記放電セル内に残留する壁電荷を消去せ
しめることにより全ての前記放電セルを前記非発光セル
の状態に初期化し、 前記画素データ書込行程では、前記画素データに応じて
前記放電セルを選択的に選択書込放電せしめて前記壁電
荷を形成することにより前記放電セルを前記発光セルに
設定することを特徴とする請求項１記載のプラズマディ
スプレイパネルの駆動方法。 - 【請求項７】 前記走査維持発光行程は、前記一斉維持
発光行程の直前に実行されることを特徴とする請求項６
記載のプラズマディスプレイパネルの駆動方法。 - 【請求項８】 前記走査維持発光行程は、前記一斉維持
発光行程の直後に実行されることを特徴とする請求項６
記載のプラズマディスプレイパネルの駆動方法。 - 【請求項９】 前記走査維持発光行程は、前記一斉維持
発光行程の直前及び直後に実行されることを特徴とする
６記載のプラズマディスプレイパネルの駆動方法。 - 【請求項１０】 走査ライン毎に配列された複数の行電
極と前記行電極に交叉して配列された複数の列電極との
各交点にて１画素に対応した放電セルを形成しているプ
ラズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
し、 前記１フィールドの表示期間における先頭の前記サブフ
ィールドにおいてのみで全ての前記放電セルを発光セル
又は非発光セルのいずれか一方の状態に初期化するリセ
ット放電を生起せしめるリセット行程を実行し、 前記Ｎ個のサブフィールドの内のいずれか１のサブフィ
ールドにおいて前記走査ライン毎に順次走査しつつ前記
放電セル各々を画素データに応じて前記非発光セル又は
前記発光セルのいずれか一方に選択的に設定する放電を
生起せしめる画素データ書込行程を実行し、 前記サブフィールドの各々において前記発光セルのみを
前記サブフィールドの重み付けに対応した発光回数だけ
維持発光放電せしめる維持発光行程を実行し、 前記維持発光行程は、 全ての前記発光セルを一斉に維持発光放電せしめる一斉
維持発光行程と、 前記発光セル各々を前記走査ライン毎に順次走査しつつ
維持発光放電せしめる走査維持発光行程と、からなるこ
とを特徴とするプラズマディスプレイパネルの駆動方
法。 - 【請求項１１】 前記１フィールドの表示期間における
最後尾の前記サブフィールドにおいてのみで全ての前記
放電セルを前記非発光セルの状態にする放電を生起させ
る消去行程を設けたことを特徴とする請求項１０記載の
プラズマディスプレイパネルの駆動方法。 - 【請求項１２】 前記リセット行程では、前記リセット
放電にて全ての前記放電セル内に壁電荷を形成せしめる
ことにより全ての前記放電セルを前記発光セルの状態に
初期化し、 前記画素データ書込行程では、前記画素データに応じて
前記放電セルを選択的に選択消去放電せしめて前記壁電
荷を消去することにより前記放電セルを前記非発光セル
に設定することを特徴とする請求項１０記載のプラズマ
ディスプレイパネルの駆動方法。 - 【請求項１３】 前記走査維持発光行程による維持発光
放電は、前記画素データ書込行程による前記選択消去放
電の直前に生起せしめることを特徴とする請求項１２記
載のプラズマディスプレイパネルの駆動方法。 - 【請求項１４】 前記走査維持発光行程による維持発光
放電は、前記選択消去放電に対するプライミング放電を
兼ねていることを特徴とする請求項１３記載のプラズマ
ディスプレイパネルの駆動方法。 - 【請求項１５】 前記１フィールドの表示期間の先頭か
ら連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド各
々での前記維持発光行程においてのみで前記維持発光放
電を生起せしめることによりＮ＋１階調駆動を行うこと
を特徴とする請求項１０記載のプラズマディスプレイパ
ネルの駆動方法。 - 【請求項１６】 前記１フィールドの表示期間の最後尾
から連続したｎ個（ｎは０〜Ｎ）の前記サブフィールド
各々での前記維持発光行程においてのみで前記維持発光
放電を生起せしめることによりＮ＋１階調駆動を行うこ
とを特徴とする請求項１０記載のプラズマディスプレイ
パネルの駆動方法。 - 【請求項１７】 前記サブフィールド各々の前記維持発
光行程での前記発光回数の比を非線形に設定することに
より、入力画素データの非線形表示特性を補正すること
を特徴とする請求項１０記載のプラズマディスプレイパ
ネルの駆動方法。 - 【請求項１８】 前記非線形表示特性は、ガンマ特性で
あることを特徴とする請求項１７記載のプラズマディス
プレイパネルの駆動方法。 - 【請求項１９】 前記非線形表示特性の補正を行う前に
前記入力画素データに多階調化処理を施すことを特徴と
する請求項１７記載のプラズマディスプレイパネルの駆
動方法。 - 【請求項２０】 前記多階調化処理とは、誤差拡散処理
及び／又はディザ処理であることを特徴とする請求項１
９記載のプラズマディスプレイパネルの駆動方法。 - 【請求項２１】 前記多階調化処理を施す前に前記画素
データを変換して前記多階調化処理に必要な上位ビット
群と下位ビット群をビット境界で分離することを特徴と
する請求項１９記載のプラズマディスプレイパネルの駆
動方法。 - 【請求項２２】 前記１フィールド期間内における前記
サブフィールド各々の内で低輝度発光を担うサブフィー
ルドの数は高輝度発光を担うサブフィールドの数よりも
多いことを特徴とする請求項１５又は１６記載のプラズ
マディスプレイパネルの駆動方法。 - 【請求項２３】 前記サブフィールド各々の前記維持発
光行程での前記発光回数をフィールド又はフレーム毎に
変更することを特徴とする請求項１０記載のプラズマデ
ィスプレイパネルの駆動方法。 - 【請求項２４】 走査ライン毎に配列された複数の行電
極と前記行電極に交叉して配列された複数の列電極との
各交点にて１画素に対応した放電セルを形成しているプ
ラズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し前記サブフィールドの内の連続配置された少なくとも
２つのサブフィールドをサブフィールド群とし、 前記サブフィールド群の先頭の前記サブフィールドにお
いてのみで全ての前記放電セルを発光セルの状態に初期
化するリセット放電を生起せしめるリセット行程を実行
し、 前記サブフィールド群内のいずれか１のサブフィールド
において前記放電セル各々を画素データに応じて非発光
セルの状態に設定する選択消去放電を生起せしめる画素
データ書込行程を実行し、 前記サブフィールド群内のサブフィールドの各々におい
て前記発光セルのみを前記サブフィールドの重み付けに
対応した発光回数だけ維持発光放電せしめる維持発光行
程を実行し、 前記発光回数の内の少なくとも１回分の発光は前記選択
消去放電に伴う発光によって補われることを特徴とする
プラズマディスプレイパネルの駆動方法。 - 【請求項２５】 走査ライン毎に配列された複数の行電
極と前記行電極に交叉して配列された複数の列電極との
各交点にて１画素に対応した放電セルを形成しているプ
ラズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し前記サブフィールドの内の連続配置された少なくとも
２つのサブフィールドをサブフィールド群とし、 前記サブフィールド群の先頭の前記サブフィールドにお
いてのみで全ての前記放電セルを非発光セルの状態に初
期化するリセット放電を生起せしめるリセット行程を実
行し、 前記サブフィールド群内のいずれか１のサブフィールド
において前記放電セル各々を画素データに応じて発光セ
ルの状態に設定する選択書込放電を生起せしめる画素デ
ータ書込行程を実行し、 前記サブフィールド群内のサブフィールドの各々におい
て前記発光セルのみを前記サブフィールドの重み付けに
対応した発光回数だけ維持発光放電せしめる維持発光行
程を実行し、 前記発光回数の内の少なくとも１回分の発光が前記選択
書込放電に伴う発光によって補われることを特徴とする
プラズマディスプレイパネルの駆動方法。 - 【請求項２６】 走査ライン毎に配列された複数の行電
極と前記行電極に交叉して配列された複数の列電極との
各交点にて１画素に対応した放電セルを形成しているプ
ラズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し、 前記１フィールドの表示期間における先頭の前記サブフ
ィールドにおいてのみで全ての前記放電セルを発光セル
の状態に初期化するリセット放電を生起せしめるリセッ
ト行程を実行し、 複数の前記サブフィールドの内のいずれか１のサブフィ
ールドにおいて前記放電セル各々を画素データに応じて
非発光セルの状態に設定する選択消去放電を生起せしめ
る画素データ書込行程を実行し、 前記サブフィールドの各々において前記発光セルのみを
前記サブフィールドの重み付けに対応した発光回数だけ
維持発光放電せしめる維持発光行程を実行し、 前記発光回数の内の少なくとも１回分の発光が前記選択
消去放電に伴う発光によって補われることを特徴とする
プラズマディスプレイパネルの駆動方法。 - 【請求項２７】 走査ライン毎に配列された複数の行電
極と前記行電極に交叉して配列された複数の列電極との
各交点にて１画素に対応した放電セルを形成しているプ
ラズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し、 前記１フィールドの表示期間における先頭の前記サブフ
ィールドにおいてのみで全ての前記放電セルを非発光セ
ルの状態に初期化するリセット放電を生起せしめるリセ
ット行程を実行し、 複数の前記サブフィールドの内のいずれか１のサブフィ
ールドにおいて前記放電セル各々を画素データに応じて
発光セルの状態に設定する選択書込放電を生起せしめる
画素データ書込行程を実行し、 前記サブフィールドの各々において前記発光セルのみを
前記サブフィールドの重み付けに対応した発光回数だけ
維持発光放電せしめる維持発光行程を実行し、 前記発光回数の内の少なくとも１回分の発光が前記選択
書込放電に伴う発光によって補われることを特徴とする
プラズマディスプレイパネルの駆動方法。 - 【請求項２８】 走査ライン毎に配列された複数の行電
極と前記行電極に交叉して配列された複数の列電極との
各交点にて１画素に対応した放電セルを形成しているプ
ラズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間を複数のサブフィールドに分割
し前記サブフィールドの各々において、 前記走査ライン毎に順次走査しつつ前記放電セル各々を
画素データに応じて非発光セル又は発光セルのいずれか
一方に設定する画素データ書込行程と、前記発光セルの
みを前記サブフィールド各々の重み付けに対応した発光
回数だけ維持発光せしめる維持発光行程とを実行し、 前記維持発光行程は、 全ての前記発光セルを一斉に維持発光せしめる一斉維持
発光行程と、 前記発光セル各々を前記走査ライン毎に順次走査しつつ
維持発光せしめる走査維持発光行程と、からなることを
特徴とするプラズマディスプレイパネルの駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06668099A JP3672292B2 (ja) | 1999-01-18 | 1999-03-12 | プラズマディスプレイパネルの駆動方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP993399 | 1999-01-18 | ||
| JP11-9933 | 1999-01-18 | ||
| JP06668099A JP3672292B2 (ja) | 1999-01-18 | 1999-03-12 | プラズマディスプレイパネルの駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000276103A true JP2000276103A (ja) | 2000-10-06 |
| JP3672292B2 JP3672292B2 (ja) | 2005-07-20 |
Family
ID=26344749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06668099A Expired - Fee Related JP3672292B2 (ja) | 1999-01-18 | 1999-03-12 | プラズマディスプレイパネルの駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3672292B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022045A (ja) * | 2001-07-06 | 2003-01-24 | Pioneer Electronic Corp | プラズマディスプレイパネルの駆動方法 |
| JP2003345299A (ja) * | 2002-04-11 | 2003-12-03 | Thomson Licensing Sa | 特にグレイスケールの忠実表現を改善するビデオ画像処理方法及び装置 |
-
1999
- 1999-03-12 JP JP06668099A patent/JP3672292B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003022045A (ja) * | 2001-07-06 | 2003-01-24 | Pioneer Electronic Corp | プラズマディスプレイパネルの駆動方法 |
| JP4698076B2 (ja) * | 2001-07-06 | 2011-06-08 | パナソニック株式会社 | プラズマディスプレイパネルの駆動方法 |
| JP2003345299A (ja) * | 2002-04-11 | 2003-12-03 | Thomson Licensing Sa | 特にグレイスケールの忠実表現を改善するビデオ画像処理方法及び装置 |
| JP4651917B2 (ja) * | 2002-04-11 | 2011-03-16 | トムソン ライセンシング | 特にグレイスケールの忠実表現を改善するビデオ画像処理方法及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3672292B2 (ja) | 2005-07-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6646625B1 (en) | Method for driving a plasma display panel | |
| JP3730826B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3606429B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3736671B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2000227778A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2002023693A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3961171B2 (ja) | ディスプレイ装置の多階調処理回路 | |
| JP3761132B2 (ja) | ディスプレイパネルの駆動方法 | |
| JP2001337648A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2001312244A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2000231362A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3678401B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2005321442A (ja) | ディスプレイ装置のディザ処理回路 | |
| JP2000267627A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP4703892B2 (ja) | ディスプレイパネルの駆動方法 | |
| JP4071382B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3644838B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP2000242227A (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3734244B2 (ja) | ディスプレイパネルの駆動方法 | |
| JP3608713B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP3578322B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP4731738B2 (ja) | 表示装置 | |
| JP3672292B2 (ja) | プラズマディスプレイパネルの駆動方法 | |
| JP4731841B2 (ja) | 表示パネルの駆動装置及び駆動方法 | |
| JP3913241B2 (ja) | プラズマディスプレイパネルの駆動方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041224 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050124 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050324 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050418 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050418 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |