JP2000221941A - プラズマディスプレイパネルの駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】消費電力の低減を図ることが出来るプラズマデ
ィスプレイパネルの駆動方法を提供することを目的とす
る。 【解決手段】１フィールドの表示期間をＮ個のサブフィ
ールドに分割し、各サブフィールドにおいて、走査パル
スを行電極の各々に順次印加して行くと共に上記走査パ
ルス各々の印加タイミングに同期して１行分の画素デー
タ各々の論理レベルに応じた電圧を有する画素データパ
ルス各々を１行分毎に列電極の各々に印加することによ
り放電セル各々を選択的に放電せしめてこれら放電セル
各々を発光セル又は非発光セルのいずれか一方に設定す
る画素データ書込行程と、サブフィールド各々に対応し
た回数だけ維持パルスを行電極に印加することにより発
光セルのみを上記回数の分だけ放電させる発光維持行程
とを実行し、上記画素データ書込行程において、１行分
に対応した画素データ各々の論理レベルが全て所定レベ
ルになる行に対応した行電極に対しては走査パルスの印
加を停止せしめる。

Description

【発明の詳細な説明】

【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。

【従来の技術】近年、表示装置の大型化に伴い、薄型の
表示装置が要求され、各種の薄型表示装置が実用化され
ている。ＡＣ（交流放電）型のＰＤＰは、かかる薄型表
示装置の１つとして着目されている。ＡＣ型のＰＤＰ
は、複数の列電極（アドレス電極）と、これら列電極と
直交して配列されておりかつ一対にて１走査ラインを形
成する複数の行電極対とを備えている。これら各行電極
対及び列電極は、放電空間に対して誘電体層で被覆され
ており、行電極対と列電極との交点にて１画素に対応し
た放電セルが形成される構造となっている。この際、Ｐ
ＤＰは放電現象を利用している為、上記放電セルは、"
発光"及び"非発光"の２つの状態しかもたない。そこ
で、かかるＰＤＰにより中間調の輝度表示を実現させる
べく、サブフィールド法を用いる。サブフィールド法で
は、１フィールドの表示期間をＮ個のサブフィールドに
分割し、各サブフィールド毎に、画素データ(Ｎビット)
の各ビット桁の重み付けに対応した期間長を有する発光
期間を夫々割り当てて発光駆動を行う。図１は、かかる
サブフィールド法を用いて中間調の輝度表示を行うプラ
ズマディスプレイ装置の概略構成を示す図である。図１
において、駆動装置１００は、入力されたビデオ信号を
１画素毎に対応したディジタルの画素データに変換し、
この画素データに対応した画素データパルスをＰＤＰ１
０の列電極Ｄ₁〜Ｄ_mに印加すると共に、以下に説明する
が如き各種の駆動パルスを行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n
に印加して発光駆動制御を行う。尚、行電極Ｘ及びＹは
一対にてＰＤＰ１０の１行を構成しており、上記列電極
Ｄ₁〜Ｄ_m各々に交叉して形成されている。これら列電極
及び行電極対は、図示せぬ誘電体を挟んで形成されてお
り、１組の列電極及び行電極対が交差する部分に１つの
画素セルが形成される。図２は、上記駆動装置１００に
よる１フィールド期間での発光駆動フォーマットの一例
を示す図である。図２に示されるように、１フィールド
の表示期間は、サブフィールドＳＦ１〜ＳＦ４なる４つ
のサブフィールドに分割されており、各サブフィールド
において、一斉リセット行程Ｒｃ、画素データ書込行程
Ｗｃ、発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行す
る。図３は、これら各行程を実施すべく、駆動装置１０
０がＰＤＰ１０の列電極及び行電極対に印加する各種駆
動パルスの印加タイミング(１サブフィールド内での)を
示す図である。先ず、一斉リセット行程Ｒｃにおいて、
駆動装置１００は、図３に示されるが如き負極性のリセ
ットパルスＲＰ_x及び正極性のリセットパルスＲＰ_Yを行
電極Ｘ ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に同時に印加する。これ
らリセットパルスＲＰ_x及びＲＰ_Yの印加に応じて、ＰＤ
Ｐ１０中の全ての放電セルがリセット放電されて、各放
電セル内には一様に所定量の壁電荷が形成される。これ
により、全ての放電セルは一旦、"発光セル"に初期設定
される。次に、画素データ書込行程Ｗｃにおいて、駆動
装置１００は、図３に示されるが如く、各行毎の画素デ
ータパルス群ＤＰ₁〜ＤＰ_nを順次列電極Ｄ₁〜Ｄ_mに印加
して行く。例えば、サブフィールドＳＦ１の画素データ
書込行程Ｗｃでは、ＰＤＰ１０の全放電セル各々に対応
した入力画素データ各々から第１ビット目だけを抽出
し、この第１ビット目の論理レベルに応じた画素データ
パルス群ＤＰを、１行分毎に順次列電極Ｄ₁〜Ｄ_mに印加
して行く。又、サブフィールドＳＦ２では、ＰＤＰ１０
の全放電セル各々に対応した入力画素データ各々から第
２ビット目だけを抽出し、この第２ビット目の論理レベ
ルに応じた画素データパルス群ＤＰを、１行分毎に順次
列電極Ｄ₁〜Ｄ_mに印加して行くのである。この際、駆動
装置１００は、上記画素データの論理レベルが例えば"
１"である場合には高電圧の画素データパルスを発生し
てこれを列電極Ｄに印加する一方、かかる画素データの
論理レベルが"０"である場合には低電圧(例えば０ボル
ト)の画素データパルスを列電極Ｄに印加する。更に、
駆動装置１００は、かかる画素データパルス群ＤＰの印
加タイミングと同一タイミングにて、図３に示されるが
如き負極性の走査パルスＳＰを発生しこれを行電極Ｙ₁
〜Ｙ_nへと順次印加して行く。ここで、上記走査パルス
ＳＰが印加された"行"と、高電圧の画素データパルスが
印加された"列"との交差部の放電セルにのみ放電（選択
消去放電）が生じ、その放電セル内に残存していた壁電
荷は選択的に消去される。かかる選択消去放電により、
上記一斉リセット行程Ｒｃにて"発光セル"の状態に初期
化された放電セルは、"非発光セル"に推移する。一方、
上記走査パルスＳＰと同時に低電圧の画素データパルス
が印加された放電セルには上記選択消去放放電が生起さ
れず、上記一斉リセット行程Ｒｃにて初期化された状
態、つまり"発光セル"の状態が維持される。次に、発光
維持行程Ｉｃにおいて、駆動装置１００は、図３に示さ
れるが如き維持パルスＩＰ_X及びＩＰ_Yを行電極Ｘ₁〜Ｘ_n
及びＹ₁〜Ｙ_nに対して交互に印加する。ここで、各サブ
フィールド内において維持パルスＩＰ_X及びＩＰ_Yを印加
する回数(期間)は、各サブフィールドの重み付けに対応
して設定されている。例えば、図２に示されるように、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ なる回数(期間)比にて維持パルスＩＰ_X及びＩＰ_Yを印加
し続けるのである。この際、上記画素データ書込行程Ｗ
ｃの終了後、壁電荷が残留したままとなっている放電セ
ル、すなわち"発光セル"のみが、これら維持パルスＩＰ
_X及びＩＰ_Yが交互に印加される度に放電発光して、上述
した如き回数(期間)分だけ発光状態を維持する。次に、
消去行程Ｅにおいて、駆動装置１００は、図３に示され
るが如き消去パルスＥＰを行電極Ｘ₁〜Ｘ_nに印加するこ
とにより、全放電セルを一斉に消去放電せしめ、各放電
セル内に残留している壁電荷を消去する。図４は、上述
したサブフィールド法を利用した駆動により、１フィー
ルド期間内で実施される発光駆動の全パターンを示す図
である。例えば、放電セルを輝度"８"で表示させるべき
映像信号(画素データ"１１１０"に対応)が供給された場
合には、サブフィールドＳＦ１〜ＳＦ４の内のＳＦ４の
みで発光を実施させる。具体的には、サブフィールドＳ
Ｆ１〜ＳＦ３各々の画素データ書込行程Ｗｃでは、走査
パルスＳＰと同時に高電圧の画素データパルスを印加す
ることにより選択消去放電を生起させて、放電セル内に
形成されている壁電荷を消去する。これにより、サブフ
ィールドＳＦ１〜ＳＦ３各々の発光維持行程Ｉｃでは、
維持パルスＩＰ_X及びＩＰ_Yが印加されているものの、維
持放電は生起されない。つまり、サブフィールドＳＦ１
〜ＳＦ３では非発光状態となる。一方、サブフィールド
ＳＦ４の画素データ書込行程Ｗｃでは、走査パルスＳＰ
と同時に低電圧の画素データパルスを印加する。このよ
うに画素データパルスが低電圧であると、例え走査パル
スＳＰが同時に印加されていても、上記選択消去放電は
生起されず、放電セル内に形成されていた壁電荷は残留
したままとなる。これにより、サブフィールドＳＦ４の
発光維持行程Ｉｃでは、維持パルスＩＰ_X及びＩＰ_Yが印
加される度にその印加回数(期間)分、すなわち"８"回
(期間)分だけ発光を伴う維持放電が生起される。従っ
て、サブフィールドＳＦ１〜ＳＦ４なる１フィールドの
期間を通じて"８"なる回数(期間)だけ発光が生じ、輝
度"８"に対応した表示が為されるのである。しかしなが
ら、上述した如き駆動方法では、その表示すべき内容に
拘わらず、図３に示されるが如き各種駆動パルスを周期
的に常時印加していなければならないので、消費電力が
高くなるという問題があった。

【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、消費電力を低減
させることが出来るプラズマディスプレイパネルの駆動
方法を提供することを目的とする。

【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、複数の行電極と前記行
電極に交叉して配列された複数の列電極との各交点にて
１画素に対応した放電セルを形成しているプラズマディ
スプレイパネルの駆動方法であって、１フィールドの表
示期間をＮ個のサブフィールドに分割し、前記サブフィ
ールドの各々において、走査パルスを前記行電極の各々
に順次印加して行くと共に前記走査パルス各々の印加タ
イミングに同期して１行分の画素データ各々の論理レベ
ルに応じた電圧を有する画素データパルス各々を１行分
毎に前記列電極の各々に印加することにより前記放電セ
ル各々を選択的に放電せしめて前記放電セル各々を発光
セル又は非発光セルのいずれか一方に設定する画素デー
タ書込行程と、前記サブフィールド各々に対応した回数
だけ維持パルスを前記行電極に印加することにより前記
発光セルのみを前記回数の分だけ放電させる発光維持行
程とを実行し、前記画素データ書込行程において、１行
分に対応した前記画素データ各々の論理レベルが全て所
定レベルになる行に対応した前記行電極に対しては前記
走査パルスの印加を停止せしめる。

【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図５は、本発明による駆動方法に基づ
いてプラズマディスプレイパネルを発光駆動するプラズ
マディスプレイ装置の概略構成を示す図である。図５に
示されるように、かかるプラズマディスプレイ装置は、
プラズマディスプレイパネルとしてのＰＤＰ１０と、こ
れを駆動する各種機能モジュールから構成されている。
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ₁
〜Ｄ_mと、これら列電極各々と交叉して配列されている
夫々ｎ個の行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えて
いる。これら行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ
１０における１行分に対応した行電極を形成している。
列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層
で被覆されており、各行電極対と列電極との交点にて１
画素に対応した放電セルが形成される構造となってい
る。Ａ／Ｄ変換器１は、駆動制御回路２から供給される
クロック信号に応じて、アナログの入力映像信号をサン
プリングしてこれを１画素毎に例えば８ビットの画素デ
ータ(入力画素データ)Ｄに変換し、これをデータ変換回
路３０に供給する。データ変換回路３０は、かかる８ビ
ットの画素データＤを１４ビットの変換画素データＨＤ
に変換し、これをメモリ４、非選択行判別回路５１及び
非発光ＳＦ(サブフィールド)判別回路５２の各々に供給
する。尚、これらデータ変換回路３０、非選択行判別回
路５１及び非発光ＳＦ判別回路５２各々の詳細な動作に
ついては後述する。メモリ４は、駆動制御回路２から供
給された書込信号に従って上記変換画素データＨＤを順
次書き込む。かかる書込動作によりＰＤＰ１０における
１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモ
リ４は、駆動制御回路２から供給された読出信号に従っ
て、この１画面分の変換画素データＨＤ_11-nmを各ビッ
ト桁毎、すなわち、 ＤＢ１_11-nm：変換画素データＨＤ_11-nmの第１ビット目 ＤＢ２_11-nm：変換画素データＨＤ_11-nmの第２ビット目 ＤＢ３_11-nm：変換画素データＨＤ_11-nmの第３ビット目 ＤＢ４_11-nm：変換画素データＨＤ_11-nmの第４ビット目 ＤＢ５_11-nm：変換画素データＨＤ_11-nmの第５ビット目 ＤＢ６_11-nm：変換画素データＨＤ_11-nmの第６ビット目 ＤＢ７_11-nm：変換画素データＨＤ_11-nmの第７ビット目 ＤＢ８_11-nm：変換画素データＨＤ_11-nmの第８ビット目 ＤＢ９_11-nm：変換画素データＨＤ_11-nmの第９ビット目 ＤＢ10_11-nm：変換画素データＨＤ_11-nmの第10ビット目 ＤＢ11_11-nm：変換画素データＨＤ_11-nmの第11ビット目 ＤＢ12_11-nm：変換画素データＨＤ_11-nmの第12ビット目 ＤＢ13_11-nm：変換画素データＨＤ_11-nmの第13ビット目 ＤＢ14_11-nm：変換画素データＨＤ_11-nmの第14ビット目 の如く分割し、これらＤＢ１_11-nm、ＤＢ２_11-nm、・・・
・、ＤＢ14_11-nm各々を１行分毎に順次読み出してアドレ
スドライバ６に供給する。駆動制御回路２は、上述した
如く入力された映像信号中の水平及び垂直同期信号に同
期して、上記Ａ／Ｄ変換器１に対するクロック信号、及
びメモリ４に対する書込・読出信号を発生する。更に、
駆動制御回路２は、非選択行判別回路５１及び非発光Ｓ
Ｆ判別回路５２からの各種判別信号を考慮しつつ図６に
示される発光駆動フォーマットに従ってＰＤＰ１０を駆
動制御すべき各種タイミング信号をアドレスドライバ
６、第１サスティンドライバ７及び第２サスティンドラ
イバ８各々に供給する。尚、駆動制御回路２は、図６に
示されるように、１フィールドの表示期間を１４個のサ
ブフィールドＳＦ１〜ＳＦ１４に分割してＰＤＰ１０を
駆動制御する。この際、各サブフィールド内では、ＰＤ
Ｐ１０の各放電セルに対して画素データの書き込みを行
って"発光セル"及び非発光セル"の設定を行う画素デー
タ書込行程Ｗｃと、上記"発光セル"のみを図６に示され
る回数(期間)分だけ放電発光せしめることにより、発光
状態を維持させる発光維持行程Ｉｃとを実施する。又、
先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放
電セル内の壁電荷量を初期化せしめる一斉リセット行程
Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみ
で、全放電セル内の壁電荷を一斉に消去する消去行程Ｅ
を実行する。アドレスドライバ６、第１サスティンドラ
イバ７及び第２サスティンドライバ８各々は、これら一
斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維
持行程Ｉｃ、消去行程Ｅ各々での上記動作を実現すべ
く、ＰＤＰ１０の列電極Ｄ₁〜Ｄ_m、行電極Ｘ₁〜Ｘ_n及び
Ｙ₁〜Ｙ_n各々に対して各種駆動パルスを印加する。図７
は、かかる駆動パルスの印加タイミングの一例を示す図
である。先ず、サブフィールドＳＦ１の一斉リセット行
程Ｒｃにおいて、第１サスティンドライバ７及び第２サ
スティンドライバ８は、負極性のリセットパルスＲＰ_x
及び正極性のリセットパルスＲＰ_Yを行電極Ｘ₁〜Ｘ_n及
びＹ₁〜Ｙ_nに同時に印加する。これらリセットパルスＲ
Ｐ_x及びＲＰ_Yの印加により、ＰＤＰ１０中の全ての放電
セルがリセット放電され、各放電セル内には一様に所定
の壁電荷が形成される。これにより、ＰＤＰ１０におけ
る全ての放電セルは、一旦、"発光セル"に初期設定され
る。次に、サブフィールドＳＦ１の画素データ書込行程
Ｗｃにおいて、アドレスドライバ６は、上述した如くメ
モリから供給されたＤＢ１_11-nm各々の論理レベルに対
応した電圧を有する画素データパルスを生成し、これを
１行分毎に順次列電極Ｄ_1-mに印加して行く。すなわ
ち、先ず、上記ＤＢ１_11-nmの内から第１行目に対応し
た分、つまりＤＢ１_11-1mを抽出し、これらＤＢ１_11-1m
各々の論理レベルに対応したｍ個分の画素データパルス
からなる画素データパルス群ＤＰ１₁を生成して図７の
如く列電極Ｄ_1-mに同時印加する。次に、ＤＢ１_11-nmの
第２行目に対応したＤＢ１_21-2mを抽出し、これらＤＢ
１_21-2m各々の論理レベルに対応したｍ個分の画素デー
タパルスからなる画素データパルス群ＤＰ１₂を生成し
て列電極Ｄ_1-mに同時印加する。以下、同様にして、１
行分毎の画素データパルス群ＤＰ１₃〜ＤＰ１_nを順次列
電極Ｄ_1-mに印加して行く。尚、アドレスドライバ６
は、ＤＢ１の論理レベルが例えば"１"である場合には高
電圧の画素データパルスを生成し、ＤＢ１の論理レベル
が"０"である場合には低電圧(０ボルト)の画素データパ
ルスを生成するものとする。又、サブフィールドＳＦ２
の画素データ書込行程Ｗｃでは、アドレスドライバ６
は、上述した如くメモリから供給されたＤＢ２_11-nm各
々から、その論理レベルに対応した電圧を有する画素デ
ータパルスを生成し、これを１行分毎に順次列電極Ｄ
_1-mに印加して行く。すなわち、先ず、上記ＤＢ２_11-nm
の内から第１行目に対応した分、つまりＤＢ２_11-1mを
抽出し、これらＤＢ２_11-1m各々の論理レベルに対応し
たｍ個分の画素データパルスからなる画素データパルス
群ＤＰ２₁を生成してこれらを図７の如く列電極Ｄ_1-mに
同時印加する。次に、ＤＢ２_11-nmの第２行目に対応し
たＤＢ２_21-2mを抽出し、これらＤＢ２_21-2m各々の論理
レベルに対応したｍ個分の画素データパルスからなる画
素データパルス群ＤＰ２₂を生成して、これらを列電極
Ｄ_1-mに同時印加する。以下、同様にして、１行分毎の
画素データパルス群ＤＰ２₃〜ＤＰ２_nを順次列電極Ｄ
_1-mに印加して行く。アドレスドライバ６は、サブフィ
ールドＳＦ３〜ＳＦ１４各々での画素データ書込行程Ｗ
ｃにおいても上述した方法と同様に、ＤＢ３_11-nm〜Ｄ
Ｂ14_11-nm各々から画素データパルス群ＤＰ３_1-n〜ＤＰ
１４_1-nを生成し、これらを１行分毎に順次列電極Ｄ_1-m
に印加して行く。ここで、第２サスティンドライバ８
は、上述した如き画素データパルス群ＤＰの各印加タイ
ミングと同一タイミングにて、図７に示されるが如き負
極性の走査パルスＳＰを発生してこれを行電極Ｙ₁〜Ｙ_n
へと順次印加して行く。この際、走査パルスＳＰが印加
された"行"と、高電圧の画素データパルスが印加され
た"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。つまり、上記変換画素データＨＤに
おける各ビット(第１ビット〜第１４ビット)の論理レベ
ルが、サブフィールドＳＦ１〜ＳＦ１４各々での画素デ
ータ書込行程Ｗｃにおいて選択消去放電を実施するか否
かを決定しているのである。かかる選択消去放電によ
り、上記一斉リセット行程Ｒｃにて"発光セル"の状態に
初期化された放電セルは、"非発光セル"に推移する。
尚、上記高電圧の画素データパルスが印加されなかっ
た"列"に形成されている放電セルには放電が生起され
ず、上記一斉リセット行程Ｒｃにて初期化された状態、
つまり"発光セル"の状態が維持される。すなわち、各画
素データ書込行程Ｗｃの実行により、その直後の発光維
持行程ｃＩにおいて後述するが如く発光を伴う維持放電
が生起される"発光セル"と、維持放電が生起されずに非
発光のままの"非発光セル"とが、画素データに応じて択
一的に設定され、いわゆる各放電セルに対する画素デー
タの書き込みが為されるのである。又、各サブフィール
ドＳＦ１〜ＳＦ１４各々で実行される発光維持行程Ｉｃ
では、第１サスティンドライバ７及び第２サスティンド
ライバ８は、行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに対して図７
に示されるように交互に正極性の維持パルスＩＰ_X及び
ＩＰ_Yを印加する。ここで、各サブフィールドの発光維
持行程Ｉｃにおいて印加される維持パルスＩＰの回数
は、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ である。かかる維持パルスの印加により、上記画素デー
タ書込行程Ｗｃにて壁電荷が残留したままとなっている
放電セル、すなわち"発光セル"は、維持パルスＩＰ_X及
びＩＰ_Yが印加される度に維持放電し、上記回数(期間)
分だけその放電発光状態を維持する。この際、各サブフ
ィールドＳＦ１〜ＳＦ１４で実行すべき維持放電の回数
の比を上述した如き非線形（すなわち、逆ガンマ比率、
Ｙ＝Ｘ^2.2）にすることにより、入力画素データＤの非
線形特性（ガンマ特性）を補正するようにしている。
又、図４に示されるように、最後尾のサブフィールドで
の消去行程Ｅにおいて、アドレスドライバ６は、消去パ
ルスＡＰを発生してこれを列電極Ｄ_1-mの各々に印加す
る。第２サスティンドライバ８は、かかる消去パルスＡ
Ｐの印加タイミングと同時に消去パルスＥＰを発生して
これを行電極Ｙ₁〜Ｙ_n各々に印加する。これら消去パル
スＡＰ及びＥＰの同時印加により、ＰＤＰ１０における
全放電セル内において消去放電が生起され、全ての放電
セル内に残存している壁電荷が消滅する。すなわち、か
かる消去放電により、ＰＤＰ１０における全ての放電セ
ルが非"発光セル"になるのである。ここで、図５の非選
択行判別回路５１は、１画面分の上記変換画素データＨ
Ｄ _11-nmに基づき、選択消去放電が生起されない"行"(以
下、非選択行と称する)を判別し、この非選択行各々を
示す非選択行判別信号ＮＳを駆動制御回路２に供給す
る。例えば、非選択行判別回路５１は、変換画素データ
ＨＤ_11-nmを各ビット桁毎にＤＢ１_11-nm、ＤＢ
２_11-nm、ＤＢ３_11-nm、・・・・、ＤＢ14_11-nmの如く１４
分割して、サブフィールドＳＦ１〜ＳＦ１４各々に割り
当て、各サブフィールド毎に、上記ＤＢにおける第１列
〜第ｍ列各々に対応した１行分のデータビット各々の論
理レベルが全て"０"である"行"を非選択行とするのであ
る。尚、この非選択行が存在しない場合には、非選択行
判別回路５１は、レベル"０"の非選択行判別信号ＮＳを
駆動制御回路２に供給する。駆動制御回路２は、かかる
非選択行判別信号ＮＳがレベル"０"である場合には、図
７に示されるが如く、負極性の走査パルスＳＰを行電極
Ｙ₁〜Ｙ_nへと順次印加すべき走査パルスタイミング信号
を第２サスティンドライバ８に供給する。一方、かかる
非選択行判別信号ＮＳが非選択行の存在を示す場合に
は、この非選択行に対してのみ、上記走査パルスＳＰの
印加を停止するようにした走査パルスタイミング信号を
第２サスティンドライバ８に供給する。図８は、かかる
非選択行が存在する場合における１フィールドでの各種
駆動パルスの印加タイミングの一例を示す図である。図
８においては、変換画素データＨＤ_11-nmの第１ビット
目からなるＤＢ１_{11- nm}中の第２行目に対応した分、つ
まりＤＢ１_21-2mの全ビットが論理レベル"０"であり、
更に、変換画素データＨＤ_11-nmの第２ビット目からな
るＤＢ２_11-nm中の第ｎ行目に対応した分、つまりＤＢ
２_n1-nmの全ビットが論理レベル"０"である場合を示し
ている。このように、ＤＢ１_21-2mの全ビットが論理レ
ベル"０"であると、アドレスドライバ６は、図８に示さ
れるサブフィールドＳＦ１での画素データ書込行程Ｗｃ
において、全てが低電圧(０ボルト)となる画素データパ
ルス群ＤＰ１₂を列電極Ｄ_1-mに印加することになる。
又、ＤＢ２_n1-nmの全ビットが論理レベル"０"である
と、アドレスドライバ６は、サブフィールドＳＦ２での
画素データ書込行程Ｗｃにおいて、全てが低電圧(０ボ
ルト)となる画素データパルス群ＤＰ２_nを列電極Ｄ_1-m
に印加することになる。この際、画素データパルス群Ｄ
Ｐが上述の如く低電圧であると、例え、走査パルスＳＰ
が印加されていても、選択消去放電は生起されない。そ
こで、非選択行判別回路５１にて、第１列〜第ｍ列のい
ずれにも選択消去放電が生起されない"行"、すなわち非
選択行を、変換画素データＨＤ_11-nmに基づいて予め判
別しておき、この非選択行に対しては、図８のＳＦ１の
第２行目及びＳＦ２の第ｎ行目に示されるように、走査
パルスＳＰの印加を停止するようにしたのである。よっ
て、走査パルスＳＰの印加を停止した分だけ消費電力が
抑えられるようになる。又、図５の非発光ＳＦ判別回路
５２は、１画面分の上記変換画素データＨＤ_{11 -nm}に基
づき、各サブフィールド毎の発光維持行程Ｉｃにおい
て、１画面分の全ての放電セルが非発光状態となるサブ
フィールド(以下、非発光ＳＦと称する)を判別し、この
非発光ＳＦを示す非発光ＳＦ判別信号ＮＬを駆動制御回
路２に供給する。尚、この非発光ＳＦが存在しない場合
には、非発光ＳＦ判別回路５２は、レベル"０"の非発光
ＳＦ判別信号ＮＬを駆動制御回路２に供給する。駆動制
御回路２は、かかる非発光ＳＦ判別信号ＮＬがレベル"
０"である場合には、図７及び図８に示されるが如く、
正極性の維持パルスＩＰ_X及びＩＰ_Yを交互に行電極Ｘ及
びＹに印加すべき維持パルスタイミング信号を第１サス
ティンドライバ７及び第２サスティンドライバ８に供給
する。一方、かかる非発光ＳＦ判別信号ＮＬが非発光Ｓ
Ｆの存在を示す場合には、この非発光ＳＦにて示される
サブフィールドの発光維持行程Ｉｃに対してのみ、上記
維持パルスＩＰ_X及びＩＰ_Yの印加を停止するようにした
維持パルスタイミング信号を第１サスティンドライバ７
及び第２サスティンドライバ８に供給する。図９は、か
かる非発光ＳＦがサブフィールドＳＦ１４である場合に
おける各種駆動パルスの印加タイミングの一例を示す図
である。このように、非発光ＳＦ判別回路５２により、
全ての放電セルが非発光となるサブフィールドがＳＦ１
４であると判別されると、第１サスティンドライバ７及
び第２サスティンドライバ８は、図９に示されるが如く
サブフィールドＳＦ１４の発光維持行程Ｉｃに対しての
み、維持パルスＩＰ_X及びＩＰ_Yの印加を停止する。よっ
て、維持パルスＩＰ_X及びＩＰ_Yを印加しない分だけ消費
電力が抑えられるようになるのである。図１０は、図６
に示されるが如き発光駆動フォーマットに基づいて実施
される発光駆動の全パターンを示す図である。図１０に
示されるように、サブフィールドＳＦ１〜ＳＦ１４の内
の１つのサブフィールドでの画素データ書込行程Ｗｃに
おいてのみで、各放電セルに対して選択消去放電を実施
する(黒丸にて示す)。すなわち、一斉リセット行程Ｒｃ
の実行によってＰＤＰ１０の全放電セル内に形成された
壁電荷は、上記選択消去放電が実施されるまでの間残留
し、その間に存在するサブフィールドＳＦ各々での発光
維持行程Ｉｃにおいて発光を伴う維持放電を促す(白丸
にて示す)。つまり、各放電セルは、１フィールド期間
内において上記選択消去放電が為されるまでの間、"発
光セル"となり、その間に存在するサブフィールド各々
での発光維持行程Ｉｃにおいて、図６に示されるが如き
回数の分だけ発光を繰り返すのである。この際、図１０
に示されるように、各放電セルが"発光セル"から"非発
光セル"へと推移する回数は、１フィールド期間内にお
いて必ず１回以下となるようにしている。すなわち、１
フィールド期間内において一旦、非"発光セル"に設定し
た放電セルを再び"発光セル"に復帰させるような発光駆
動パターンを禁止したのである。よって、画像表示に関
与していないにも拘わらず強い発光を伴う上記一斉リセ
ット動作を図６〜図９に示されるように、１フィールド
期間内において１回だけ実施しておけば良いので、コン
トラストの低下を抑えることが出来る。又、１フィール
ド期間内において実施する選択消去放電は、図１０の黒
丸にて示されるが如く１回である為、この選択消去放電
が実施されたサブフィールド、及びそれ以降に存在する
サブフィールド各々の発光維持行程Ｉｃでは、放電セル
は非発光状態となる。よって、非発光ＳＦ判別回路５２
は、１画面分の上記変換画素データＨＤ_{11-n m}に基づい
て１画面分の全ての放電セルが非発光状態となる非発光
ＳＦを検出した場合には、この非発光ＳＦにて示される
サブフィールドと、それ以降に存在する全てのサブフィ
ールド各々とを示す非発光ＳＦ判別信号ＮＬを駆動制御
回路２に供給すれば良い。ここで、かかる図１０に示さ
れるが如き発光駆動パターンによれば、発光輝度比が、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ なる１５段階の中間調表現が可能になる。ところが、上
記Ａ／Ｄ変換器１から供給される画素データＤは、８ビ
ット、すなわち、２５６段階の中間調を表現しているも
のである。そこで、上記１５段階の階調駆動によっても
２５６段階に近い中間調表示を実現させるべく、図２に
示されるデータ変換回路３０によってデータ変換を行う
のである。図１１は、かかるデータ変換回路３０の内部
構成を示す図である。図１１において、ＡＢＬ(自動輝
度制御)回路３１は、ＰＤＰ１０の画面上に表示される
画像の平均輝度が所定の輝度範囲内に収まるように、Ａ
／Ｄ変換器１から順次供給されてくる各画素毎の画素デ
ータＤに対して輝度レベルの調整を行い、この際得られ
た輝度調整画素データＤ_BLを第１データ変換回路３２に
供給する。かかる輝度レベルの調整は、後述するが如く
各サブフィールドでの発光回数の比を非線形に設定して
逆ガンマ補正を行う前に行われる。よって、ＡＢＬ回路
３１は、画素データＤに逆ガンマ補正を施し、この際得
られた逆ガンマ変換画素データの平均輝度に応じて上記
画素データＤの輝度レベルを自動調整するように構成さ
れている。これにより、輝度調整による表示品質の劣化
を防止するのである。図１２は、かかるＡＢＬ回路３１
の内部構成を示す図である。図１２において、レベル調
整回路３１０は、後述する平均輝度検出回路３１１によ
って求められた平均輝度に応じて画素データＤのレベル
を調整して得られた輝度調整画素データＤ_BLを出力す
る。データ変換回路３１２は、かかる輝度調整画素デー
タＤ_BLを図１３に示されるが如き非線形特性からなる逆
ガンマ特性(Y=X ^2.2）にて変換したものを逆ガンマ変換
画素データＤｒとして平均輝度レベル検出回路３１１に
供給する。すなわち、データ変換回路３１２にて、輝度
調整画素データＤ_BLに対して逆ガンマ補正を施すことに
より、ガンマ補正の解除された元の映像信号に対応した
画素データ（逆ガンマ変換画素データＤｒ）を復元する
のである。平均輝度検出回路３１１は、各サブフィール
ドでの発光期間を指定する例えば図１４に示されるが如
き輝度モード１〜４の中から、上述の如く求めた平均輝
度に応じた輝度にてＰＤＰ１０を発光駆動し得る輝度モ
ードを選択し、この選択した輝度モードを示す輝度モー
ド信号ＬＣを駆動制御回路２に供給する。この際、駆動
制御回路２は、図６に示されるサブフィールドＳＦ１〜
ＳＦ１４各々の発光維持行程Ｉｃにおいて維持放電する
回数、すなわち、各発光維持行程Ｉｃ内において印加す
べき維持パルスの数を、図１４に示されるが如き輝度モ
ード信号ＬＣにて指定されたモードに従って設定する。
すなわち、図６に示されている各サブフィールドでの発
光回数は、輝度モード１が設定された際における発光回
数を示すものであり、仮に輝度モード２が設定された場
合には、 ＳＦ１：２ ＳＦ２：６ ＳＦ３：１０ ＳＦ４：１６ ＳＦ５：２０ ＳＦ６：２６ ＳＦ７：３２ ＳＦ８：３８ ＳＦ９：４４ ＳＦ10：５０ ＳＦ11：５６ ＳＦ12：６４ ＳＦ13：７０ ＳＦ14：７８ なる回数にて、各サブフィールドの発光維持行程Ｉｃに
おいて維持放電が実施される。尚、かかる発光駆動にお
いても、各サブフィールドＳＦ１〜ＳＦ１４各々での発
光回数の比が非線形(すなわち、逆ガンマ比率、Ｙ＝Ｘ
^2.2)に設定されており、これにより入力画素データＤの
非線形特性（ガンマ特性）が補正される。又、平均輝度
検出回路３１１は、かかる逆ガンマ変換画素データＤｒ
からその平均輝度を求めて上記レベル調整回路３１０に
供給する。ここで、図１１における第１データ変換回路
３２は、図１５に示されるが如き変換特性に基づいて２
５６階調（８ビット）の輝度調整画素データＤ_BLを１４
×１６／２５５（２２４／２５５）にした８ビット（０
〜２２４）の変換画素データＨＤ_pに変換して多階調化
処理回路３３に供給する。具体的には、８ビット（０〜
２５５）の輝度調整画素データＤ_BLがかかる変換特性に
基づく図１６及び図１７に示されるが如き変換テーブル
に従って変換される。すなわち、この変換特性は、入力
画素データのビット数、多階調化による圧縮ビット数及
び表示階調数に応じて設定される。このように、後述す
る多階調化処理回路３３の前段に第１データ変換回路３
２を設けて、表示階調数、多階調化による圧縮ビット数
に合わせた変換を施し、これにより輝度調整画素データ
Ｄ_BLを上位ビット群（多階調化画素データに対応）と下
位ビット群（切り捨てられるデータ：誤差データ）をビ
ット境界で切り分け、この信号に基づいて多階調化処理
を行うようになっている。これにより、多階調化処理に
よる輝度飽和の発生及び表示階調がビット境界にない場
合に生じる表示特性の平坦部の発生（すなわち、階調歪
みの発生）を防止することができる。尚、下位ビット群
は切り捨てられるので階調数が減少することになるが、
その階調数の減少分は、以下に説明する多階調化処理回
路３３の動作により擬似的に得られるようにしている。
図１８は、かかる多階調化処理回路３３の内部構成を示
す図である。図１８に示されるが如く、多階調化処理回
路３３は、誤差拡散処理回路３３０及びディザ処理回路
３５０から構成される。先ず、誤差拡散処理回路３３０
におけるデータ分離回路３３１は、上記第１データ変換
回路３２から供給された８ビットの変換画素データＨＤ
_P中の下位２ビット分を誤差データ、上位６ビット分を
表示データとして分離する。加算器３３２は、かかる誤
差データとしての変換画素データＨＤ_P中の下位２ビッ
ト分と、遅延回路３３４からの遅延出力と、係数乗算器
３３５の乗算出力とを加算して得た加算値を遅延回路３
３６に供給する。遅延回路３３６は、加算器３３２から
供給された加算値を、画素データのクロック周期と同一
の時間を有する遅延時間Ｄだけ遅らせ、これを遅延加算
信号ＡＤ₁として上記係数乗算器３３５及び遅延回路３
３７に夫々供給する。係数乗算器３３５は、上記遅延加
算信号ＡＤ₁に所定係数値Ｋ₁(例えば、"7/16")を乗算し
て得られた乗算結果を上記加算器３３２に供給する。遅
延回路３３７は、上記遅延加算信号ＡＤ₁を更に(１水平
走査期間−上記遅延時間Ｄ×４）なる時間だけ遅延させ
たものを遅延加算信号ＡＤ₂として遅延回路３３８に供
給する。遅延回路３３８は、かかる遅延加算信号ＡＤ₂
を更に上記遅延時間Ｄだけ遅延させたものを遅延加算信
号ＡＤ₃として係数乗算器３３９に供給する。又、遅延
回路３３８は、かかる遅延加算信号ＡＤ₂を更に上記遅
延時間Ｄ×２なる時間分だけ遅延させたものを遅延加算
信号ＡＤ₄として係数乗算器３４０に供給する。更に、
遅延回路３３８は、かかる遅延加算信号ＡＤ₂を上記遅
延時間Ｄ×３なる時間分だけ遅延させたものを遅延加算
信号ＡＤ₅として係数乗算器３４１に供給する。係数乗
算器３３９は、上記遅延加算信号ＡＤ₃に所定係数値Ｋ₂
(例えば、"3/16")を乗算して得られた乗算結果を加算器
３４２に供給する。係数乗算器３４０は、上記遅延加算
信号ＡＤ₄に所定係数値Ｋ₃(例えば、"5/16")を乗算して
得られた乗算結果を加算器３４２に供給する。係数乗算
器３４１は、上記遅延加算信号ＡＤ₅に所定係数値Ｋ
₄(例えば、"1/16")を乗算して得られた乗算結果を加算
器３４２に供給する。加算器３４２は、上記係数乗算器
３３９、３４０及び３４１各々から供給された乗算結果
を加算して得られた加算信号を上記遅延回路３３４に供
給する。遅延回路３３４は、かかる加算信号を上記遅延
時間Ｄなる時間分だけ遅延させて上記加算器３３２に供
給する。加算器３３２は、上記誤差データ(変換画素デ
ータＨＤ_P中の下位２ビット分)と、遅延回路３３４から
の遅延出力と、係数乗算器３３５の乗算出力とを加算
し、この際、桁上げがない場合には論理レベル"０"、桁
上げがある場合には論理レベル"1"のキャリアウト信号
Ｃ_Oを発生して加算器３３３に供給する。加算器３３３
は、上記表示データ(変換画素データＨＤ_P中の上位６ビ
ット分)に、上記キャリアウト信号Ｃ_Oを加算したものを
６ビットの誤差拡散処理画素データＥＤとして出力す
る。以下に、かかる構成からなる誤差拡散処理回路３３
０の動作について説明する。例えば、図１９に示される
が如きＰＤＰ１０の画素Ｇ(j,k)に対応した誤差拡散処
理画素データＥＤを求める場合、先ず、かかる画素Ｇ
(j,k)の左横の画素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k
-1)、真上の画素Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-
1,k+1)各々に対応した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ₁ 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ₃ 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ₄ 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ₅ 各々を、上述した如き所定の係数値Ｋ₁〜Ｋ₄をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤ_Pの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号Ｃ_Oを変換画素データＨＤ_P中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
誤差拡散処理回路３３０は、かかる構成により、変換画
素データＨＤ_P中の上位６ビット分を表示データ、残り
の下位２ビット分を誤差データとして捉え、周辺画素
｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、Ｇ(j-1,k-1)｝
各々での誤差データを重み付け加算したものを、上記表
示データに反映させるようにしている。この動作によ
り、原画素｛Ｇ(j,k)｝における下位２ビット分の輝度
が上記周辺画素により擬似的に表現され、それ故に８ビ
ットよりも少ないビット数、すなわち６ビット分の表示
データにて、上記８ビット分の画素データと同等の輝度
階調表現が可能になるのである。尚、この誤差拡散の係
数値が各画素に対して一定に加算されていると、誤差拡
散パターンによるノイズが視覚的に確認される場合があ
り画質を損なってしまう。そこで、後述するディザ係数
の場合と同様に４つの画素各々に割り当てるべき誤差拡
散の係数Ｋ₁〜Ｋ₄を１フィールド毎に変更するようにし
ても良い。ディザ処理回路３５０は、かかる誤差拡散処
理回路３３０から供給された誤差拡散処理画素データＥ
Ｄにディザ処理を施すことにより、６ビットの誤差拡散
処理画素データＥＤと同等な輝度階調レベルを維持しつ
つもビット数を更に４ビットに減らした多階調化処理画
素データＤ_Sを生成する。尚、かかるディザ処理では、
隣接する複数個の画素により１つの中間表示レベルを表
現するものである。例えば、８ビットの画素データの内
の上位６ビットの画素データを用いて８ビット相当の階
調表示を行う場合、左右、上下に互いに隣接する４つの
画素を１組とし、この１組の各画素に対応した画素デー
タ各々に、互いに異なる係数値からなる４つのディザ係
数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理
によれば、４画素で４つの異なる中間表示レベルの組み
合わせが発生することになる。よって、例え画素データ
のビット数が６ビットであっても、表現出来る輝度階調
レベルは４倍、すなわち、８ビット相当の中間調表示が
可能となるのである。しかしながら、ディザ係数ａ〜ｄ
なるディザパターンが各画素に対して一定に加算されて
いると、このディザパターンによるノイズが視覚的に確
認される場合があり画質を損なってしまう。そこで、デ
ィザ処理回路３５０においては、４つの画素各々に割り
当てるべき上記ディザ係数ａ〜ｄを１フィールド毎に変
更するようにしている。図２０は、かかるディザ処理回
路３５０の内部構成を示す図である。図２０において、
ディザ係数発生回路３５２は、互いに隣接する４つの画
素毎に４つのディザ係数ａ、ｂ、ｃ、ｄを発生してこれ
らを順次加算器３５１に供給する。例えば、図２１に示
されるように、第ｊ行に対応した画素Ｇ(j,k)及び画素
Ｇ(j,k+1)、第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び
画素Ｇ(j+1,k+1)なる４つの画素各々に対応した４つの
ディザ係数ａ、ｂ、ｃ、ｄを発生する。この際、ディザ
係数発生回路３５２は、これら４つの画素各々に割り当
てるべき上記ディザ係数ａ〜ｄを図２１に示されるよう
に１フィールド毎に変更して行く。すなわち、最初の第
１フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。加算器３５１は、上記誤差
拡散処理回路３３０から供給されてくる上記画素Ｇ(j,
k)、画素Ｇ(j,k+1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k
+1)各々に対応した誤差拡散処理画素データＥＤ各々
に、上述の如く各フィールド毎に割り当てられたディザ
係数ａ〜ｄを夫々加算し、この際得られたディザ加算画
素データを上位ビット抽出回路３５３に供給する。例え
ば、図２１に示される第１フィールドにおいては、画素
Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋ディ
ザ係数ａ、画素Ｇ(j,k+1)に対応した誤差拡散処理画素
データＥＤ＋ディザ係数ｂ、画素Ｇ(j+1,k)に対応した
誤差拡散処理画素データＥＤ＋ディザ係数ｃ、画素Ｇ(j
+1,k+1)に対応した誤差拡散処理画素データＥＤ＋ディ
ザ係数ｄの各々をディザ加算画素データとして上位ビッ
ト抽出回路３５３に順次供給して行くのである。上位ビ
ット抽出回路３５３は、かかるディザ加算画素データの
上位４ビット分までを抽出し、これを多階調化画素デー
タＤ_Sとして図１１に示される第２データ変換回路３４
に供給する。第２データ変換回路３４は、かかる多階調
化画素データＤ_Sを図１０に示されるが如き変換テーブ
ルに従って、サブフィールドＳＦ１〜ＳＦ１４各々に対
応した第１〜第１４ビットからなる変換画素データＨＤ
に変換する。尚、多階調化画素データＤ_Sは、８ビット
（２５６階調）の入力画素データＤを第１データ変換
（図１６及び図１７の変換テーブル）にしたがって２２
４／２２５にし、更に、例えば誤差拡散処理及びディザ
処理の如き多階調化処理により、夫々２ビット分が圧縮
されて、計４ビット（１５階調）のデータに変換された
ものである。ここで、変換画素データＨＤにおける第１
〜第１４ビットの内、論理レベル"１"のビットは、その
ビットに対応したサブフィールドＳＦでの画素データ書
込行程Ｗｃにおいて選択消去放電を実施させることを示
すものである。上述した如きデータ変換回路３０の動作
によれば、図１０に示されるが如き１５段階の階調駆動
でも、実際の視覚上における階調表現は２５６階調に迫
るものとなる。以上の如く、本発明においては、非選択
行判別回路５１及び非発光ＳＦ判別回路５２により、選
択消去放電を生起させない"行"、並びに維持放電を生起
させないサブフィールドを、画素データ(変換画素デー
タＨＤ)の段階で判別する。ここで、選択消去放電を生
起させないと判別された"行"に対しては走査パルスＳＰ
の印加を停止し、維持放電を生起させないと判別された
サブフィールドに対しては維持パルスＩＰの印加を停止
することにより、消費電力の低減を図るようにしたので
ある。尚、上記実施例においては、画素データの書込方
法として、１フィールドの先頭において予め各放電セル
に強制的に壁電荷を形成させて全放電セルを"発光セル"
に設定しておき、画素データに応じて選択的にその壁電
荷を消去することにより画素データの書込を為す、いわ
ゆる選択消去アドレス法を採用した場合について述べ
た。しかしながら、本発明は、画素データの書込方法と
して、画素データに応じて選択的に壁電荷を形成するよ
うにした、いわゆる選択書込アドレス法を採用した場合
についても同様に適用可能である。図２２は、かかる選
択書込アドレス法を採用した場合における発光駆動フォ
ーマットを示す図である。又、図２３は、かかる選択書
込アドレス法を採用した場合に第２データ変換回路３４
において用いられる変換テーブル、及び１フィールド期
間内で実施される発光駆動の全パターンを示す図であ
る。図２２において、先頭のサブフィールドＳＦ１４で
の一斉リセット行程Ｒｃでは、第１サスティンドライバ
７及び第２サスティンドライバ８は、図７に示されるも
のと同様なリセットパルスＲＰ_x及びＲＰ_YをＰＤＰ１０
の行電極Ｘ及びＹに夫々同時に印加する。これにより、
ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、
各放電セル内に強制的に壁電荷を形成させる。その直後
に、第１サスティンドライバ７は、短パルス幅の負極性
の消去パルスをＰＤＰ１０の行電極Ｘ ₁〜Ｘ_nに一斉に印
加することにより、全放電セル内に形成された上記壁電
荷を消去させる。すなわち、図２２に示される一斉リセ
ット行程Ｒｃの実行によれば、ＰＤＰ１０における全て
の放電セルは非"発光セル"の状態に初期化されるのであ
る。一方、画素データ書込行程Ｗｃでは、走査パルスＳ
Ｐが印加された"行"と、高電圧の画素データパルスが印
加された"列"との交差部の放電セルにのみ放電(選択書
込放電)が生じ、その放電セル内に選択的に壁電荷が形
成される。かかる選択書込放電により、上記一斉リセッ
ト行程Ｒｃにて"非発光セル"の状態に初期化された放電
セルは、"発光セル"に推移する。尚、上記低電圧の画素
データパルスが印加された"列"に形成されている放電セ
ルには上述のような選択書込放電は生起されず、上記一
斉リセット行程Ｒｃにて初期化された状態、つまり"非
発光セル"の状態を維持する。すなわち、画素データ書
込行程Ｗｃの実行により、後述する維持発光行程におい
て発光状態が維持される"発光セル"と、非発光状態のま
まの"非発光セル"とが、画素データに応じて択一的に設
定され、いわゆる各放電セルに対する画素データの書き
込みが為されるのである。ここで、かかる選択書込アド
レス法による発光駆動を実施する場合には、図２３に示
されるように、変換画素データＨＤにおける論理レベ
ル"１"のビットに対応したサブフィールドＳＦにおいて
のみで選択書込放電が実施される（黒丸にて示す）。こ
の際、先頭のサブフィールドＳＦ１４からこの選択書込
放電が実施されまでの間に存在するサブフィールド各々
の発光維持行程Ｉｃでは維持放電が生起されず、この選
択書込放電が実施されたサブフィールド以降に存在する
サブフィールド各々の発光維持行程Ｉｃでは維持放電が
生起され、その発光状態が維持される（白丸にて示
す）。従って、このような選択書込アドレス法を採用し
た場合には、非選択行判別回路５１及び非発光ＳＦ判別
回路５２は、選択書込放電を生起させない"行"、並びに
維持放電を生起させないサブフィールドを、画素データ
(変換画素データＨＤ)の段階で判別する。ここで、選択
書込放電を生起させないと判別された"行"に対しては走
査パルスＳＰの印加を停止し、維持放電を生起させない
と判別されたサブフィールドに対しては維持パルスＩＰ
の印加を停止することにより、消費電力の低減を図るの
である。尚、上記実施例においては、１フィールド期間
内において実施する一斉リセット行程Ｒｃを１回とする
ことにより１５階調の中間調駆動を行うものであるが、
かかる一斉リセット行程Ｒｃを１フィールド期間内にお
いて２回実行することによりその階調駆動数を増やすこ
とも可能である。図２４及び図２５は、かかる点に鑑み
て為された発光駆動フォーマットを示す図である。尚、
図２４は、画素データ書込方法として前述した如き選択
消去アドレス法を採用した場合、図２５は、選択書込ア
ドレス法を採用した場合に適用される発光駆動フォーマ
ットを夫々示すものである。これら図２４及び図２５に
示される発光駆動フォーマットにおいても、１フィール
ド期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個の
サブフィールドに分割している。各サブフィールドで
は、画素データの書き込みを行って"発光セル"及び非"
発光セル"の設定を行う画素データ書込行程Ｗｃと、"発
光セル"に対してのみ発光状態を維持させる発光維持行
程Ｉｃとを実施する。この際、各発光維持行程Ｉｃでの
発光回数は、サブフィールドＳＦ１での発光期間を"１"
とした場合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ に設定している。すなわち、各サブフィールドＳＦ１〜
ＳＦ１４の発光回数の比を非線形（すなわち、逆ガンマ
比率、Ｙ＝Ｘ^2.2）に成るように設定し、これにより入
力画素データＤの非線形特性（ガンマ特性）を補正する
ようにしている。更に、これら各サブフィールドの内、
先頭のサブフィールドと、中間のサブフィールドとで一
斉リセット行程Ｒｃを実行する。つまり、図２４に示さ
れるが如き、選択消去アドレス法を採用した際の駆動で
は、サブフィールドＳＦ１とＳＦ７とで一斉リセット行
程Ｒｃを実行し、図２５に示されるが如き選択書込アド
レス法を採用した際の駆動では、サブフィールドＳＦ１
４とＳＦ６とで一斉リセット行程Ｒｃを実行するのであ
る。又、これら図２４及び図２５に示されるように、１
フィールド期間の最後尾のサブフィールド、及び一斉リ
セット行程Ｒｃを実行する直前のサブフィールドにおい
て、全ての放電セル内に残存している壁電荷を消滅せし
める消去行程Ｅを実行する。図２６及び図２７は、これ
ら図２４及び図２５に示される発光駆動フォーマットに
基づく発光駆動を行う際に、図１１に示される第１デー
タ変換回路３２において用いられる変換テーブルの一例
を示す図である。第１データ変換回路３２は、図２６及
び図２７の変換テーブルに基づいて、２５６階調（８ピ
ット）の入力輝度調整画素データＤ_BLを２２×１６／２
５５（３５２／２５５）にした９ビット（０〜３５２）
の変換画素データＨＤ_pに変換して多階調化処理回路３
３に供給する。多階調化処理回路３３では、上述と同様
に例えば４ビット分の圧縮処理を行い、５ビット（０〜
２２）の多階調化画素データＤｓを出力する。この際、
図１１に示される第２データ変換回路３４は、かかる５
ビットの多階調化画素データＤ_Sを、図２８又は図２９
に示されるが如き変換テーブルに従って１４ビットの変
換画素データＨＤに変換する。この際、図２８は、画素
データ書込法として上記選択消去アドレス法を採用した
場合、図２９は、選択書込アドレス法を採用した場合に
第２データ変換回路３４で用いられる変換テーブル及び
発光駆動の全パターンを夫々示す図である。これら図２
４〜図２９に示されるが如き駆動を実施すれば、発光輝
度比が、 ｛0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、1
50、158、195、206、245、256｝ なる２３段階の中間調駆動が可能になる。このように、
図２４〜図２９に示されている駆動では、１フィールド
期間内におけるサブフィールドを、互いに連続して配置
された複数のサブフィールドからなる２つのサブフィー
ルド群に分けている。例えば、選択消去アドレス法を採
用した場合には、図２４に示されるように、サブフィー
ルドＳＦ１〜ＳＦ６からなるサブフィールド群と、ＳＦ
７〜ＳＦ１４からなるサブフィールド群とに分けてい
る。この際、各サブフィールド群の先頭のサブフィール
ドにおいてのみで夫々一斉リセット行程Ｒｃを実行し
て、全ての放電セルを"発光セル"(選択消去アドレス法
を採用した場合)又は"非発光セル"(選択書込アドレス法
を採用した場合)の状態に初期化する放電を生起させ
る。ここで、各サブフィールド群内において、いずれか
１のサブフィールドの画素データ書込行程Ｗｃにおいて
のみで、放電セルを画素データに応じて"非発光セル"又
は"発光セル"に設定する。更に、各サブフィールドでの
発光維持行程Ｉｃにおいて、上記"発光セル"のみをサブ
フィールドの重み付けに対応した発光回数だけ発光させ
るようにしている。従って、各サブフィールド群内にお
いて、一斉リセット動作、選択消去動作（選択書込動
作）は、各１回となる。かかる駆動方法によれば、選択
消去アドレス法の場合には、表示すべき輝度の増加につ
れて各サブフィールド群内における先頭のサブフィール
ドから順に発光状態となる。一方、選択消去アドレス法
の場合には、表示すべき輝度の増加につれて各サブフィ
ールド群内における最後尾のサブフィールドから順に発
光状態となる。尚、上記図１０及び図２３に示した発光
駆動パターンでは、サブフィールドＳＦ１〜ＳＦ１４の
内のいずれか１の画素データ書込行程Ｗｃにおいて、走
査パルスＳＰと高電圧の画素データパルスとの同時印加
によって選択消去(書込)放電を生起させるようにしてい
る。しかしながら、放電セル内に残留する荷電粒子の量
が少ないと、例え走査パルスＳＰ及び高電圧の画素デー
タパルスが同時に印加されても選択消去(書込)放電が正
常に生起されず、放電セル内の壁電荷を消去(形成)でき
ない場合がある。この際、例えＡ／Ｄ変換後の画素デー
タＤが低輝度を示すデータであっても、最高輝度に対応
した発光が為されてしまい、画像品質を著しく低下させ
るという問題が生じる。そこで、図３０及び図３１に示
されるが如き発光駆動パターンを採用して、このような
誤った発光動作を防止するようにしても良い。尚、図３
０は、上記選択消去アドレス法を採用した場合、図３１
は、選択書込アドレス法を採用した場合に第２データ変
換回路３４で用いられる変換テーブル及び発光駆動の全
パターンを夫々示している。これら図３０及び図３１に
示される発光駆動パターンにおいては、図中の黒丸にて
示されるが如く、互いに連続した２つのサブフィールド
各々の画素データ書込行程Ｗｃにて、連続して選択消去
(書込)放電を実施するようにしている。かかる動作によ
れば、例え、１回目の選択消去(書込)放電で放電セル内
の壁電荷を正常に消滅(形成)させることが出来なくて
も、２回目の選択消去(書込)放電により壁電荷の消滅
(形成)が正常に行われるので、前述した如き誤った維持
発光が防止される。尚、これら２回分の選択消去(書込)
放電は、互いに連続したサブフィールドで行う必要はな
い。要するに、１回目の選択消去(書込)放電が終了した
後の、いずれかのサブフィールドで２回目の選択消去
(書込)放電を行うようにすれば良いのである。

【発明の効果】以上詳述した如く、本発明においては、
選択消去(書込)放電が生起されない非選択行、及び維持
放電が生起されないサブフィールド各々を、画素データ
に基づいて予め判別しておき、かかる非選択行に対して
は走査パルスの印加を停止し、維持放電が生起されない
サブフィールドに対しては維持パルスの印加を停止する
ようにしている。よって、本発明によれば、プラズマデ
ィスプレイパネルに対する上記走査パルス及び維持パル
スの印加を停止した分だけ消費電力の低減を図ることが
出来る。

【図面の簡単な説明】

【図１】プラズマディスプレイ装置の概略構成を示す図
である。

【図２】１６階調の中間調表示を実現する為の発光駆動
フォーマットの一例を示す図である。

【図３】ＰＤＰ１０に印加される駆動パルスの印加タイ
ミングの一例を示す図である。

【図４】サブフィールド法による発光駆動パターンの一
例を示す図である。

【図５】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の構
成を示す図である。

【図６】図５に示されるプラズマディスプレイ装置にお
ける発光駆動フォーマットを示す図である。

【図７】本発明による駆動方法に従ってＰＤＰ１０に印
加される各種駆動パルスの印加タイミングの一例を示す
図である。

【図８】本発明による駆動方法に従ってＰＤＰ１０に印
加される各種駆動パルスの印加タイミングの一例を示す
図である。

【図９】本発明による駆動方法に従ってＰＤＰ１０に印
加される各種駆動パルスの印加タイミングの一例を示す
図である。

【図１０】選択消去アドレス法を採用して画素データ書
込を行う際における発光駆動パターンと、この発光駆動
を実施する際に第２データ変換回路３４で用いられる変
換テーブルの一例を示す図である。

【図１１】データ変換回路３０の内部構成を示す図であ
る。

【図１２】ＡＢＬ回路３１の内部構成を示す図である。

【図１３】データ変換回路３１２における変換特性を示
す図である。

【図１４】輝度モードと各サブフィールド毎の発光維持
回数との対応関係を示す図である。

【図１５】第１データ変換回路３２における変換特性を
示す図である。

【図１６】図１５に示される変換特性に基づく変換テー
ブルの一例を示す図である。

【図１７】図１５に示される変換特性に基づく変換テー
ブルの一例を示す図である。

【図１８】多階調化処理回路３３の内部構成を示す図で
ある。

【図１９】誤差拡散処理回路３３０の動作を説明する為
の図である。

【図２０】ディザ処理回路３５０の内部構成を示す図で
ある。

【図２１】ディザ処理回路３５０の動作を説明する為の
図である。

【図２２】選択書込アドレス法を採用した際の発光駆動
フォーマットを示す図である。

【図２３】選択書込アドレス法を採用した際における発
光駆動パターンと、この発光駆動を実施する際に第２デ
ータ変換回路３４で用いられる変換テーブルの一例を示
す図である。

【図２４】選択消去アドレス法を採用した際に、一斉リ
セット行程Ｒｃを１フィールド内において２回実行する
ようにした発光駆動フォーマットの一例を示す図であ
る。

【図２５】選択書込アドレス法を採用した際に、一斉リ
セット行程Ｒｃを１フィールド内において２回実行する
ようにした発光駆動フォーマットの一例を示す図であ
る。

【図２６】図２４及び図２５に示される発光駆動フォー
マットに基づく発光駆動を行う際に第１データ変換回路
３２において用いられる変換テーブルの一例を示す図で
ある。

【図２７】図２４及び図２５に示される発光駆動フォー
マットに基づく発光駆動を行う際に第１データ変換回路
３２において用いられる変換テーブルの一例を示す図で
ある。

【図２８】図２４に示される発光駆動フォーマットに基
づく発光駆動を行う際の発光駆動パターンと、この発光
駆動を実施する際に第２データ変換回路３４で用いられ
る変換テーブルの一例を示す図である。

【図２９】図２５に示される発光駆動フォーマットに基
づく発光駆動を行う際の発光駆動パターンと、この発光
駆動を実施する際に第２データ変換回路３４で用いられ
る変換テーブルの一例を示す図である。

【図３０】選択消去アドレス法を採用した際における発
光駆動パターンと、この発光駆動を実施する際に第２デ
ータ変換回路３４で用いられる変換テーブルの他の一例
を示す図である。

【図３１】選択書込アドレス法を採用した際における発
光駆動パターンと、この発光駆動を実施する際に第２デ
ータ変換回路３４で用いられる変換テーブルの他の一例
を示す図である。

【主要部分の符号の説明】

２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ５１ 非選択行判別回路 ５２ 非発光ＳＦ判別回路

Claims (9)

【特許請求の範囲】
1. 【請求項１】複数の行電極と前記行電極に交叉して配列
   された複数の列電極との各交点にて１画素に対応した放
   電セルを形成しているプラズマディスプレイパネルの駆
   動方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
   し、前記サブフィールドの各々において、 走査パルスを前記行電極の各々に順次印加して行くと共
   に前記走査パルス各々の印加タイミングに同期して１行
   分の画素データ各々の論理レベルに応じた電圧を有する
   画素データパルス各々を１行分毎に前記列電極の各々に
   印加することにより前記放電セル各々を選択的に放電せ
   しめて前記放電セル各々を発光セル又は非発光セルのい
   ずれか一方に設定する画素データ書込行程と、 前記サブフィールド各々に対応した回数だけ維持パルス
   を前記行電極に印加することにより前記発光セルのみを
   前記回数の分だけ放電させる発光維持行程と、を実行
   し、 前記画素データ書込行程において、１行分に対応した前
   記画素データ各々の論理レベルが全て所定レベルになる
   行に対応した前記行電極に対しては前記走査パルスの印
   加を停止せしめることを特徴とするプラズマディスプレ
   イパネルの駆動方法。
2. 【請求項２】前記画素データの論理レベルに基づいて全
   ての前記放電セルが前記非発光セルとなる前記サブフィ
   ールドを判別しこの判別したサブフィールドでの前記発
   光維持行程では前記維持パルスの印加を停止せしめるこ
   とを特徴とする請求項１記載のプラズマディスプレイパ
   ネルの駆動方法。
3. 【請求項３】Ｎ個の前記サブフィールド群における先頭
   部のサブフィールドにおいてのみで全ての前記放電セル
   を放電せしめることにより前記放電セル各々を前記発光
   セル又は前記非発光セルのいずれか一方の状態に初期化
   するリセット行程を実行し、 Ｎ個の前記サブフィールドの内のいずれか１のサブフィ
   ールドでの前記画素データ書込行程において、前記画素
   データに応じて選択的に前記放電セルを選択放電せしめ
   ることにより前記放電セル各々を前記発光セル又は前記
   非発光セルのいずれか一方の状態に設定せしめることを
   特徴とする請求項１記載のプラズマディスプレイパネル
   の駆動方法。
4. 【請求項４】Ｎ個の前記サブフィールドの内のＭ個(２
   ≦Ｍ≦Ｎ)の連続配列されたサブフィールドをサブフィ
   ールド群とし、 前記サブフィールド群における先頭部の前記サブフィー
   ルドにおいてのみで全ての前記放電セルを放電せしめる
   ことにより前記放電セル各々を前記発光セル又は前記非
   発光セルのいずれか一方の状態に初期化するリセット行
   程を実行し、 前記サブフィールド群内のいずれか１の前記サブフィー
   ルドでの前記画素データ書込行程において、前記画素デ
   ータに応じて選択的に前記放電セルを選択放電せしめる
   ことにより前記放電セル各々を前記発光セル又は前記非
   発光セルのいずれか一方の状態に設定せしめることを特
   徴とする請求項１記載のプラズマディスプレイパネルの
   駆動方法。
5. 【請求項５】Ｎ個の前記サブフィールドを、各々が連続
   配列された複数個のサブフィールドからなるサブフィー
   ルド群に分け、 前記サブフィールド群における先頭部の前記サブフィー
   ルドにおいてのみで全ての前記放電セルを放電せしめる
   ことにより前記放電セル各々を前記発光セル又は前記非
   発光セルのいずれか一方の状態に初期化するリセット行
   程を実行し、 前記サブフィールド群内のいずれか１の前記サブフィー
   ルドでの前記画素データ書込行程において、前記画素デ
   ータに応じて選択的に前記放電セルを選択放電せしめる
   ことにより前記放電セル各々を前記発光セル又は前記非
   発光セルのいずれか一方の状態に設定せしめることを特
   徴とする請求項１記載のプラズマディスプレイパネルの
   駆動方法。
6. 【請求項６】前記選択放電を生起したサブフィールドの
   直後のサブフィールドにおける前記画素データ書込行程
   において再び前記選択放電を生起することを特徴とする
   請求項３〜５に記載のプラズマディスプレイパネルの駆
   動方法。
7. 【請求項７】前記サブフィールド群における最後尾のサ
   ブフィールドにおいてのみで全ての前記放電セルを非発
   光セルの状態にする放電を生起させる消去行程を設けた
   ことを特徴とする請求項３〜５記載のプラズマディスプ
   レイパネルの駆動方法。
8. 【請求項８】前記リセット行程では、前記放電セル各々
   をリセット放電せしめて全ての前記放電セル内に壁電荷
   を形成させることにより全ての前記放電セルを前記発光
   セルの状態に初期化し、 前記画素データ書込行程では、前記画素データに応じて
   選択的に前記放電セルを前記非発光セルの状態に設定せ
   しめる選択消去放電を生起することを特徴とする請求項
   ３〜５記載のプラズマディスプレイパネルの駆動方法。
9. 【請求項９】前記リセット行程では、前記放電セル各々
   をリセット放電せしめて全ての前記放電セル内に壁電荷
   を形成させ、その直後に消去放電を生起することにより
   前記放電セル各々内に形成された前記壁電荷を消去して
   全ての前記放電セルを前記非発光セルの状態に初期化
   し、 前記画素データ書込行程では、前記画素データに応じて
   選択的に前記放電セルを前記発光セルの状態に設定せし
   める選択書込放電を生起することを特徴とする請求項３
   〜５記載のプラズマディスプレイパネルの駆動方法。