JP2005004186A

JP2005004186A - 表示装置および表示装置の駆動方法、並びにそれを用いた電気機器

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Publication number: JP2005004186A
Application number: JP2004144390A
Authority: JP
Inventors: Masami Endo; 正己遠藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2003-05-16
Filing date: 2004-05-14
Publication date: 2005-01-06
Anticipated expiration: 2024-05-14
Also published as: JP4647238B2

Abstract

【課題】本発明はメモリへの読み取りと書き込みにかかる時間に差がほとんどないような駆動方法でもフレーム周波数が落ちない表示装置を提供することを課題とする。
【解決手段】書き込み信号の周期毎に、２つのメモリの割り当てを決め、書き込み開始信号と水平方向同期信号を通じて、読み込み開始を決定する読み取り装置及び書き込み装置の同期を取ることのできる表示装置によって課題を解決する事ができる。並びにそれを用いた電子機器を提供する。
【選択図】図１

Description

本発明は、表示装置および表示装置の駆動方法に関するものであり、特に発光素子を用い、メモリの制御回路を有する表示装置に関するものである。メモリの制御回路とは、ＳＲＡＭ（Static Random Access Memory）をはじめとするメモリへの書き込み及び読み取りの制御を行うものである。

発光素子を画素毎に配置し、それらの発光素子の発光を制御することによって、画像の表示を行う表示装置について以下に説明する。

ここで本明細書中では、発光素子は、電界が生じると発光する有機化合物層を、陽極及び陰極で挟んだ構造を有する素子（EL素子）を示すものとして説明を行うが、これに限定されない。

また、本明細書中において、発光素子とは、一重項励起子から基底状態に遷移する際の発光（蛍光）を利用するものと、三重項励起子から基底状態に遷移する際の発光（燐光）を利用するものの両方を示すものとして説明を行う。

有機化合物層としては、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層等が挙げられる。発光素子は、基本的に、陽極／発光層／陰極の順に積み重ねた構造で示されるが、この他に、陽極／正孔注入層／発光層／電子注入層／陰極の順に積み重ねた構造や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送層／電子注入層／陰極の順に積み重ねた構造などがある。

表示装置は、ディスプレイと、ディスプレイに信号を入力する周辺回路によって構成されている。

ディスプレイの構成について、図８にブロック図を示す。

図８において、ディスプレイ２０００は、シフトレジスタ２１１０、ＬＡＴ（Ａ）２１１１、ＬＡＴ（Ｂ）２１１２からなるソース信号線駆動回路２１０７と、ゲート信号線駆動回路２１０８と、画素部２１０９とによって構成されている。ソース信号線駆動回路２１０７、ゲート信号線駆動回路２１０８にデータを入力するディスプレイコントローラ２００２がある。画素部は、マトリクス状に画素が配置された構成となっている。また、信号制御回路２００１は、メモリコントローラ２００３、ＣＰＵ２００４、メモリＡ２００５、メモリＢ２００６から構成されている。

各画素に、薄膜トランジスタ（以下、ＴＦＴと表記する）が配置されている。ここでは、画素毎に２つのＴＦＴを配置し、各画素の発光素子の発光を制御する手法について説明する。

図９に、表示装置の画素部の構成を示す。

画素部２７００には、ソース信号線Ｓ１〜Ｓｘ、ゲート信号線Ｇ１〜Ｇｙ、電源供給線Ｖ１〜Ｖｘが配置され、ｘ（ｘは自然数）列ｙ（ｙは自然数）行の画素が配置されている。各画素２７０５は、スイッチング用ＴＦＴ２７０１と、駆動用ＴＦＴ２７０２と、保持容量２７０３と、発光素子２７０４をそれぞれ有している。

画素は、ソース信号線Ｓ１〜Ｓｘのうちの１本Ｓと、ゲート信号線Ｇ１〜Ｇｙのうちの１本Ｇと、電源供給線Ｖ１〜Ｖｘのうちの１本Ｖと、スイッチング用ＴＦＴ２７０１と、駆動用ＴＦＴ２７０２と、保持容量２７０３と、発光素子２７０４とによって構成されている。

スイッチング用ＴＦＴ２７０１のゲート電極は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ２７０１のソース領域とドレイン領域は、一方はソース信号線Ｓに接続され、もう一方は、駆動用ＴＦＴ２７０２のゲート電極もしくは、保持容量２７０３の一方の電極に接続されている。駆動用ＴＦＴ２７０２のソース領域とドレイン領域は、一方は、電源供給線Ｖに接続され、もう一方は、発光素子２７０４の陽極もしくは陰極に接続されている。保持容量２７０３の２つの電極のうち、駆動用ＴＦＴ２７０２及びスイッチング用ＴＦＴ２７０１に接続されていない側は、電源供給線Ｖに接続されている。

ここで本明細書中では、駆動用ＴＦＴ２７０２のソース領域もしくはドレイン領域が、発光素子２７０４の陽極と接続されている場合、発光素子２７０４の陽極を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動用ＴＦＴ２７０２のソース領域もしくはドレイン領域が、発光素子２７０４の陰極と接続されている場合、発光素子２７０４の陰極を画素電極と呼び、陽極を対向電極と呼ぶ。

また、電源供給線Ｖに与えられる電位を電源電位といい、対向電極に与えられる電位を対向電位と呼ぶことにする。

スイッチング用ＴＦＴ２７０１及び駆動用ＴＦＴ２７０２は、ｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも構わないが、発光素子２７０４の画素電極が陽極の場合、駆動用ＴＦＴ２７０２は、ｐチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ２７０１は、ｎチャネル型ＴＦＴが望ましい。一方、画素電極が、陰極の場合、駆動用ＴＦＴ２７０２は、ｎチャネル型ＴＦＴが望ましく、スイッチング用ＴＦＴ２７０１は、ｐチャネル型ＴＦＴが望ましい。

上記構成の画素において、画像を表示する際の動作を以下に説明する。

ゲート信号線Ｇに信号が入力されて、スイッチング用ＴＦＴ２７０１のゲート電極の電位が変化し、ゲート電圧が変化する。こうして導通状態となったスイッチング用ＴＦＴ２７０１のソース・ドレイン間を介して、ソース信号線Ｓより駆動用ＴＦＴ２７０２のゲート電極に信号が入力される。また、保持容量２７０３に信号が保持される。駆動用ＴＦＴ２７０２のゲート電極に入力された信号によって、駆動用ＴＦＴ２７０２のゲート電圧が変化し、ソース・ドレイン間が導通状態となる。電源供給線Ｖの電位が、駆動用ＴＦＴ２７０２を介して、発光素子２７０４の画素電極に与えられる。こうして、発光素子２７０４は発光する。

このような構成の画素において、階調を表現する手法について説明する。階調の表現の方法には、大きくわけて、アナログ方式とデジタル方式とがある。アナログ方式と比べて、デジタル方式は、ＴＦＴのばらつきに強いと言う点で有利である。ここでは、デジタル方式の階調表現方法に注目する。デジタル方式の階調表現方法として、時間階調方式が挙げられる。時間階調方式の駆動方式について、以下に詳しく説明する。

この方式の駆動方法では、表示装置の各画素が発光する期間を制御することによって、階調を表現する手法である。１画像を表示する期間を１フレーム期間とすると、１フレーム期間は、複数のサブフレーム期間に分割される。

サブフレーム期間毎に、点灯もしくは非点灯とし、つまり、各画素の発光素子を発光させる、またはさせないかによって、１フレーム期間あたりに発光素子が発光する期間を制御し、各画素の階調が表現される。

この時間階調方式の駆動方法について、図１０のタイミングチャートを用いて詳しく説明する。なお、図１０においては、４ビットのデジタル映像信号を用いて階調を表現する場合の例を示す。なお、画素及び画素部の構成としては、図９に示したものを参照する。ここで、対向電位は、外部電源（図示せず）によって、電源供給線Ｖ１〜Ｖｘの電位（電源電位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｘの電位との間に、発光素子２７０４が発光する程度の電位差かを有するように切り換えることができる。

１フレーム期間Ｆは、複数のサブフレーム期間ＳＦ１〜ＳＦ４に分割される。第１のサブフレーム期間ＳＦ１において、はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ１にゲート電極が接続されたスイッチング用ＴＦＴ２７０１を有する画素においてそれぞれ、ソース信号線Ｓ１〜Ｓｘからデジタル映像信号が入力される。この入力されたデジタル映像信号によって、各画素の駆動用ＴＦＴ２７０２は、オンの状態もしくはオフの状態となる。

ここで本明細書中では、ＴＦＴがオンの状態とは、そのゲート電圧によって、ソース・ドレイン間が導通状態であることを示すとする。また、ＴＦＴがオフの状態とは、そのゲート電圧によって、ソース・ドレイン間が、非道通状態であることを示すとする。

このとき、発光素子２７０４の対向電位は、電源供給線Ｖ１〜Ｖｘの電位（電源電位）とほぼ等しく設定されているので、駆動用ＴＦＴ２７０２がオンの状態となった画素においても発光素子２７０４は発光しない。全てのゲート信号線Ｇ１〜Ｇｙについて以上の動作を繰り返し、書き込み期間Ｔａ１が終了する。なお、第１のサブフレーム期間ＳＦ１の書き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の書き込み期間をＴａｊと呼ぶことにする。

書き込み期間Ｔａ１が終了すると対向電位が、電源電位との間に発光素子２７０４が発光する程度の電位差を有するように変化する。こうして表示期間Ｔｓ１が始まる。なお、第１のサブフレーム期間ＳＦ１の表示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサブフレーム期間の表示期間をＴｓｊと呼ぶことにする。表示期間Ｔｓ１において、各画素の発光素子２７０４は、入力された信号に応じて、発光もしくは非発光の状態となる。

上記動作を全てのサブフレーム期間ＳＦ１〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了する。ここで、サブフレーム期間ＳＦ１〜ＳＦ４の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレーム期間Ｆあたりで、発光素子２７０４が発光したサブフレーム期間の表示期間の累計によって階調を表現する。つまり、１フレーム期間中の点灯時間の総和をもって階調を表現する。

一般に、ｎビットのデジタルビデオ信号を入力して、２ⁿ階調を表現する手法について説明する。このとき、例えば、１フレーム期間をｎ個のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフレーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔｓｎ＝２⁰：２‐¹：・・・：２‐ⁿ⁺²：２‐ⁿ⁺¹となるように設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長さは同じである。

１フレーム期間中に発光素子２７０４において、発光状態が選択された表示期間Ｔｓの総和を求めることによって、そのフレーム期間におけるその画素の階調が決まる。例えば、ｎ＝８のとき、全部の表示期間で画素が発光した場合の輝度を１００％とすると、Ｔｓ８とＴｓ７において画素が発光した場合には１％の輝度が表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には６０％の輝度が表現できる。

このような時間階調で表示するためには時間階調用に信号を変換する回路が必要である。従来用いられている制御回路の概略図を図２に示す。制御回路２００はデータを記憶するメモリＡ２０１およびメモリＢ２０２、データを読み取り、メモリへの書き込みを行う論理回路（Ｗ−ＬＯＧＩＣ２０３）、メモリからの読み取りを行い、ディスプレイ２０５に出力を行う論理回路（Ｒ−ＬＯＧＩＣ２０４）から構成される。

図３に従来の制御回路のタイムチャートを示す。Ｗ−ＬＯＧＩＣ２０３に入力されたデジタルデータを時間階調方式に合わせたデータにするために、メモリＡ２０１およびメモリＢ２０２を使って、交互にデータの書き込み及び読み取りを行う。

Ｒ−ＬＯＧＩＣ２０４がメモリＡ２０１に記憶された信号の読み出しを行うと、同時にメモリＢ２０２にＷ−ＬＯＧＩＣ２０３を介して次のフレーム期間に対応するデジタルビデオ信号が入力され、記憶され始める。

このように、制御回路２００は、それぞれ１フレーム期間分ずつのデジタルビデオ信号を記憶することができるメモリＡ２０１及びメモリＢ２０２を有し、このメモリＡ２０１とメモリＢ２０２とを交互に用いて、デジタルビデオ信号をサンプリングする。

このとき、従来の方法ではメモリＡ２０１またはメモリＢ２０２に書き込んだ後、再び読み取り信号が来るまでＷａｉｔ（待機）状態に置かれる。また、メモリＡ２０１およびメモリＢ２０２の書き込みと読み取りの機能変換はより時間のかかる読み取り側にタイミングを合わせて行う（図３）。

従来の方法においては、読み取り時間を書き込み時間よりも十分長く設定していた。そのため、書き込みを随時行い、読み取りが終わってから動作の機能を入れ替える方式でも問題はなかった。

しかし、メモリへの読み取りと書き込みにかかる時間に差がほとんどないような駆動方法では従来のように書き込み後読み取りが行なわれるまでＷａｉｔ状態を続ける方法ではメモリへ書き込むタイミングが遅くなってしまい、結果としてフレーム周波数が落ちてしまうという課題があった。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。すなわち、書き込み信号の周期毎に、２つのメモリの割り当てを決め、書き込み開始信号と水平方向同期信号を通じて、読み込み開始を決定することにした。

発光素子を有し、点灯時間の長さで階調を表現する表示装置において第１乃至第４の信号と、第１および第２のメモリ、読み取り装置および書き込み装置からなる制御回路を有し、第１の信号は書き込み信号の状態を表し、第２の信号は水平方向同期信号を表し、第３の信号は第１の書き込み信号の開始によって、第１のメモリ及び第２のメモリへの書き込みと読み込みの役割を決定し、第１の書き込み信号の開始毎に第１のメモリ及び第２のメモリの役割を入れ替え、第４の信号は第１の書き込み信号と第２の水平方向同期信号の状態によって決定し、第１の書き込み信号が書き込み開始かつ第２の水平方向同期信号が読み込み開始の場合、第４の信号は読み込み開始の状態になり、第１の書き込み信号が書き込み開始かつ前期第２の水平方向同期信号が読み込み待機の場合、第４の信号は読み込み待機の状態になり、これらの状態によって、読み取り装置及び書き込み装置の同期を取ることのできる表示装置によって課題を解決する事ができる。

また読み取り装置および書き込み装置はＦＰＧＡ（field programmable gate array）であってもよいし、ＬＳＩ(Large Scale Integrated circuit)でもよい。また、表示装置と同一基板上に構成されていてもよい。

この事により、メモリへの読み取りと書き込みにかかる時間に差がほとんどないような場合でも最適な期間に動作の機能を入れ替えることができるため、フレーム周波数が低下するという課題が解決される。

ＯＬＥＤ素子を用いた表示装置において、本発明の制御回路を用いる事により効率良くメモリへの書き込みと読み取りの切り替えをすることでフレーム周波数の低下を防ぐことができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。

図１に、本発明の代表的な構成を示すブロック図を示す。

制御回路100はメモリA101及びメモリB102、メモリ書き込みまたは読み込み用を選択するSelector103、Selector104、メモリへの書き込みを行う論理回路（Ｗ−ＬＯＧＩＣ１０５）、メモリからの読み取りを行い出力を行う論理回路（Ｒ−ＬＯＧＩＣ１０６）、垂直方向同期信号（Sync）の開始点を判定する回路(TOP 107)から構成される。

同期をとる方法として、Ｓｙｎｃ、G#CK、ＲＡＭ＿ＳＥＬＥＣＴＯＲ、READ#ENABLEの信号を新たに導入する。

RAM#SELECTORはSYNC信号が入力されるたびに反転し、メモリA101及びメモリB102の書き込み用読み取り用の役目をSelector103、Selector104によって決定される。

図４にTOP-107、W-LOGIC、R-LOGIC、の動作を示すタイミングチャートを示す。
SYNC信号が入力されるとRAM#SELECTORは反転し、２つのメモリA101とメモリB102の書き込みと読み取りの役目が入れ替わる。また、同時にW-LOGICは書き込みを行いR-LOGICは読み込みを開始し、READ#ENABLE信号がHigh（または、Low）になる。

図５に書き込み、読み取りのタイミングと同期の取り方のタイムチャートを示す。

垂直方向同期信号（SYNC）によってRAM#SELECTORは反転し、書き込み用メモリと読み取り用メモリの役目が入れ替わる。よってW-LOGICはデータの書き込みに図１に示したメモリA101とB102を交互に使用する。

READ#ENABLEは、HighのときR-LOGICが読み込み開始可能状態を表し、Lowのときは待機状態（Wait）を表す信号とする。

また、READ#ENABLEはRAM#SELECTORが反転してから水平方向同期信号（G#CK）の開始点（High）から書き込み可能状態（High）になりR-LOGICの状態は読み込み待機状態（Wait）から読み込み開始可能状態になる。なおR-LOGICの読み込み待機状態（Wait）は読み込み周期が終わった時点で自動的に読み込み待機状態（Wait）になる。つまり垂直方向同期信号によってRAM#SELECTORを反転させ、G#CK、READ#ENABLE信号の各状態から書き込み待機状態（Wait）期間を変更させる。なお水平方向同期信号（G#CK）の開始と読み込み開始可能状態または待機状態を示すREAD#ENABLEは、HighまたはLowでもよい。

よってR-LOGICの待機状態（Wait）の期間を調整することによって異なる書き込みと読み込み周期の同期が取れる事になる。

また、本実施の形態では図１のブロック図に限られず、図１４に示したブロック図を用いることができる。

本発明の実施例について説明する。

本実施例では、ＯＬＥＤ素子を用いた表示用パネルに出力する制御回路の構成の一例を図６を用いて説明する。

制御回路６０１には１８ビット（６ビット×ＲＧＢ）のＶｉｄｅｏ＿Ｄａｔａと制御信号が入力される。Ｖｉｄｅｏ＿Ｄａｔａが入力されてからディスプレイ６０８に出力するまでの動作を説明する。

各行の読み込みの制御はＶＣＬＫ（周期６８．６μｓ）で行なわれる。まずＳＹＮＣ信号が入力される事でＶｉｄｅｏ＿Ｄａｔａの入力が始まる。ＳＹＮＣ信号が入力された後一定期間のオフ期間を経てＷ−ＬＯＧＩＣ６０２にＶｉｄｅｏ＿Ｄａｔａの入力が始まる。ＶＣＬＫ半周期につき１行分のＶｉｄｅｏ＿Ｄａｔａが読み取られる。２２０行分の入力が終わると一定期間のオフ期間を経て再びＳＹＮＣ信号が入力されＶｉｄｅｏ＿Ｄａｔａが入力される。全面の入力周期は１６．６６９８ｍｓ（ＶＣＬＫ２４３周期分、1秒間に６０周期）である。

一行内の各ブロックへの読み込みの制御はＨＣＬＫ（周期４００ｎｓ）で行なわれる。Ｖｉｄｅｏ＿ＥｎａｂｌｅがＨｉｇｈの期間中Ｖｉｄｅｏ＿Ｄａｔａを読み出す。１行分、すなわち１７６ブロック分のデータを読み終わると一定期間のオフ期間（Ｖｉｄｅｏ＿ＥｎａｂｌｅがＬｏｗ）を経て次の行のＶｉｄｅｏ＿Ｄａｔａを読み出す。これを２２０行分繰り返すことで一画面分のデータとなる。

一方、ＦＰＧＡ６０１にはメモリＡ６０６およびメモリＢ６０７が接続され、SYNC信号が入力毎にRAM#SELECTの値を反転させる。

ＦＰＧＡからの信号ＲＡＭ＿ＳＥＬＥＣＴによってどちらのメモリに書き込む、また読み取るかを決定する。

FPGAには６X８X３＝１４４個のフリップフロップによって構成され、各フリップフロップはある点での一色分のデータ（６ビット）を格納する事ができる。データはＨＣＬＫによって順次隣のフリップフロップに移動され、８ブロック分のデータが揃うと144個のレジスタに格納され、ＲＡＭ＿ＳＥＬＥＣＴによって決められたメモリに書き込まれる。

ディスプレイ６０８の表示は時間階調で行うために、メモリＡ６０６またはメモリＢ６０７に書き込まれたデータはディスプレイ出力用に並び替えを行い、順次ディスプレイ６０８に出力される。Ｒ−ＬＯＧＩＣ６０３はディスプレイ出力用に並び替えられた全面分のデータをメモリＡ６０６またはメモリＢ６０７内から読み込み、ディスプレイ６０８に出力する。

ディスプレイ６０８に表示する際には、ビデオ信号データは４（アドレス）×ＲＧＢ（３色）=１２ビット単位で取り扱う。Ｇ１＿ＣＫ、Ｇ２＿ＣＫ、Ｇ１＿ＣＫＢ、Ｇ２＿ＣＫＢはそれぞれ周期１２μｓのクロックである。Ｇ１＿ＣＫ、Ｇ１＿ＣＫＢが立ちあがる、または立ち下がるタイミングでビデオ信号データが入力される行が移動する。

Ｇ１＿ＳＰが立ち下がってからから２周期（２４μｓ）後に上の行から順に書き込みが行なわれる。２２０行分書き込みが終わると一画面分の表示となるが、次の画面の表示の前に書き込みを遅らせるために４周期（４８μｓ）分のダミーサイクルが入る。また、必要によって書き込みの消去を行うときにはＧ２＿ＳＰを立ちあげる。

Ｓ＿ＣＫ、Ｓ＿ＣＫＢは周期２００ｎｓのクロックである。Ｓ＿ＣＫ、Ｓ＿ＣＫＢが立ちあがる、または立ち下がるタイミングでＶｉｄｅｏ＿Ｄａｔａが入力されるブロックが移動する。Ｇ１＿ＣＬＫが立ち上がるもしくは立ち下がってから４周期（８００ｎｓ）後にＳ＿ＬＡＴがＨｉｇｈになって電荷の保持を行い、続いてＳ＿ＳＰがＨｉｇｈ→Ｌｏｗになるときにビデオ信号データの入力が始まる。入力は４アドレス毎に行うので、４４回繰り返す事で１行分の書き込みが終了する。

Ｗ−ＬＯＧＩＣ６０２とＲ−ＬＯＧＩＣ６０３の動作は発振子６０９からのＰＬＬ６１０を通したクロックを入力することによって行なっている。また、メモリＡ６０６及びメモリＢ６０７への書き込み・読み取りのタイミングは、TOP６１１を通したクロックの立ちあがり及び立ち下がりを使用している。

Ｗ−ＬＯＧＩＣ６０２及びＲ−ＬＯＧＩＣ６０３は公知のＬＳＩを用いても良いし、ＦＰＧＡを用いることもできる。

本実施例は、Ｗ−ＬＯＧＩＣ６０２とＲ−ＬＯＧＩＣ６０３とTOP６１１およびメモリＡ６０６とメモリＢ６０７、そしてメモリを選択するＳｅｌｅｃｔｏｒ６０４と６０５とに用いられている。

本実施例においては、実施例１を用いた制御回路によるＯＬＥＤ素子を用いた表示装置の一例を図７に示す。

表示装置は、制御回路７０１、ソース信号線駆動回路７０２、ゲート信号線駆動回路７０３及び７０４、表示部７０５、メモリ７０６、ＦＰＣ７０７とコネクタ７０８よりなる。表示装置の各回路はパネル７００上に形成もしくは外付けされる。

動作の説明を行う。ＦＰＣ７０７からコネクタ７０８を通して送られたデータ及び制御信号は制御回路７０１に入力され、メモリ７０６でデータを出力用に並び替えられて再び制御回路７０１に送られる。制御回路７０１はデータ及び表示に用いる信号をソース信号線駆動回路７０２、ゲート信号線駆動回路７０３、７０４に送り、ＯＬＥＤ素子を用いた表示部７０５で表示を行う。

ソース信号線駆動回路７０２およびゲート信号線駆動回路７０３、７０４は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでもよい。

本実施例は、制御回路７０１に用いられる。

本実施例においては、実施例１を用いた制御回路によるＯＬＥＤ素子を用いた表示装置のうち、実施例２とは異なる一例を図１３に示す。

表示装置は、制御回路９０１、ソース信号線駆動回路９０２、ゲート信号線駆動回路９０３及び９０４、表示部９０５、メモリ９０６、ＦＰＣ９０７よりなるコネクタ９０８よりなる。表示装置の各回路はパネル９００上に形成もしくは外付けされる。

動作の説明を行う。ＦＰＣ９０７からコネクタ９０８を通して送られたデータ及び制御信号は制御回路９０１に入力されたのちに、データをＦＰＣ９０７内のメモリ９０６に戻してデータを出力用に並べ替えられ、再び制御回路９０１に送られる。制御回路９０１はデータ及び表示に用いる信号をソース信号線駆動回路９０２、ゲート信号線駆動回路９０３、９０４に送り、ＯＬＥＤ素子を用いた表示部９０５で表示を行う。

実施例２との違いは、メモリ９０６がＦＰＣ９０７内に組み込まれている点である。この事により、表示装置の小型化を図ることができる。

実施例２と同様、ソース信号線駆動回路９０２およびゲート信号線駆動回路９０３、９０４は公知のものを用いる事ができる。また、回路の構成によってはゲート信号線駆動回路は一つでもよい。

本実施例は、制御回路９０１に用いられる。

本実施例においては、実施例１乃至３とは異なる構成によるＯＬＥＤ素子を用いたディスプレイに出力する制御回路の構成の一例を図１１を用いて説明する。

時間階調表示はアナログ表示に比較して、必然的に動作周波数が高くなる。一般に高画質を得るためには、擬似輪郭の発生を抑える必要があり、そのためにはサブフレームを１０以上にする必要がある。そのため、動作周波数も１０倍以上にしなければならない。

このような動作周波数で駆動を行うためには使用するＳＲＡＭも高速動作が必要であり、高速用のＳＲＡＭ−ＩＣを使用する必要がある。

ところが、高速用のＳＲＡＭは保持時の消費電力が大きく、モバイル機器には適していない。また、低消費電力のＳＲＡＭを使用するためには周波数をもっと下げる必要がある。

図１１に示すように、デジタル映像信号をＳＲＡＭ１７０３、ＳＲＡＭ１７０４に書き込みをする前にシリアルーパラレル変換回路１７０２を用いてデジタル映像信号をシリアルからパラレルに変換し、その後でスイッチ１７０６、１７０７を介してディスプレイ１７０５に書き込みを行う。
このような対策をとることによって、呼び出し時も低周波数でパラレルな呼び出しが可能となるため、低消費電力ＳＲＡＭが低周波数で使用でき、モバイル機器の電力を下げる事ができる。

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１２に示す。

図１２（Ａ）は液晶ディスプレイもしくはＯＬＥＤディスプレイであり、筐体１００１、支持台１００２、表示部１００３などによって構成されている。本発明は表示部１００３を有する表示装置の駆動回路に適用が可能である。

図１２（Ｂ）はビデオカメラであり、本体１０１１、表示部１０１２、音声入力１０１３、操作スイッチ１０１４、バッテリー１０１５、受像部１０１６などによって構成されている。本発明は表示部１０１７を有する表示装置の駆動回路に適用が可能である。

図１２（Ｃ）はノート型のパーソナルコンピュータであり、本体１０２１、筐体１０２２、表示部１０２３、キーボード１０２４などによって構成されている。本発明は表示部１０２３を有する表示装置の駆動回路に適用が可能である。

図１２（Ｄ）は携帯情報端末であり、本体１０３１、スタイラス１０３２、表示部１０３３、操作ボタン１０３４、外部インターフェイス１０３５などによって構成されている。本発明は表示部１０３３を有する表示装置の駆動回路に適用が可能である。

図１２（Ｅ）は音響再生装置、具体的には車載用のオーディオ装置であり、本体１０４１、表示部１０４２、操作スイッチ１０４３、１０４４などによって構成されている。本発明は表示部１０４２を有する表示装置の駆動回路に適用が可能である。また、今回は車載用オーディオ装置を例に上げたが、携帯型もしくは家庭用オーディオ装置に用いても良い。

図１２（Ｆ）はデジタルカメラであり、本体１０５１、表示部（Ａ）１０５２、接眼部１０５３、操作スイッチ１０５４、表示部（Ｂ）１０５５、バッテリー１０５６などによって構成されている。本発明は表示部（Ａ）１０５２および表示部（Ｂ）１０５５を有する表示装置の駆動回路に適用が可能である。

図１２（Ｇ）は携帯電話であり、本体１０６１、音声出力部１０６２、音声入力部１０６３、表示部１０６４、操作スイッチ１０６５、アンテナ１０６６などによって構成されている。本発明は表示部１０６４を有する表示装置の駆動回路に適用が可能である。

これらの電子機器に使われる表示装置はガラス基板だけでなく耐熱性のプラスチック基板を用いることもできる。それによってより一層の軽量化を図ることができる。

なお、本実施例に示した例はごく一例であり、これらの用途に限定するものではないことを付記する。

本実施例は、実施形態及び実施例１〜４と自由に組み合わせて実施することが可能である。

本発明のブロック図を示す図。従来例のブロック図を示す図。従来例の動作のタイムチャートを示す図。本発明の動作のタイムチャートを示す図。本発明の動作のタイムチャートを示す図。本発明を用いた実施例を示す図。本発明を用いた表示装置の一例を示す図。従来例のブロック図を示す図。マトリクス状に配置された画素の回路図。従来例の動作のタイムチャートを示す図。本発明を用いた表示装置の一例を示す図。本発明を用いた電子機器の例を示す図。本発明を用いた表示装置の一例を示す図。本発明のブロック図を示す図。

Claims

データを記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み込みを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う論理回路と、垂直方向同期信号の開始点を判定する回路と、から構成される制御回路を有することを特徴とする表示装置。
データを記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み込みを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う論理回路と、垂直方向同期信号の開始点を判定する回路と、から構成される制御回路を有し、
前記制御回路は供給された信号を時間階調で表示するための信号に変換する手段を有することを特徴とする表示装置。
データを記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み込みを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う論理回路と、垂直方向同期信号の開始点を判定する回路と、から構成される制御回路と、
垂直方向同期信号の状態を表す第１の信号と、
水平方向同期信号を表す第２の信号後と、
前記第１の信号がもたらすタイミングにしたがって、前記第１および第２のメモリへの書き込みと読み込みの役割を決定し、前記第１の信号の開始毎に前記第１および第２のメモリの役割を入れ替える第３の信号と、
前記第１の信号と前記第２の信号の状態によって前記第１および第２のメモリからの読み取りを行い出力を行う論理回路の状態を決定する第４の信号と、を有していることを特徴とする表示装置。
発光素子を有し、点灯時間の長さで階調を表現する表示装置において、
第１乃至第４の信号と、第１および第２のメモリ、読み取り装置および書き込み装置からなる制御回路を有し、
前記第１の信号は垂直方向同期信号の状態を表し、
前記第２の信号は水平方向同期信号を表し、
前記第３の信号は前記第１の信号がもたらすタイミングにしたがって、前記第１のメモリ及び前記第２のメモリへの書き込みと読み込みの役割を決定し、第１の書き込み信号の開始毎に前記第１のメモリ及び前記第２のメモリの役割を入れ替え、
前記第４の信号は前記第１の書き込み信号と前記第２の水平方向同期信号の状態によって決定し、
前記第１の書き込み信号が書き込み開始かつ前記第２の水平方向同期信号が読み込み開始の場合、第４の信号は読み込み開始の状態になり、
前記第１の書き込み信号が書き込み開始かつ前期第２の水平方向同期信号が読み込み待機の場合、第４の信号は読み込み待機の状態になり、
第１のメモリが読み込みで第２のメモリが書き込み、または第１のメモリが書き込み第２のメモリが読み込みの状態によって、読み取り装置及び書き込み装置の同期を取ることを特徴とする表示装置。
請求項１乃至請求項３のいずれか一項において、
前記メモリ、前記第１および第２のメモリへの書き込みを行う論理回路と前記第１および第２のメモリからの読み取りを行い出力を行う論理回路が表示部と基板上に一体形成されていることを特徴とする表示装置。
データを記憶する第１および第２のメモリと、映像信号をシリアルからパラレルに変換する変換回路と、第１のスイッチと第２のスイッチを有し、
前記映像信号は前記変換回路によってパラレルに変換されたのち前記第１のスイッチを介して前記第１のメモリまたは前記第２のメモリに入力され、前記第１のメモリまたは前記第２のメモリの出力信号は前記第２のスイッチを介してディスプレイに入力される事を特徴とした表示装置。
請求項１乃至請求項６のいずれか一項において、
前記メモリをFPC上に実装することを特徴とする表示装置。
請求項１乃至請求項６のいずれか一項において、
前記メモリを基板上に実装することを特徴とする表示装置。
請求項１乃至請求項８のいずれか一を用いた電子機器。
データを記憶する第１および第２のメモリと、前記第１および第２のメモリの書き込みまたは読み込みを選択する第１および第２のメモリセレクタと、前記第１および第２のメモリへの書き込みを行う論理回路と、前記第１および第２のメモリからの読み取りを行い出力を行う論理回路と、垂直方向同期信号の開始点を判定する回路と、から構成される制御回路と、
垂直方向同期信号の状態を表す第１の信号と、
水平方向同期信号を表す第２の信号後と、
前記第１の信号がもたらすタイミングにしたがって、前記第１および第２のメモリへの書き込みと読み込みの役割を決定し、第１の信号の開始毎に前記第１および第２のメモリの役割を入れ替える第３の信号と、
前記第１の信号と前記第２の信号の状態によって前記第１および第２のメモリからの読み取りを行い出力を行う論理回路の状態を決定する第４の信号と、を備わっており、
前記第１乃至第４の信号を調整することによって、前記第１および第２のメモリへの書き込みを行う論理回路と前記第１および第２のメモリからの読み取りを行い出力を行う論理回路と、の同期を取ることを特徴とする表示装置の駆動方法。
請求項１０において、
前記第１の信号が書き込み開始かつ前記第２の信号が読み込み開始の場合に前記第４の信号が読み込み開始の状態になり、
前記第１の信号が書き込み開始かつ前記第２の信号が読み込み待機の場合に前記第４の信号が読み込み待機の状態になることによって、前記第１および第２のメモリへの書き込みを行う論理回路と前記第１および第２のメモリからの読み取りを行い出力を行う論理回路と、の同期を取ることを特徴とする表示装置の駆動方法。