JP2008529071A - 電圧プログラム式画素回路、ディスプレイシステム、およびそれの駆動方法 - Google Patents

Abstract

電圧プログラム式画素回路、画素回路を有するディスプレイシステム、およびそれの駆動方法が提供される。画素回路は、発光デバイス２２、発光デバイスに接続された駆動用トランジスタ２６、およびプログラミング回路を含む。プログラミング回路は画素回路のプログラミングサイクル中に画素電流を調節する。

Description

本発明は、発光デバイスディスプレイに関し、より詳細には、発光デバイスディスプレイ用の駆動技法に関する。

最近、アモルファスシリコン（ａ−Ｓｉ）、ポリシリコン、有機、または他の駆動用のバックプレーンをもつアクティブマトリクス有機発光ダイオード（ＡＭＯＬＥＤ）ディスプレイが、アクティブマトリクス液晶ディスプレイに対する利点のために一層魅力的になっている。例えば、ａ−Ｓｉバックプレーンを使用するＡＭＯＬＥＤディスプレイは、様々な基板の使用の機会を広げ、可撓性ディスプレイを可能にする低温製作、および広い視野角をもつ高解像度ディスプレイをもたらす低コスト製作を含む利点を有する。

ＡＭＯＬＥＤディスプレイは画素の行および列のアレイを含み、各画素は有機発光ダイオード（ＯＬＥＤ）ならびに行および列のアレイに配置されたバックプレーンエレクトロニクスを有する。ＯＬＥＤは電流駆動デバイスであるので、ＡＭＯＬＥＤの画素回路は正確で一定の駆動電流を供給できなければならない。

図１は米国特許第５７４８１６０号に開示されるような画素回路を示す。図１の画素回路は、ＯＬＥＤ１０、駆動用薄膜トランジスタ（ＴＦＴ）１１、スイッチＴＦＴ１３、および蓄積キャパシタ１４を含む。駆動用ＴＦＴ１１のドレイン端子はＯＬＥＤ１０に接続される。駆動用ＴＦＴ１１のゲート端子はスイッチＴＦＴ１３を通して列ライン１２に接続される。駆動用ＴＦＴ１１のゲート端子と接地との間に接続される蓄積キャパシタ１４を使用して、画素回路が列ライン１２から切られる場合に駆動用ＴＦＴ１１のゲート端子の電圧を維持する。ＯＬＥＤ１０を通る電流は駆動用ＴＦＴ１１の特性パラメータに強く依存する。駆動用ＴＦＴ１１の特性パラメータ、特にバイアスストレス下の閾値電圧は時間によって変化し、そのような変化は画素ごとに異なることがあるので、誘起される画像歪みは受入れ難いほど高いことがある。

米国特許第６２２９５０８号は、駆動用ＴＦＴの閾値電圧と無関係に電流をＯＬＥＤに供給する電圧プログラム式画素回路を開示している。この画素では、駆動用ＴＦＴのゲート−ソース電圧はプログラミング電圧および駆動用ＴＦＴの閾値電圧からなる。米国特許第６２２９５０８号の欠点は、画素回路が追加のトランジスタを必要とし、複雑であり、その結果、歩留りが低減し、画素開口が減少し、ディスプレイに対する寿命が低下することである。

画素回路が駆動用トランジスタの閾値電圧の変化の影響を受けにくくする別の方法は、米国特許第６７３４６３６号で開示された画素回路などの電流プログラム式画素回路を使用することである。従来の電流プログラム式画素回路では、駆動用ＴＦＴのゲート−ソース電圧は、次のフレーム中にそれを通って流れる電流に基づいて自己調節され、その結果、ＯＬＥＤ電流は駆動用ＴＦＴの電流−電圧特性にそれほど依存しない。電流プログラム式画素回路の欠点は、低いプログラミング電流レベルに関連したオーバーヘッドが、大きいラインキャパシタンスに起因する列ライン充電時間から生じることである。

米国特許第５７４８１６０号明細書 米国特許第６２２９５０８号明細書 米国特許第６７３４６３６号明細書

本発明の目的は、既存のシステムの欠点の少なくとも１つを除去するかまたは緩和する方法およびシステムを提供することである。

本発明の態様によれば、第１の電極および第２の電極を有する発光デバイスと、ゲート端子、第１の端子、および第２の端子を有する駆動用トランジスタであって、駆動用トランジスタの第１の端子が発光デバイスの第１の電極に接続される駆動用トランジスタと、第１の端子および第２の端子を有する第１のキャパシタであって、第１のキャパシタの第１の端子が駆動用トランジスタのゲート端子に接続され、第１のキャパシタの第２の端子が駆動用トランジスタの第１の端子および発光デバイスの第１の電極に接続される第１のキャパシタと、ゲート端子、第１の端子、および第２の端子を有する第１のスイッチトランジスタであって、第１のスイッチトランジスタの第１の端子が駆動用トランジスタのゲート端子および第１のキャパシタの第１の端子に接続される第１のスイッチトランジスタと、画素回路のプログラミングサイクル中に画素電流を局所的に調節するためのプログラミング回路であって、プログラミング回路はプログラミングトランジスタを有し、プログラミングトランジスタは発光デバイスの第１の電極に接続され、画素回路のプログラミングサイクルの間バイアスをかけられるプログラミング回路とを含む画素回路が提供される。

本発明の態様によれば、複数の画素回路を含むディスプレイアレイと、プログラミングサイクルおよび駆動サイクルを設定するためにディスプレイアレイを駆動する駆動システムと、駆動システムを制御するための制御部とを含むディスプレイシステムであって、各画素回路が、第１の電極および第２の電極を有する発光デバイスと、ゲート端子、第１の端子、および第２の端子を有する駆動用トランジスタであって、駆動用トランジスタの第１の端子が発光デバイスの第１の電極に接続される駆動用トランジスタと、第１の端子および第２の端子を有する第１のキャパシタであって、第１のキャパシタの第１の端子が駆動用トランジスタのゲート端子に接続され、第１のキャパシタの第２の端子が駆動用トランジスタの第１の端子および発光デバイスの第１の電極に接続される第１のキャパシタと、ゲート端子、第１の端子、および第２の端子を有する第１のスイッチトランジスタであって、第１のスイッチトランジスタの第１の端子が駆動用トランジスタのゲート端子および第１のキャパシタの第１の端子に接続される第１のスイッチトランジスタと、プログラミングサイクル中に画素電流を局所的に調節するためのプログラミング回路であって、プログラミング回路はプログラミングトランジスタを有し、プログラミングトランジスタは発光デバイスの第１の電極に接続され、プログラミングサイクルの間バイアスをかけられるプログラミング回路とを含む、ディスプレイシステムが提供される。

本発明のさらなる態様によれば、第１の電極および第２の電極を有する発光デバイスと、ゲート端子、第１の端子、および第２の端子を有する駆動用トランジスタであって、駆動用トランジスタの第１の端子が発光デバイスの第１の電極に接続される駆動用トランジスタと、第１の端子および第２の端子を有する第１のキャパシタであって、第１のキャパシタの第１の端子が駆動用トランジスタのゲート端子に接続され、第１のキャパシタの第２の端子が駆動用トランジスタの第１の端子および発光デバイスの第１の電極に接続される第１のキャパシタと、ゲート端子、第１の端子、および第２の端子を有する第１のスイッチトランジスタであって、第１のスイッチトランジスタの第１の端子が駆動用トランジスタのゲート端子および第１のキャパシタの第１の端子に接続される第１のスイッチトランジスタと、プログラミングトランジスタを有するプログラミング回路であって、プログラミングトランジスタが発光デバイスの第１の電極に接続されるプログラミング回路とを備える画素回路を駆動する方法であって、画素回路のプログラミングサイクルで、画素電流を局所的に調節するためにプログラミングトランジスタにバイアスをかけるステップと、画素回路の駆動サイクルで、プログラミングトランジスタをオフにすることを可能にするステップとを含む方法が提供される。

本発明のさらなる態様によれば、プログラミングＴＦＴが安定である短期バイアス状態を組み込む画素回路が提供される。

本発明のさらなる態様によれば、１つのプログラミング部分および１つの駆動部分を有する２つの別個の部分を含み、プログラミング部分はわずかなフレーム時間の間ストレス下にあり、画素電流を調節し、一方、駆動部分はＯＬＥＤを駆動する画素回路構造が提供される。

本発明のこの要約は必ずしも本発明のすべての特徴を説明していない。本発明の他の態様および特徴は、添付図面に関連した好ましい実施形態の以下の詳細な説明の検討から当業者には容易に明らかであろう。

本発明のこれらおよび他の特徴は添付の図面を参照する以下の説明から一層明らかになるであろう。

本発明の実施形態は、有機発光ダイオード（ＯＬＥＤ）および駆動用薄膜トランジスタ（ＴＦＴ）を有する画素を使用して説明される。ＯＬＥＤはＮＩＰ反転またはＰＩＮ非反転ＯＬＥＤとすることができる。しかし、画素はＯＬＥＤ以外の任意の発光デバイスを含むことができ、画素はＴＦＴ以外の任意の駆動用トランジスタを含むことができる。説明では、「画素回路」および「画素」が区別なく使用されることに留意されたい。

本発明の実施形態は、安定バイアス状態が画素回路の一部（プログラミング部分）に使用され、プログラミング回路を使用して画素回路のプログラミングサイクル中に画素電流を局所的に調節する局所的基準化電圧プログラム式画素回路を提供する。

本発明の実施形態は、安定電流源をＯＬＥＤに与えるために電圧プログラム式画素を駆動する技法を提供する。本発明の実施形態は、安定な発光デバイスディスプレイ動作を行うために電圧プログラム式画素の列／行を駆動する技法を提供する。

図２は本発明の実施形態による局所的基準化電圧プログラム式画素回路２０を示す。画素回路２０は、ＯＬＥＤ２２と、蓄積キャパシタ２４と、駆動用トランジスタ２６と、スイッチトランジスタ２８と、プログラミングトランジスタ３０を有するプログラミング回路とを含む。選択ラインＳＥＬ［ｎ］はスイッチトランジスタ２８に接続される。信号ラインＶＤＡＴＡ１はプログラミングトランジスタ３０に接続される。信号ラインＶＤＡＴＡ２はスイッチトランジスタ２８に接続される。負電圧ラインＳＥＬ［ｎ＋１］はプログラミングトランジスタ３０に接続される。正電圧ラインＶＤＤは駆動用トランジスタ２６に接続される。

トランジスタ２６、２８、および３０はｎ型ＴＦＴである。しかし、トランジスタ２６、２８、および３０はｐ型トランジスタにしてもよい。画素回路２０に適用される駆動技法は、ｐ型トランジスタを有する相補画素回路に適用することもできる。トランジスタ２６、２８、および３０は、アモルファスシリコン、ナノ／マイクロ結晶質シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術、またはＣＭＯＳ技術（例えばＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路２０はＡＭＯＬＥＤディスプレイを形成することができる。

駆動用トランジスタ２６のゲート端子はスイッチトランジスタ２８を通してＶＤＡＴＡ２に接続される。駆動用トランジスタ２６のドレイン端子はＶＤＤに接続される。駆動用トランジスタ２６のソース端子はＯＬＥＤ２２のアノード電極に（ノードＢ１で）接続される。ＯＬＥＤ２２のカソード電極は共通接地に接続される。

スイッチトランジスタ２８のゲート端子はＳＥＬ［ｎ］に接続される。スイッチトランジスタ２８のドレイン端子はＶＤＡＴＡ２に接続される。スイッチトランジスタ２８のソース端子は駆動用トランジスタ２６のゲート端子に（ノードＡ１で）接続される。

プログラミングトランジスタ３０のゲート端子はＶＤＡＴＡ１に接続される。プログラミングトランジスタ３０のドレイン端子はＯＬＥＤ２２のアノード端子に（ノードＢ１で）接続される。プログラミングトランジスタ３０のソース端子はＳＥＬ［ｎ＋１］に接続される。

蓄積キャパシタ２４の一方の端子は、ノードＡ１で、駆動用トランジスタ２６のゲート端子およびスイッチトランジスタ２８のソース端子に接続される。蓄積キャパシタ２４の他方の端子は、ノードＢ１で、駆動用トランジスタ２６のソース端子、プログラミングトランジスタ３０のドレイン端子、およびＯＬＥＤ２２のアノード電極に接続される。

プログラミングトランジスタ３０はバイアス状態のために安定な局所基準トランジスタとなり、それを局所電流源として使用して画素電流が画素回路のプログラミングサイクル中に調節される。したがって、画素電流は駆動用トランジスタ２６およびＯＬＥＤ２２の経時効果にもかかわらず安定になる。説明では、「プログラミングトランジスタ」および「局所基準トランジスタ」という用語が区別なく使用されることに留意されたい。

図３は図２の画素回路２０に印加された波形の例を示すタイミング図を示す。図２および３を参照すると、画素回路２０の動作はプログラミングサイクルＸ１１および駆動サイクルＸ１２を含む。

ＳＥＬ［ｎ＋１］はｎ番目の行と（ｎ＋１）番目の行との間で共有され、ｎ番目および（ｎ＋１）番目の行のプログラミングサイクルの間２つの異なる役割を果たす。ｎ番目の行のプログラミングサイクルの間ＳＥＬ［ｎ＋１］を使用して信号ＶＳＳが供給される。（ｎ＋１）番目の行のプログラミングサイクルの間ＳＥＬ［ｎ＋１］を使用して（ｎ＋１）番目の行のアドレス信号が供給される。したがって、（ｎ＋１）番目の行の第１のプログラミングサイクルＸ１１でもあるｎ番目の行の第２のプログラミングサイクルＸ１２で、ＳＥＬ［ｎ＋１］は（ｎ＋１）番目の行をアドレス指定するために高電圧になる。

第１の動作サイクルＸ１１：ＳＥＬ［ｎ］は高レベルであり、ＳＥＬ［ｎ＋１］は負電圧ＶＳＳを有する。ＶＤＡＴＡ２はバイアス電圧Ｖ_Bになり、ＶＤＡＴＡ１はプログラミング電圧Ｖ_p＋ＶＳＳを有する。

Ｘ１１では、ノードＡ１の電圧はＶ_Bである。したがって、ノードＢ１の電圧は、

と書き表すことができ、ここで、ＶＢ１はノードＢ１の電圧を表し、Ｖ_T1は駆動用トランジスタ２６の閾値電圧を表し、Ｖ_T3はプログラミングトランジスタ３０の閾値電圧を表し、（Ｗ／Ｌ）_T1は駆動用トランジスタ２６のアスペクト比であり、（Ｗ／Ｌ）_T3はプログラミングトランジスタ３０のアスペクト比である。

第２の動作サイクルＸ１２：次の行のプログラミングサイクルであるために、ＳＥＬ［ｎ］は低レベルであり、ＳＥＬ［ｎ＋１］は高レベルである。駆動サイクルＸ１２の間ＳＥＬ［ｎ＋１］の電圧は変更される。それは以下で説明されるように次の行のプログラミングサイクルによるものであり、現在の行のプログラミングに影響しない。

Ｘ１２では、ノードＢ１の電圧はＶ_OLEDになり、ノードＡ１の電圧は、

になり、ここで、Ｖ_OLEDはＯＬＥＤ２２の電圧を表す。

駆動用トランジスタ２６のゲート−ソース電圧ＶＧＳは、

で与えられる。

本実施形態では、プログラミングトランジスタ３０は第１の動作サイクルＸ１１の間のみ正にバイアスをかけられ、フレーム時間の残りの間正にバイアスをかけられない。プログラミングトランジスタ３０はほんのごくわずかな時間だけオンであるので、閾値電圧Ｖ_T3の変化は無視できる。したがって、動作サイクルＸ１１の間の駆動用トランジスタ２６の電流は閾値電圧の変化およびＯＬＥＤ特性の変化と無関係である。

図４は図２の画素回路２０を有するディスプレイシステムを示す。図４のＶＤＤ［ｊ／２］およびＶＤＤ［ｊ／２＋１］は図２のＶＤＤに対応する。図４のＶＤＡＴＡ１［ｊ］およびＶＤＡＴＡ１［ｊ＋１］は図２のＶＤＡＴＡ１に対応する。図４のＶＤＡＴＡ２［ｊ］およびＶＤＡＴＡ２［ｊ＋１］は図２のＶＤＡＴＡ２に対応する。図４のＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、ＳＥＬ［ｊ＋３］は、図２のＳＥＬ［ｎ］またはＳＥＬ［ｎ＋１］に対応する。

図４では、６つの画素回路が例として示される。図４のディスプレイシステムは６つを超える画素回路を含むことができる。図４において、２つのＶＤＡＴＡ１ライン、２つのＶＤＡＴＡ２ライン、２つのＶＤＤライン、および４つのＳＥＬラインが例として示される。図４のディスプレイシステムは、２つを超えるＶＤＡＴＡ１ライン、２つを超えるＶＤＡＴＡ２ライン、２つを超えるＶＤＤライン、および４つを超えるＳＥＬラインを含むことができる。

図４のディスプレイアレイ４０は、図２の画素回路２０を複数個有するＡＭＯＬＥＤディスプレイである。アレイ４０では、画素回路２０は行および列に配置される。ＶＤＡＴＡ１［ｉ］およびＶＤＡＴＡ１［ｉ＋１］はディスプレイアレイ４０中の共通な列の画素間で共有される。ＶＤＡＴＡ２［ｉ］およびＶＤＡＴＡ２［ｉ＋１］はディスプレイアレイ４０中の共通な列の画素間で共有される。ＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、およびＳＥＬ［ｊ＋３］はディスプレイアレイ４０中の共通な行の画素間で共有される。ＶＤＤ［ｊ／２］およびＶＤＤ［ｊ／２＋１］はディスプレイアレイ４０中の共通な行の画素間で共有される。区域を節約し、開口比を増加させるために、ＶＤＤ［ｊ／２］（ＶＤＤ［ｊ／２＋１］）は２つの連続する行の間で共有される。

駆動部４２はＶＤＡＴＡ１［ｊ］、ＶＤＡＴＡ１［ｊ＋１］を駆動するために設けられ、一方、駆動部４４はＶＤＡＴＡ２［ｊ］、ＶＤＡＴＡ２［ｊ＋１］を駆動するために設けられる。駆動部４２および４４のうちの一方はディスプレイデータを含み、他方は含まない。ラインインターフェース要件に応じて、駆動部４２および４４はディスプレイの２つの側に配置することができる。

駆動部４６は、ＶＤＤ［ｊ／２］、ＶＤＤ［ｊ／２＋１］およびＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、ＳＥＬ［ｊ＋３］を駆動するために設けられる。しかし、ＶＤＤ［ｊ／２］、ＶＤＤ［ｊ／２＋１］用の駆動部は、ＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、ＳＥＬ［ｊ＋３］用の駆動部と別個に設けることができる。制御部４８は、前述のように画素回路を駆動するために駆動部４２、４４、および４６を制御する。

図５は本発明のさらなる実施形態による局所的基準化電圧プログラム式画素回路６０を示す。画素回路６０は、ＯＬＥＤ６２と、蓄積キャパシタ６４と、駆動用トランジスタ６６と、スイッチトランジスタ６８と、プログラミングトランジスタ７０を有するプログラミング回路とを含む。選択ラインＳＥＬ［ｎ］はスイッチトランジスタ６８に接続される。信号ラインＶＤＡＴＡはプログラミングトランジスタ７０に接続される。負電圧ラインＳＥＬ［ｎ＋１］はプログラミングトランジスタ７０に接続される。正電圧ラインＶＤＤは駆動用トランジスタ６６およびスイッチトランジスタ６８に接続される。ＶＤＤの電圧は制御可能である。

トランジスタ６６、６８、および７０はｎ型ＴＦＴである。しかし、トランジスタ６６、６８、および７０はｐ型トランジスタにしてもよい。画素回路６０に適用される駆動技法は、ｐ型トランジスタを有する相補画素回路に適用することもできる。トランジスタ６６、６８、および７０は、アモルファスシリコン、ナノ／マイクロ結晶質シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術、またはＣＭＯＳ技術（例えばＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路６０はＡＭＯＬＥＤディスプレイを形成することができる。

駆動用トランジスタ６６のゲート端子はスイッチトランジスタ６８を通してＶＤＤに接続される。駆動用トランジスタ６６のドレイン端子はＶＤＤに接続される。駆動用トランジスタ６６のソース端子はＯＬＥＤ６２のアノード電極に（ノードＢ２で）接続される。ＯＬＥＤ６２のカソード電極は共通接地に接続される。

スイッチトランジスタ６８のゲート端子はＳＥＬ［ｎ］に接続される。スイッチトランジスタ６８のドレイン端子はＶＤＤに接続される。スイッチトランジスタ６８のソース端子は駆動用トランジスタ６６のゲート端子に（ノードＡ２で）接続される。

プログラミングトランジスタ７０のゲート端子はＶＤＡＴＡに接続される。プログラミングトランジスタ７０のドレイン端子はＯＬＥＤ６２のアノード端子に（ノードＢ２で）接続される。プログラミングトランジスタ７０のソース端子はＳＥＬ［ｎ＋１］に接続される。

蓄積キャパシタ６４の一方の端子は、ノードＡ２で、駆動用トランジスタ６６のゲート端子およびスイッチトランジスタ６８のソース端子に接続される。蓄積キャパシタ６４の他方の端子は、ノードＢ２で、駆動用トランジスタ６６のソース端子、プログラミングトランジスタ７０のドレイン端子、およびＯＬＥＤ６２のアノード電極に接続される。

プログラミングトランジスタ７０はバイアス状態のために安定な局所基準トランジスタとなり、それを使用して画素電流がプログラミングサイクル中に調節される。したがって、画素電流は駆動用トランジスタ６６およびＯＬＥＤ６２の経時効果にもかかわらず安定になる。

図６は図５の画素回路６０に印加された波形の例を示すタイミング図を示す。図５および６を参照すると、画素回路６０の動作はプログラミングサイクルＸ２１および駆動サイクルＸ２２を含む。

前述のように、ＳＥＬ［ｎ＋１］はｎ番目の行と（ｎ＋１）番目の行との間で共有され、ｎ番目および（ｎ＋１）番目の行のプログラミングサイクルの間２つの異なる役割を果たす。ｎ番目の行のプログラミングサイクルの間ＳＥＬ［ｎ＋１］を使用してＶＳＳ信号が供給される。（ｎ＋１）番目の行のプログラミングサイクルの間ＳＥＬ［ｎ＋１］を使用して（ｎ＋１）番目の行のアドレス信号が供給される。したがって、（ｎ＋１）番目の行の第１のプログラミングサイクルＸ２１でもあるｎ番目の行の第２のプログラミングサイクルＸ２２で、ＳＥＬ［ｎ＋１］は（ｎ＋１）番目の行をアドレス指定するために高電圧になる。

第１の動作サイクルＸ２１：ＳＥＬ［ｎ］は高レベルであり、ＳＥＬ［ｎ＋１］は負電圧ＶＳＳを有する。ＶＤＡＴＡはプログラミング電圧Ｖ_p＋ＶＳＳになり、ＶＤＤはバイアス電圧Ｖ_Bを有する。

Ｘ２１では、ノードＡ２の電圧はＶ_Bである。したがって、ノードＢ２の電圧は、

と書き表すことができ、ここで、ＶＢ２はノードＢ２の電圧を表し、Ｖ_T1は駆動用トランジスタ６６の閾値電圧を表し、Ｖ_T3はプログラミングトランジスタ７０の閾値電圧を表し、（Ｗ／Ｌ）_T1は駆動用トランジスタ６６のアスペクト比であり、（Ｗ／Ｌ）_T3はプログラミングトランジスタ７０のアスペクト比である。

第２の動作サイクルＸ２２：次の行のプログラミングサイクルであるために、ＳＥＬ［ｎ］は低レベルであり、ＳＥＬ［ｎ＋１］は高レベルである。駆動サイクルＸ２２の間ＳＥＬ［ｎ＋１］の電圧は変更される。それは以下で説明されるように次の行のプログラミングサイクルによるものであり、現在の行のプログラミングに影響しない。

Ｘ２２では、ノードＢ２の電圧はＶ_OLEDになり、ノードＡ２の電圧は、

になる。

駆動用トランジスタ６６のゲート−ソース電圧ＶＧＳは、

で与えられる。

本実施形態では、プログラミングトランジスタ７０は第１の動作サイクルＸ２１の間のみ正にバイアスをかけられ、フレーム時間の残りの間正にバイアスをかけられない。プログラミングトランジスタ７０はごくわずかな時間だけオンであるので、閾値電圧Ｖ_T3の変化は無視できる。したがって、動作サイクル中の駆動用トランジスタ６６の電流は閾値電圧の変化およびＯＬＥＤ特性の変化と無関係である。

図７は図５の画素回路６０を有するディスプレイシステムを示す。図７のＶＤＤ［ｊ／２］およびＶＤＤ［ｊ／２＋１］は図５のＶＤＤに対応する。図７のＶＤＡＴＡ１［ｉ］およびＶＤＡＴＡ１［ｉ＋１］は図５のＶＤＡＴＡに対応する。図７のＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、ＳＥＬ［ｊ＋３］は図５のＳＥＬ［ｎ］またはＳＥＬ［ｎ＋１］に対応する。

図７では、６つの画素回路が例として示される。図７のディスプレイシステムは６つを超える画素回路を含むことができる。図７において、２つのＶＤＡＴＡライン、２つのＶＤＤライン、および４つのＳＥＬラインが例として示される。図７のディスプレイシステムは、２つを超えるＶＤＡＴＡライン、２つを超えるＶＤＤライン、および４つを超えるＳＥＬラインを含むことができる。

図７のディスプレイアレイ８０は、図５の画素回路６０を複数個有するＡＭＯＬＥＤディスプレイである。画素回路は行および列に配置される。ＶＤＡＴＡ［ｉ］およびＶＤＡＴＡ［ｉ＋１］はディスプレイアレイ８０中の共通な列の画素間で共有される。ＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、およびＳＥＬ［ｊ＋３］はディスプレイアレイ８０中の共通な行の画素間で共有される。ＶＤＤ［ｊ／２］およびＶＤＤ［ｊ／２＋１］はディスプレイアレイ８０中の共通な行の画素間で共有される。区域を節約し、開口比を増加させるために、ＶＤＤ［ｊ／２］（ＶＤＤ［ｊ／２＋１］）は２つの連続する行の間で共有される。

駆動部８２はＶＤＡＴＡ［ｉ］、ＶＤＡＴＡ［ｉ＋１］を駆動するために設けられる。駆動部８４は、ＶＤＤ［ｊ／２］、ＶＤＤ［ｊ／２＋１］およびＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、ＳＥＬ［ｊ＋３］を駆動するために設けられる。しかし、ＶＤＤ［ｊ／２］、ＶＤＤ［ｊ／２＋１］用の駆動部は、ＳＥＬ［ｊ］、ＳＥＬ［ｊ＋１］、ＳＥＬ［ｊ＋２］、ＳＥＬ［ｊ＋３］用の駆動部と別個に設けることができる。制御部８６は、前述のように画素回路を駆動するために駆動部８２および８４を制御する。

図８は本発明のさらなる実施形態による局所的基準化電圧プログラム式画素回路９０を示す。画素回路９０は、ＯＬＥＤ９２、蓄積キャパシタ９４、駆動用トランジスタ９６、スイッチトランジスタ９８、およびプログラミング回路１０６を含む。プログラミング回路１０６は、プログラミングトランジスタ１００、スイッチトランジスタ１０２、および蓄積キャパシタ１０４を含む。

選択ラインＳＥＬ［ｎ］はスイッチトランジスタ９８に接続される。信号ラインＶＤＡＴＡ１はスイッチトランジスタ１０２に接続される。信号ラインＶＤＡＴＡ２はスイッチトランジスタ９８に接続される。負電圧ラインＳＥＬ［ｎ＋１］はプログラミングトランジスタ１００に接続される。正電圧ラインＶＤＤは駆動用トランジスタ９６に接続される。図４のアレイ構造は図８の画素回路９０に対して使用することができる。

トランジスタ９６、９８、１００、および１０２はｎ型ＴＦＴである。しかし、トランジスタ９６、９８、１００、および１０２はｐ型トランジスタにしてもよい。画素回路９０に適用される駆動技法は、ｐ型トランジスタを有する相補画素回路に適用することもできる。トランジスタ９６、９８、１００、および１０２は、アモルファスシリコン、ナノ／マイクロ結晶質シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術、またはＣＭＯＳ技術（例えばＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路９０はＡＭＯＬＥＤディスプレイを形成することができる。

駆動用トランジスタ９６のゲート端子はスイッチトランジスタ９８を通してＶＤＡＴＡ２に接続される。駆動用トランジスタ９６のドレイン端子はＶＤＤに接続される。駆動用トランジスタ９６のソース端子はＯＬＥＤ９２のアノード電極に（ノードＢ３で）接続される。ＯＬＥＤ９２のカソード電極は共通接地に接続される。

スイッチトランジスタ９８のゲート端子はＳＥＬ［ｎ］に接続される。スイッチトランジスタ９８のドレイン端子はＶＤＡＴＡ２に接続される。スイッチトランジスタ９８のソース端子は駆動用トランジスタ９６のゲート端子に（ノードＡ１で）接続される。

プログラミングトランジスタ１００のゲート端子はスイッチトランジスタ１０２を通してＶＤＡＴＡ１に接続される。プログラミングトランジスタ１００のドレイン端子はＯＬＥＤ９２のアノード端子に（ノードＢ３で）接続される。プログラミングトランジスタ１００のソース端子はＳＥＬ［ｎ＋１］に接続される。

スイッチトランジスタ１０２のゲート端子はＳＥＬ［ｎ］に接続される。スイッチトランジスタ１０２のソース端子はＶＤＡＴＡ１に接続される。スイッチトランジスタ１０２のドレイン端子はプログラミングトランジスタ１００のゲート端子に（ノードＣ３で）接続される。

蓄積キャパシタ９４の一方の端子は、ノードＡ３で、駆動用トランジスタ９６のゲート端子およびスイッチトランジスタ９８のソース端子に接続される。蓄積キャパシタ９４の他方の端子は、ノードＢ３で、駆動用トランジスタ９６のソース端子、プログラミングトランジスタ１００のドレイン端子、およびＯＬＥＤ９２のアノード電極に接続される。

蓄積キャパシタ１０４の一方の端子は、ノードＣ３で、プログラミングトランジスタ１００のゲート端子およびスイッチトランジスタ１０２のドレイン端子に接続される。蓄積キャパシタ１０４の他方の端子はＳＥＬ［ｎ＋１］に接続される。

次にプログラミング回路１０６が詳細に説明される。画素回路９０の動作はプログラミングサイクルおよび駆動サイクルを含む。プログラミングトランジスタ１００は、バイアス状態のために安定な局所基準トランジスタとなり、それを使用して画素電流がプログラミングサイクル中に調節される。プログラミングサイクル中に、プログラミング電圧がスイッチトランジスタ１０２を通してキャパシタ１０４に書き込まれ、プログラミングトランジスタ１００は画素電流を調節する。駆動サイクル中に、リセット電圧がキャパシタ１０４に書き込まれ、その結果、プログラミングトランジスタ１００が切られる。したがって、画素電流はＯＬＥＤ９２を通って流れる。プログラミングトランジスタ１００はプログラミングサイクルの間のみオンであるので、どのような閾値変動も受けない。したがって、プログラミングトランジスタ１００によって定められる画素電流は安定になる。

図９は図８の画素回路９０に印加された波形の例を示すタイミング図を示す。図８および９を参照すると、画素回路９０の動作は、動作サイクルＸ３１およびＸ３２を有するプログラミングサイクルならびに動作サイクルＸ３３を有する駆動サイクルを含む。

前述のように、ＳＥＬ［ｎ＋１］はｎ番目の行と（ｎ＋１）番目の行との間で共有され、ｎ番目および（ｎ＋１）番目の行のプログラミングサイクルの間２つの異なる役割を果たす。ｎ番目の行のプログラミングサイクル中にＳＥＬ［ｎ＋１］を使用して信号ＶＳＳが供給される。（ｎ＋１）番目の行のプログラミングサイクルの間にＳＥＬ［ｎ＋１］を使用して（ｎ＋１）番目の行のアドレス信号が供給される。したがって、（ｎ＋１）番目の行の第１のプログラミングサイクルＸ３１でもあるｎ番目の行の第２のプログラミングサイクルＸ３２で、ＳＥＬ［ｎ＋１］は（ｎ＋１）番目の行をアドレス指定するために高電圧になる。

第１の動作サイクルＸ３１：ＳＥＬ［ｎ］は高レベルであり、ＳＥＬ［ｎ＋１］は負電圧ＶＳＳを有する。ＶＤＡＴＡ１はプログラミング電圧Ｖ_p＋ＶＳＳになり、ＶＤＡＴＡ２はバイアス電圧Ｖ_Bを有する。

ノードＣ３はＶ_p＋ＶＳＳに充電される。ノードＡ３はバイアス電圧Ｖ_Bに充電される。その結果、ノードＢ３の電圧は、

になり、ここで、ＶＢ３はノードＢ３の電圧を表し、Ｖ_T1は駆動用トランジスタ９６の閾値電圧を表し、Ｖ_T3はプログラミングトランジスタ１００の閾値電圧を表し、（Ｗ／Ｌ）_T1は駆動用トランジスタ９６のアスペクト比であり、（Ｗ／Ｌ）_T3はプログラミングトランジスタ１００のアスペクト比である。

駆動用トランジスタ９６のゲート−ソース電圧は、

で与えられる。ＶＧＳはＸ３２およびＸ３３の間同じ値のままである。

第２の動作サイクルＸ３２：ＳＥＬ［ｎ］は、スイッチトランジスタ９８がオフであり、スイッチトランジスタ１０２がオンである中間電圧になる。ＶＤＡＴＡ１は０になる。したがって、プログラミングトランジスタ１００は切れる。

第３の動作サイクルＸ３３：上述のように、次の行のプログラミングサイクルであるために、ＳＥＬ［ｎ］は低レベルであり、ＳＥＬ［ｎ＋１］は高レベルである。

Ｘ３３で、ノードＣ３はリセット電圧に充電される。ノードＢ３の電圧は、所与の画素電流に対応するＯＬＥＤ電圧であるＶ_OLEDになる。したがって、ノードＡ３の電圧は、

になる。

本実施形態では、プログラミングトランジスタ１００は第１の動作サイクルＸ３１の間のみ正にバイアスをかけられ、フレーム時間の残りの間正にバイアスをかけられない。プログラミングトランジスタ１００はごくわずかな時間だけオンであるので、閾値変化は無視できる。したがって、動作サイクル中の駆動用トランジスタ９６の電流は閾値電圧の変化およびＯＬＥＤ特性の変化と無関係である。

図１０は本発明のさらなる実施形態による局所的基準化電圧プログラム式画素回路１１０を示す。画素回路１１０は、ＯＬＥＤ１１２、蓄積キャパシタ１１４、駆動用トランジスタ１１６、スイッチトランジスタ１１８、およびプログラミング回路１２６を含む。プログラミング回路１２６は、スイッチトランジスタ１２０、プログラミングトランジスタ１２２、および蓄積キャパシタ１２４を含む。

選択ラインＳＥＬ［ｎ］はスイッチトランジスタ１１８および１２２に接続される。信号ラインＶＤＡＴＡはスイッチトランジスタ１２２に接続される。負電圧ラインＳＥＬ［ｎ＋１］はプログラミングトランジスタ１２０に接続される。正電圧ラインＶＤＤはトランジスタ１１６および１１８に接続される。ＶＤＤの電圧は変えることができる。図７のアレイ構造は図１０の画素回路１１０に対して使用することができる。

トランジスタ１１６、１１８、１２０、および１２２はｎ型ＴＦＴである。しかし、トランジスタ１１６、１１８、１２０、および１２２はｐ型トランジスタにしてもよい。画素回路１１０に適用されるプログラミングおよび駆動技法は、ｐ型トランジスタを有する相補画素回路に適用することもできる。トランジスタ１１６、１１８、１２０、および１２２は、アモルファスシリコン、ナノ／マイクロ結晶質シリコン、ポリシリコン、有機半導体技術（例えば有機ＴＦＴ）、ＮＭＯＳ／ＰＭＯＳ技術、またはＣＭＯＳ技術（例えばＭＯＳＦＥＴ）を使用して製作することができる。複数の画素回路１１０はＡＭＯＬＥＤディスプレイを形成することができる。

駆動用トランジスタ１１６のゲート端子はスイッチトランジスタ１１８を通してＶＤＤに接続される。駆動用トランジスタ１１６のドレイン端子はＶＤＤに接続される。駆動用トランジスタ１１６のソース端子はＯＬＥＤ１１２のアノード電極に（ノードＢ４で）接続される。ＯＬＥＤ１１２のカソード電極は共通接地に接続される。

スイッチトランジスタ１１８のゲート端子はＳＥＬ［ｎ］に接続される。スイッチトランジスタ１１８のドレイン端子はＶＤＤに接続される。スイッチトランジスタ１１８のソース端子は駆動用トランジスタ１１６のゲート端子に（ノードＡ４で）接続される。

プログラミングトランジスタ１２０のゲート端子はスイッチトランジスタ１２２を通してＶＤＡＴＡに接続される。プログラミングトランジスタ１２０のドレイン端子はＯＬＥＤ１１２のアノード端子に（ノードＢ４で）接続される。プログラミングトランジスタ１２０のソース端子はＳＥＬ［ｎ＋１］に接続される。

スイッチトランジスタ１２２のゲート端子はＳＥＬ［ｎ］に接続される。スイッチトランジスタ１２２のソース端子はＶＤＡＴＡに接続される。スイッチトランジスタ１２２のドレイン端子はプログラミングトランジスタ１２０のゲート端子に（ノードＣ４で）接続される。

蓄積キャパシタ１１４の一方の端子は、ノードＡ４で、駆動用トランジスタ１１６のゲート端子およびスイッチトランジスタ１１８のソース端子に接続される。蓄積キャパシタ１１４の他方の端子は、ノードＢ４で、駆動用トランジスタ１１６のソース端子、プログラミングトランジスタ１２０のドレイン端子、およびＯＬＥＤ１１２のアノード電極に接続される。

蓄積キャパシタ１２４の一方の端子は、ノードＣ４で、プログラミングトランジスタ１２０のゲート端子およびスイッチトランジスタ１２２のドレイン端子に接続される。蓄積キャパシタ１２４の他方の端子はＳＥＬ［ｎ＋１］に接続される。

プログラミング回路１２６が詳細に説明される。画素回路１１０の動作はプログラミングサイクルおよび駆動サイクルを含む。プログラミングトランジスタ１２０は、バイアス状態のために安定な局所基準トランジスタとなり、それを使用して画素電流がプログラミングサイクル中に調節される。プログラミングサイクル中に、プログラミング電圧がスイッチトランジスタ１２２を通してキャパシタ１２４に書き込まれ、プログラミングトランジスタ１２０は画素電流を調節する。駆動サイクル中に、リセット電圧がキャパシタ１２４に書き込まれ、その結果、プログラミングトランジスタ１２０が切られる。したがって、画素電流はＯＬＥＤ１１２を通って流れる。プログラミングトランジスタ１２０はプログラミングサイクルの間のみオンであるので、どのような閾値変動も受けない。したがって、プログラミングトランジスタ１２０によって定められる画素電流は安定になる。

図１１は図１０の画素回路１１０に印加された波形の例を示すタイミング図を示す。
図１０および１１を参照すると、画素回路１１０の動作は、動作サイクルＸ４１およびＸ４２を有するプログラミングサイクルならびに動作サイクルＸ４３を有する駆動サイクルを含む。

前述のように、ＳＥＬ［ｎ＋１］はｎ番目の行と（ｎ＋１）番目の行との間で共有され、ｎ番目および（ｎ＋１）番目の行のプログラミングサイクルの間２つの異なる役割を果たす。ｎ番目の行のプログラミングサイクルの間ＳＥＬ［ｎ＋１］を使用して信号ＶＳＳが供給される。（ｎ＋１）番目の行のプログラミングサイクルの間ＳＥＬ［ｎ＋１］を使用して（ｎ＋１）番目の行のアドレス信号が供給される。したがって、（ｎ＋１）番目の行の第１のプログラミングサイクルＸ４１でもあるｎ番目の行の第２のプログラミングサイクルＸ４２で、ＳＥＬ［ｎ＋１］は（ｎ＋１）番目の行をアドレス指定するために高電圧になる。

第１の動作サイクルＸ４１：ＳＥＬ［ｎ］は高レベルであり、ＳＥＬ［ｎ＋１］は負電圧ＶＳＳを有する。ＶＤＡＴＡはプログラミング電圧Ｖ_p＋ＶＳＳになり、ＶＤＤはバイアス電圧Ｖ_Bを有する。

ノードＣ４はＶ_p＋ＶＳＳに充電される。ノードＡ４はバイアス電圧Ｖ_Bに充電される。その結果、ノードＢ４の電圧は、

になり、ここで、ＶＢ４はノードＢ４の電圧を表し、Ｖ_T1は駆動用トランジスタ１１６の閾値電圧を表し、Ｖ_T3はプログラミングトランジスタ１２０の閾値電圧を表し、（Ｗ／Ｌ）_T1は駆動用トランジスタ１１６のアスペクト比であり、（Ｗ／Ｌ）_T3はプログラミングトランジスタ１２０のアスペクト比である。

駆動用トランジスタ１１６のゲート−ソース電圧ＶＧＳは、

で与えられる。ＶＧＳはＸ４２およびＸ４３の間同じ値のままである。

第２の動作サイクルＸ４２：ＳＥＬ［ｎ］は、スイッチトランジスタ１１８がオフであり、スイッチトランジスタ１２２がオンである中間電圧になる。ＶＤＡＴＡは０になる。したがって、プログラミングトランジスタ１２０は切れる。

第３の動作サイクルＸ４３：上述のように、次の行のプログラミングサイクルであるために、ＳＥＬ［ｎ］は低レベルであり、ＳＥＬ［ｎ＋１］は高レベルである。

Ｘ４３で、ノードＣ４はリセット電圧に充電される。ノードＢ４の電圧は、所与の画素電流に対応するＯＬＥＤ電圧であるＶ_OLEDになる。その結果、ノードＡ４の電圧は、

になる。

本実施形態では、プログラミングトランジスタ１２０は第１の動作サイクルＸ４１の間のみ正にバイアスをかけられる。フレーム時間の残りの間、プログラミングトランジスタ１２０は正にバイアスをかけられない。プログラミングトランジスタ１２０はごくわずかな時間だけオンであるので、閾値変化は無視できる。したがって、動作サイクル中の駆動用トランジスタ１１６の電流は閾値電圧の変化およびＯＬＥＤ特性の変化と無関係である。

図１２は、図４および７のディスプレイアレイを駆動するためのプログラミングサイクルおよび駆動サイクルを示す図である。図１２において、ＲＯＷ（ｊ）、ＲＯＷ（ｊ＋１）、およびＲＯＷ（ｊ＋２）の各々はディスプレイアレイの行を表す。ＲＯＷのフレーム用のプログラミングサイクルおよび駆動サイクルは、次のＲＯＷの同じフレーム用のプログラミングサイクルおよび駆動サイクルと一部重なり合う。プログラミングサイクルおよび駆動サイクルの各々は図３、６、８、または１０のものである。

図１３は、図２および３に示された回路および波形に対するシミュレーション結果を示す。この結果は、駆動用トランジスタ２６の２ボルトの閾値変動によるＯＬＥＤ電流の変化が４％未満であることを示している。

本発明の実施形態によれば、画素要素の特性の変化（例えば、駆動用トランジスタの閾値電圧変化、および長期ディスプレイ動作下の発光デバイスの劣化）が、蓄積キャパシタに蓄積された電圧によって、およびそれを駆動用トランジスタのゲートに印加することによって補償される。したがって、画素回路は、駆動用トランジスタの閾値電圧変化および長期ディスプレイ動作下のＯＬＥＤ劣化と無関係に安定電流を供給し、効率的にディスプレイ動作寿命を改善する。本発明の実施形態によれば、ＯＬＥＤの輝度安定性は回路補正を使用することによって高められる。

回路の簡単さのために、従来の画素回路よりも高い製品歩留り、低い製作コスト、および高い解像度が保証される。さらに、この駆動技法は、速い整定時間のために大面積ディスプレイで使用することができる。

さらに、プログラミング回路（一時的な）は従来の電流プログラミング回路とは異なってライン寄生容量から分離され、それが速いプログラミングを保証する。

すべての引用例は本願に引用して援用する。

本発明は１つ以上の実施形態に関して説明された。しかし、特許請求の範囲で定義されるような本発明の範囲から逸脱することなく、いくつかの変更および変形を行うことができることが当業者には明らかであろう。したがって、特許請求の範囲で定義されるような本発明はそのような変形ならびに等価な構造および機能をすべて包含するように可能な限り広義の解釈が与えられなければならない。

従来の２−ＴＦＴ電圧プログラム式画素回路を示す図である。 本発明の実施形態による画素回路を示す図である。 図２の画素回路を駆動するための波形の例を示すタイミング図である。 図２の画素回路を有するディスプレイシステムを示す図である。 本発明のさらなる実施形態による画素回路を示す図である。 図５の画素回路を駆動するための波形の例を示すタイミング図である。 図５の画素回路を有するディスプレイシステムを示す図である。 本発明のさらなる実施形態による画素回路を示す図である。 図８の画素回路を駆動するための波形の例を示すタイミング図である。 本発明のさらなる実施形態による画素回路を示す図である。 図１０の画素回路を駆動するための波形の例を示すタイミング図である。 図４および７のアレイに適用されたプログラミングサイクルおよび駆動サイクルの例を示すタイミング図である。 図２および３に適用された駆動技法に対するシミュレーション結果を示す図である。

Claims (38)

1. 第１の電極および第２の電極を有する発光デバイスと、
   ゲート端子、第１の端子、および第２の端子を有する駆動用トランジスタであって、前記駆動用トランジスタの前記第１の端子が前記発光デバイスの前記第１の電極に接続される駆動用トランジスタと、
   第１の端子および第２の端子を有する第１のキャパシタであって、前記第１のキャパシタの前記第１の端子が前記駆動用トランジスタの前記ゲート端子に接続され、前記第１のキャパシタの前記第２の端子が前記駆動用トランジスタの前記第１の端子および前記発光デバイスの前記第１の電極に接続される第１のキャパシタと、
   ゲート端子、第１の端子、および第２の端子を有する第１のスイッチトランジスタであって、前記第１のスイッチトランジスタの前記第１の端子が前記駆動用トランジスタの前記ゲート端子および前記第１のキャパシタの前記第１の端子に接続される第１のスイッチトランジスタと、
   画素回路のプログラミングサイクル中に画素電流を局所的に調節するためのプログラミング回路であって、前記プログラミング回路はプログラミングトランジスタを有し、前記プログラミングトランジスタは前記発光デバイスの前記第１の電極に接続され、前記画素回路の前記プログラミングサイクル中にバイアスをかけられるプログラミング回路と
   を備えることを特徴とする画素回路。
2. 請求項１に記載の画素回路であって、前記プログラミングトランジスタが前記プログラミングサイクルの間オンであり、一方、前記プログラミングトランジスタが前記画素回路の駆動サイクルの間オフであるように前記画素回路に供給される電圧が決定されることを特徴とする画素回路。
3. 請求項１に記載の画素回路であって、前記プログラミング回路が第２のスイッチトランジスタおよび第２のキャパシタを含み、前記第２のスイッチトランジスタがゲート端子、第１の端子、および第２の端子を有し、前記第２のキャパシタが第１の端子および第２の端子を有し、前記プログラミングトランジスタの前記ゲート端子が前記第２のスイッチトランジスタの前記第１の端子および前記第２のキャパシタの前記第１の端子に接続されることを特徴とする画素回路。
4. 請求項３に記載の画素回路であって、前記プログラミングサイクル中に、プログラミング電圧が前記第２のスイッチトランジスタを通して前記第２のキャパシタに書き込まれ、一方、前記画素回路の前記駆動サイクル中に、前記プログラミングトランジスタを切るためにリセット電圧が前記第２のキャパシタに書き込まれるように前記画素回路に供給される電圧が決定されることを特徴とする画素回路。
5. 請求項１から４のいずれか一項に記載の画素回路であって、前記発光デバイスが有機発光ダイオード（ＯＬＥＤ）を含み、前記トランジスタの少なくとも１つがｎ型またはｐ型の薄膜トランジスタ（ＴＦＴ）であることを特徴とする画素回路。
6. 複数の画素回路を含むディスプレイアレイと、
   プログラミングサイクルおよび駆動サイクルを確定するために前記ディスプレイアレイを駆動するための駆動システムと、
   前記駆動システムを制御するための制御部と
   を備えるディスプレイシステムであって、
   各画素回路が、
   第１の電極および第２の電極を有する発光デバイスと、
   ゲート端子、第１の端子、および第２の端子を有する駆動用トランジスタであって、前記駆動用トランジスタの前記第１の端子が前記発光デバイスの前記第１の電極に接続される駆動用トランジスタと、
   第１の端子および第２の端子を有する第１のキャパシタであって、前記第１のキャパシタの前記第１の端子が前記駆動用トランジスタの前記ゲート端子に接続され、前記第１のキャパシタの前記第２の端子が前記駆動用トランジスタの前記第１の端子および前記発光デバイスの前記第１の電極に接続される第１のキャパシタと、
   ゲート端子、第１の端子、および第２の端子を有する第１のスイッチトランジスタであって、前記第１のスイッチトランジスタの前記第１の端子が前記駆動用トランジスタの前記ゲート端子および前記第１のキャパシタの前記第１の端子に接続される第１のスイッチトランジスタと、
   前記画素回路の前記プログラミングサイクル中に画素電流を局所的に調節するプログラミング回路であって、前記プログラミング回路はプログラミングトランジスタを有し、前記プログラミングトランジスタは前記発光デバイスの前記第１の電極に接続され、前記画素回路の前記プログラミングサイクル中にバイアスをかけられるプログラミング回路と
   を含むことを特徴とするディスプレイシステム。
7. 請求項６に記載のディスプレイシステムであって、前記駆動システムが、前記第１のスイッチトランジスタの前記ゲート端子に接続された第１のライン、前記第１のスイッチトランジスタの前記第２の端子に接続された第２のライン、前記プログラミングトランジスタの前記ゲート端子に接続された第３のライン、および前記プログラミングトランジスタの前記第２の端子に接続された第４のラインを駆動することを特徴とするディスプレイシステム。
8. 請求項７に記載のディスプレイシステムであって、前記複数の画素回路が行および列に配置され、前記第１のラインおよび前記第４のラインの各々が前記ディスプレイアレイの共通な行の画素回路間で共有され、前記第２のラインが前記ディスプレイアレイの前記共通な列の画素回路間で共有され、前記第３のラインが前記ディスプレイアレイの前記共通な列の画素回路間で共有されることを特徴とするディスプレイシステム。
9. 請求項６に記載のディスプレイシステムであって、前記駆動システムが、前記第１のスイッチトランジスタの前記ゲート端子に接続された第１のライン、前記第１のスイッチトランジスタの前記第２の端子および前記駆動用トランジスタの前記第２の端子に接続された第２のライン、前記プログラミングトランジスタの前記ゲート端子に接続された第３のライン、および前記プログラミングトランジスタの前記第２の端子に接続された第４のラインを駆動することを特徴とするディスプレイシステム。
10. 請求項９に記載のディスプレイシステムであって、前記複数の画素回路が行および列に配置され、前記第１のラインおよび前記第４のラインの各々が前記ディスプレイアレイの共通な行の画素回路間で共有され、前記第２のラインが前記ディスプレイアレイの前記共通な行の画素回路間で共有され、前記第３のラインが前記ディスプレイアレイの共通な列の画素回路間で共有されることを特徴とするディスプレイシステム。
11. 請求項６に記載のディスプレイシステムであって、前記プログラミング回路が第２のスイッチトランジスタおよび第２のキャパシタを含み、前記第２のスイッチトランジスタがゲート端子、第１の端子、および第２の端子を有し、前記第２のキャパシタが第１の端子および第２の端子を有し、前記プログラミングトランジスタの前記ゲート端子が前記第２のスイッチトランジスタの前記第１の端子および前記第２のキャパシタの前記第１の端子に接続されることを特徴とするディスプレイシステム。
12. 請求項１１に記載のディスプレイシステムであって、前記駆動システムが、前記第１のスイッチトランジスタの前記ゲート端子および前記第２のスイッチトランジスタの前記ゲート端子に接続された第１のライン、前記第１のスイッチトランジスタの前記第２の端子に接続された第２のライン、前記第２のスイッチトランジスタの前記第２の端子に接続された第３のライン、および前記プログラミングトランジスタの前記第２の端子および前記第２のキャパシタの前記第２の端子に接続された第４のラインを駆動することを特徴とするディスプレイシステム。
13. 請求項１２に記載のディスプレイシステムであって、前記複数の画素回路が行および列に配置され、前記第１のラインおよび前記第４のラインの各々が前記ディスプレイアレイの前記共通な行の画素回路間で共有され、前記第２のラインが前記ディスプレイアレイの前記共通な列の画素回路間で共有され、前記第３のラインが前記ディスプレイアレイの前記共通な列の画素回路間で共有されることを特徴とするディスプレイシステム。
14. 請求項１１に記載のディスプレイシステムであって、前記駆動システムが、前記第１のスイッチトランジスタの前記ゲート端子および前記第２のスイッチトランジスタの前記ゲート端子に接続された第１のライン、前記第１のスイッチトランジスタの前記第２の端子および前記駆動用トランジスタの前記第２の端子に接続された第２のライン、第２のスイッチトランジスタの前記第２の端子に接続された第３のライン、および前記プログラミングトランジスタの前記第２の端子および前記第２のキャパシタの前記第２の端子に接続された第４のラインを駆動することを特徴とするディスプレイシステム。
15. 請求項１４に記載のディスプレイシステムであって、前記複数の画素回路が行および列に配置され、前記第１のラインおよび前記第４のラインの各々が前記ディスプレイアレイの共通な行の画素回路間で共有され、前記第２のラインが前記ディスプレイアレイの前記共通な行の画素回路間で共有され、前記第３のラインが前記ディスプレイアレイの共通な列の画素回路間で共有されることを特徴とするディスプレイシステム。
16. 請求項８に記載のディスプレイシステムであって、ｎ番目の行の前記プログラミングサイクル中に、前記第４のラインが所定の電圧を供給するために使用され、一方、前記（ｎ＋１）番目の行の前記プログラミングサイクル中に、前記第４のラインが（ｎ＋１）番目の行のアドレス信号を供給するために使用されることを特徴とするディスプレイシステム。
17. 請求項１３に記載のディスプレイシステムであって、ｎ番目の行の前記プログラミングサイクル中に、前記第４のラインが所定の電圧を供給するために使用され、一方、前記（ｎ＋１）番目の行の前記プログラミングサイクル中に、前記第４のラインが（ｎ＋１）番目の行の前記アドレス信号を供給するために使用されることを特徴とするディスプレイシステム。
18. 請求項１０に記載のディスプレイシステムであって、ｎ番目の行の前記プログラミングサイクル中に、前記第４のラインが所定の電圧を供給するために使用され、一方、前記（ｎ＋１）番目の行の前記プログラミングサイクル中に、前記第４のラインが（ｎ＋１）番目の行の前記アドレス信号を供給するために使用されることを特徴とするディスプレイシステム。
19. 請求項１５に記載のディスプレイシステムであって、ｎ番目の行の前記プログラミングサイクル中に、前記第４のラインが所定の電圧を供給するために使用され、一方、前記（ｎ＋１）番目の行の前記プログラミングサイクル中に、前記第４のラインが（ｎ＋１）番目の行の前記アドレス信号を供給するために使用されることを特徴とするディスプレイシステム。
20. 第１の電極および第２の電極を有する発光デバイスと、
    ゲート端子、第１の端子、および第２の端子を有する駆動用トランジスタであって、前記駆動用トランジスタの前記第１の端子が前記発光デバイスの前記第１の電極に接続される駆動用トランジスタと、
    第１の端子および第２の端子を有する第１のキャパシタであって、前記第１のキャパシタの前記第１の端子が前記駆動用トランジスタの前記ゲート端子に接続され、前記第１のキャパシタの前記第２の端子が前記駆動用トランジスタの前記第１の端子および前記発光デバイスの前記第１の電極に接続される第１のキャパシタと、
    ゲート端子、第１の端子、および第２の端子を有する第１のスイッチトランジスタであって、前記第１のスイッチトランジスタの前記第１の端子が前記駆動用トランジスタの前記ゲート端子および前記第１のキャパシタの前記第１の端子に接続される第１のスイッチトランジスタと、
    プログラミングトランジスタを有するプログラミング回路であって、前記プログラミングトランジスタが前記発光デバイスの前記第１の電極に接続されるプログラミング回路と
    を備える画素回路を駆動する方法であって、
    前記画素回路のプログラミングサイクルで、画素電流を局所的に調節するために前記プログラミングトランジスタにバイアスをかけるステップと、
    前記画素回路の駆動サイクルで、前記プログラミングトランジスタをオフにすることを可能にするステップと
    を含むことを特徴とする方法。
21. プログラミングＴＦＴが安定である短期バイアス状態を組み込むことを特徴とする画素回路。
22. １つのプログラミング部分および１つの駆動部分を有する２つの別個の部分を含み、前記プログラミング部分がわずかなフレーム時間の間ストレス下にあり、前記画素電流を調節し、一方、前記駆動部分がＯＬＥＤを駆動することを特徴とする画素回路構造。
23. 請求項２１に記載の画素回路であって、前記画素回路が前記プログラミングＴＦＴを有する複数のＴＦＴを含み、前記複数のＴＦＴがｎ型および／またはｐ型のＴＦＴであることを特徴とする画素回路。
24. 請求項２１に記載の画素回路であって、ＮＩＰ反転またはＰＩＮ非反転ＯＬＥＤ用に設けられることを特徴とする画素回路。
25. 請求項２２に記載の画素回路構造であって、前記画素回路が、ｎ型および／またはｐ型のＴＦＴである複数のＴＦＴを含むことを特徴とする画素回路構造。
26. 請求項２２に記載の画素回路構造であって、前記ＯＬＥＤがＮＩＰ反転またはＰＩＮ非反転ＯＬＥＤであることを特徴とする画素回路構造。
27. 請求項１から４のいずれか一項に記載の画素回路であって、前記プログラミングトランジスタがＴＦＴであり、前記画素回路が、前記プログラミングＴＦＴが安定である短期バイアス状態を組み込むことを特徴とする画素回路。
28. 請求項２７に記載の画素回路であって、前記プログラミングＴＦＴがｎ型またはｐ型のＴＦＴであることを特徴とする画素回路。
29. 請求項２７に記載の画素回路であって、前記発光デバイスがＯＬＥＤであることを特徴とする画素回路。
30. 請求項２９に記載の画素回路であって、前記ＯＬＥＤがＮＩＰ反転またはＰＩＮ非反転ＯＬＥＤであることを特徴とする画素回路。
31. 請求項１から４のいずれか一項に記載の画素回路であって、前記プログラミングトランジスタがわずかなフレーム時間の間ストレス下にあり、一方、前記駆動用トランジスタが前記発光デバイスを駆動することを特徴とする画素回路。
32. 請求項６から１９のいずれか一項に記載のディスプレイシステムであって、前記プログラミングトランジスタがＴＦＴであり、前記画素回路が、前記プログラミングＴＦＴが安定である短期バイアス状態を組み込むことを特徴とするディスプレイシステム。
33. 請求項３２に記載のディスプレイシステムであって、前記プログラミングＴＦＴがｎ型またはｐ型のＴＦＴであることを特徴とするディスプレイシステム。
34. 請求項３２に記載のディスプレイシステムであって、前記発光デバイスがＯＬＥＤであることを特徴とするディスプレイシステム。
35. 請求項３４に記載のディスプレイシステムであって、前記ＯＬＥＤがＮＩＰ反転またはＰＩＮ非反転ＯＬＥＤであることを特徴とするディスプレイシステム。
36. 請求項６から１９のいずれか一項に記載のディスプレイシステムであって、前記プログラミングトランジスタがわずかなフレーム時間の間ストレス下にあり、一方、前記駆動用トランジスタが前記発光デバイスを駆動することを特徴とするディスプレイシステム。
37. 請求項２１に記載の画素回路であって、前記画素回路が、画素電流を調節するための前記プログラミングＴＦＴを有するプログラミング部分と、ＯＬＥＤを駆動するための駆動用ＴＦＴを有する駆動部分とを含むことを特徴とする画素回路。
38. 請求項２２に記載の画素回路構造であって、前記プログラミング部分がプログラミングＴＦＴを含み、前記プログラミングＴＦＴが安定であるわずかなフレーム時間の間前記プログラミングＴＦＴがバイアスをかけられることを特徴とする画素回路構造。

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