JP2004341444A - 画素回路、表示装置、および画素回路の駆動方法 - Google Patents
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Abstract
【課題】画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【解決手段】オートゼロ動作時に、ＴＦＴ１１３とともにＴＦＴ１１５をオンさせて、画素のドライブトランジスタＴＦＴ１１１に第１のノードＮＤ１１１を通して基準電流線ＩＳＬを接続して、しきい値Ｖｔｈのバラツキの補正を行う。
これにより、白表示時での移動度によるオン電流のバラツキを抑制することができ、移動度バラツキに対するユニフォーミティを大幅に改善することができる。
【選択図】 図２
【解決手段】オートゼロ動作時に、ＴＦＴ１１３とともにＴＦＴ１１５をオンさせて、画素のドライブトランジスタＴＦＴ１１１に第１のノードＮＤ１１１を通して基準電流線ＩＳＬを接続して、しきい値Ｖｔｈのバラツキの補正を行う。
これにより、白表示時での移動度によるオン電流のバラツキを抑制することができ、移動度バラツキに対するユニフォーミティを大幅に改善することができる。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１８は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１８に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図１９は、図１８の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図１９の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図１９の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図１９において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１９その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１９ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１９の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１９の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図２０の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図２０において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＡＺＬはオートゼロ線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について、図２１（Ａ）〜（Ｇ）に示すタイミングチャートを参照しながら以下に説明する。
図２１（Ａ）は画素配列の第１行目の走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図２１（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図２１（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１に印加されるオートゼロ信号ａｚ〔１〕を、図２１（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２に印加されるオートゼロ信号ａｚ〔２〕を、図２１（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１に印加される駆動信号ｄｓ〔１〕を、図２１（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２に印加される駆動信号ｄｓ〔２〕を、図２１（Ｇ）はＴＦＴ２１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００１８】
図２１（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（ＯＬＥＤ）２５と接続されるため、ＴＦＴ２１に電流が流れる。このとき、ＴＦＴ２１のゲート電位Ｖｇは、図２１（Ｇ）に示すように、降下する。
【００１９】
図２１（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を高レベルとし、ＴＦＴ２２を非導通状態とする。このとき走査線ＷＳＬ１への走査信号ｗｓ〔１〕は、図２１（Ａ）に示すように、高レベルでＴＦＴ２４が非導通状態に保持されている。
ＴＦＴ２２が非導通状態となったことに伴い、発光素子２５に流れる電流が遮断されるため、図２１（Ｇ）に示すように、ＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称する。
【００２０】
図２１（Ｃ）に示すように、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２２を導通状態とする。
【００２１】
そして、走査線ＷＳＬ１への走査信号ｗｓ〔１〕を、図２１（Ａ）に示すように、低レベルとしてＴＦＴ２４が導通状態として、データ線ＤＴＬ１に伝搬された所定電位のデータ信号をキャパシタＣ２１に印加させる。これにより、図２１（Ｇ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔＶｇだけ低下させる。
図２１（Ａ）に示すように、走査線ＷＳＬ１を高レベルとしてＴＦＴ２４を非導通状態とする。
これにより、ＴＦＴ２１およびＥＬ発光素子（ＯＬＥＤ）２５に電流が流れ、ＥＬ発光素子２５が発光を開始する。
【００２２】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２３】
【発明が解決しようとする課題】
上述したように、図２０の画素回路では、ＥＬ発光素子２５が発光していない期間に、オートゼロスイッチであるＴＦＴ２３をオンすることで、ドライブトランジスタＴＦＴ２１をカットオフの状態にする。カットオフ状態ではこのトランジスタＴＦＴ２１に電流は流れないので、そのゲート・ソース電圧Ｖｇｓは各々のトランジスタのしきい値Ｖｔｈと等しくなっており、画素毎のＶｔｈバラツキはキャンセルされている。
次に、ＴＦＴ２３をオフした後、ＴＦＴ２４をオンすることで、データ線電圧を画素内のキャパシタＣ２１を通してドライブトランジスタＴＦＴ２１のゲートに電圧ΔＶがカップリングされる。このカップリング量がＶ０であるとすると、ドライブトランジスタＴＦＴ２１はＶｔｈによらず、Ｖｇｓ−Ｖｔｈ＝Ｖ０に相当したオン電流が流れ、Ｖｔｈバラツキによるユニフォーミティにむらの無い画質が得られる。
【００２４】
ところが、図２０の画素回路においては、Ｖｔｈバラツキを補正することができても、移動度μのバラツキを補正することはできない。
以下、この課題について、図面に関連付けてさらに詳細に説明する。
【００２５】
図２２は、図２０の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図２２において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図２２において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００２６】
図２２に示すように、実線で示す画素Ａの特性と破線で示す画素Ｂの特性において、移動度が異なっている。
図２０の画素回路方式では、オートゼロ点（ΔＶ＝Ｖ０）では、移動度が異なる画素トランジスタでも電流値が等しい。
しかしながら、その後電圧が上昇するにつれて、移動度μのバラツキが電流値に現れてしまう。
たとえば、移動度が異なる画素Ａと画素Ｂにおいて、同じ電圧ΔＶ＝Ｖ０が印加されているときも、上記式１に従い電流Ｉｄｓのバラツキが発生し、その画素の輝度が異なってしまう。
つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはばらつき、画質は劣化してしまう。
【００２７】
また、図２３は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図２３において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図２３において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００２８】
オートゼロは、ドライブトランジスタのゲートとソースを接続することにより行われるが、カットオフ領域に近づくにつれて、そのオン電流も急速に減少してくる。
そのため、完全にカットオフししきい値のバラツキがキャンセルするまでには、長い時間を必要とする。図２３に示したように、オートゼロ時間が不十分だと画素Ｃは完全にしきい値Ｖｔｈのバラツキがキャンセルされない。
このように、しきい値Ｖｔｈのバラツキにより、ゲート電圧の書込み状態もバラツキ、これによるユニフォーミティが劣化することも推察される。
【００２９】
また、十分にオートゼロの時間をとってしきい値Ｖｔｈのバラツキをキャンセルしても、カットオフ後にドライブトランジスタにはオフ電流が微量ながら流れてしまう。
そのため、図２４に示すように、ゲート電圧は電源電圧Ｖｃｃに向かって徐々に上昇してしまう。その結果、一度オートゼロにてしきい値Ｖｔｈのバラツキのキャンセルがなされたにもかかわらず、最終的にしきい値Ｖｔｈのばらついている画素のゲート電位が電源電圧に向かってそろうために、再度しきい値Ｖｔｈのバラツキが現れてしまう。
【００３０】
以上より、実デバイスではしきい値Ｖｔｈのバラツキのキャンセルを効果的に行うためには、オートゼロ期間をパネル毎に最適に調整する必要がある。
しかしながら、このパネル毎の最適なオートゼロ期間の調整には、膨大な調整時間がかかり、パネルのコストを上げてしまう。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、第１の制御線と、第１、第２、および第３のノードと、第１および第２の基準電位と、所定の基準電流を供給する基準電流供給手段と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３３】
好適には、第２、第３、および第４の制御線をさらに有し、上記第１のスイッチが上記第２の制御線により導通制御され、上記第２のスイッチが上記第３の制御線により導通制御され、上記第４のスイッチが上記第４の制御線により導通制御される。
好適には、上記第３の制御線と第４の制御線が共用され、上記第２のスイッチおよび第４のスイッチが一つの制御線により導通制御される。
【００３４】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第２ステージとして、所定時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００３５】
また、好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００３６】
本発明の第２の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、所定の基準電流を供給する基準電流供給手段と、を有し、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３７】
好適には、上記基準電流供給手段は、基準電流源と、上記画素回路のマトリクス配列に対して列毎に配線され、上記基準電流源から基準電流が供給される基準電流供給線と、を含み、上記第４のスイッチは、上記第１のノードと基準電流供給線との間に接続されている。
【００３８】
好適には、上記基準電流供給手段は、基準電流源と、上記画素回路のマトリクス配列に対して列毎に複数配線され、上記基準電流源から基準電流が供給される基準電流供給線と、を含み、同一列の複数の画素回路は、上記第４のスイッチを介して異なる基準電流供給線と接続されている。
【００３９】
好適には、上記基準電流供給線に所定の基準電圧を選択的に供給する基準電圧供給手段を有する。
好適には、上記基準電圧供給手段は、基準電圧源を有し、上記基準電流源と上記基準電圧源を、上記基準電流供給線に対して選択的に接続するスイッチ回路をさらに有する。
【００４０】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第２ステージとして、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４１】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第２ステージとして、水平走査期間の複数倍の時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４２】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記基準電流供給線が、上記基準電圧供給手段により基準電圧が供給されてプリチャージされ、第２ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第３ステージとして、水平走査期間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、第４ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４３】
好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００４４】
好適には、上記基準電圧の値は、上記駆動トランジスタのしきい値のバラツキの中間値に設定されている。
【００４５】
本発明の第３の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、を有し、上記画素回路は、所定の基準電流を供給する基準電流供給手段と、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００４６】
本発明の第４の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、および第３のノードと、所定の基準電流を供給する基準電流供給手段と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持し、上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持して、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４７】
本発明によれば、たとえば基準電流供給線に定電流源により基準電流が流される。
そして、第２のスイッチ、および第４のスイッチを導通状態の保持する。このとき、第２のスイッチおよび第４のスイッチがオンし、第１のノード、第２のノードは、基準電流供給線を通して基準電流源に接続され、基準電流を引いているために、画素のオン電流が基準電流に一致するように、ドライブトランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
次に、第２および第４のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、たとえば第１のスイッチを導通状態とする。
また、第１の制御線により第３のスイッチを導通状態として、データ線に伝搬された所定電位のデータ信号を結合キャパシタに印加させる。これにより、結合キャパシタを介して入力データ信号がドライブトランジスタのゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流が電気光学素子に流れる、発光する。
そして、第３のスイッチを非導通状態とする。
【００４８】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４９】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００５０】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、リファレンス定電流源（ＲＣＩＳ）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍ、および定電流源（ＲＣＩＳ）１０７による基準電流が供給される基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎを有する。
【００５１】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５２】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１５、キャパシタＣ１１１，Ｃ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１６、第１のノードＮＤ１１１、第２のノードＮＤ１１２、および第３のノードＮＤ１１３を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、キャパシタＣ１１１が本発明に係る結合キャパシタを構成している。
【００５３】
また、電流源Ｉ１０７と基準電流供給線ＩＳＬ１０１とにより電流供給手段が構成されている。そして、基準電流供給線ＩＳＬ１０１には基準電流Ｉｒｅｆ（たとえば２μＡ）が流されている。基準電流Ｉｒｅｆは、移動度のバラツキも補正できるように、発光素子１１６の発光の中間色に相当する電流値に設定される。
また、走査線ＷＳＬ１０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ１０１が第２の制御線に対応し、オートゼロ線ＡＺＬ１０１が第３の制御線（および第４の制御線）に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５４】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１６が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１６のアノードに接続され、発光素子１１６のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが第２の制御線としての駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が第３のノードＮＤ１１３に接続されている。また、キャパシタＣ１１２の第１電極が第３のノードＮＤ１１３に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが第１の制御線としての走査線１０１に接続されている。
さらに、第１のノードＮＤ１１１と基準電流供給線ＩＳＬ１０１との間に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインが接続され、ＴＦＴ１１５のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
【００５５】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｇ）に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。また、Ｖｏは基準電流Ｉｒｅｆを流すドライブトランジスタＴＦＴ１１１のゲート電圧値を示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００５６】
まず、基準電流供給線ＩＳＬ１０１には定電流源１０７により基準電流Ｉｒｅｆ（たとえば２μＡ）が流される。
図３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３とＴＦＴ１１５を導通状態とする。
【００５７】
このとき、ＴＦＴ１１５がオンし、第１のノードＮＤ１１１、第２のノードＮＤ１１２は、基準電流供給線ＩＳＬ１０１を通して基準電流源Ｉ１０７に接続され、基準電流Ｉｒｅｆを引いているために、図３（Ｇ）に示すように、画素のオン電流が基準電流Ｉｒｅｆに一致するように、ドライブトランジスタＴＦＴ１１１のゲート電圧値Ｖｏが設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００５８】
図３（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３、ＴＦＴ１１５を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、図３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１１２を導通状態とする。
【００５９】
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図３（Ａ）に示すように、低レベルとしてＴＦＴ１１４を導通状態として、データ線ＤＴＬ１０１に伝搬された所定電位のデータ信号をキャパシタＣ１１１に印加させる。これにより、図３（Ｇ）に示すように、キャパシタＣ１１１を介して入力データ信号がＴＦＴ１１１のゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流ＩｄｓがＥＬ発光素子１１６に流れ、発光する。
そして、図３（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を非導通状態とする。
【００６０】
図４は、図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図４において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図４において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００６１】
図４に示すように、本画素回路では、上述した通りにバラツキ補正時（ΔＶ＝０）には、しきい値Ｖｔｈや移動度μの異なる画素においても、ドライブトランジスタＴＦＴ１１１には基準電流Ｉｒｅｆが流れる。その後、カップリング電圧ΔＶに相当するオン電流が流れる。
本画素回路は、従来方式での移動度が異なるグラフ（図２２）を平行移動させ、電流値Ｉｒｅｆにて交わらせたものと同等である。
つまり、基準電流Ｉｒｅｆをセンタに移動度μのバラツキが発生するので、図４に示したように、白表示時の移動度バラツキによるオン電流のバラツキは抑制される。これにより、よりユニフォーミティの良い有機ＥＬパネルが得られるようになる。
【００６２】
また、図５は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図５において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図５において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００６３】
上述したように、本画素回路では、基準電流Ｉｒｅｆが流れるようにＴＦＴ１１１のゲート電位Ｖｇが決定され、しきい値Ｖｔｈのバラツキがキャンセルされる。
このように、基準電流Ｉｒｅｆが流れたまましきい値Ｖｔｈのバラツキがキャンセルされるので、Ｖｔｈバラツキのキャンセルまでの時間は従来方式に比べて短くてすみ、しきい値Ｖｔｈのバラツキのキャンセルが不完全になることがなく、ユニフォーミティのバラツキは発生しない。
また、しきい値Ｖｔｈのバラツキをキャンセルした後も、ＴＦＴ１１５を導通状態に保持している限り、基準電流Ｉｒｅｆは流れ続け、図５に示すように、ゲート電圧は保持され続ける。
つまり、本画素回路では、ゲート電圧は保持され続けるので、しきい値Ｖｔｈのバラツキに対して補正されたままゲート電圧は保持されている。
これにより、しきい値Ｖｔｈが異なるパネルにおいても、オートゼロの設定時間に無関係にしきい値Ｖｔｈの補正が行われる。その結果、ユニフォーミティが改善する。
【００６４】
以上説明したように、本第１の実施形態によれば、スイッチを通して、画素のドライブトランジスタに基準電流ラインを接続し、しきい値Ｖｔｈのバラツキの補正を行うので、いわゆる白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティを大幅に改善することができる。
また、基準電流Ｉｒｅｆを流してしきい値Ｖｔｈのバラツキのキャンセルを行うので、従来に比べてしきい値Ｖｔｈのバラツキのキャンセルにかかる時間が短縮され、しきい値Ｖｔｈのバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度、しきい値のバラツキがキャンセルされたら、その後ゲート電位は変動しないため、オートゼロの時間はしきい値Ｖｔｈの絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００６５】
なお、本実施形態では、基準電流源としていわゆる表示パネル内で生成する構成として説明したが、基準電流Ｉｒｅｆをネル外部から供給するように構成することも可能である。この場合、たとえば外部のＭＯＳＩＣ等にて基準電流Ｉｒｅｆを生成し、パネルに入力するので、各々の基準電流供給線毎の電流値のバラツキは少ない。
【００６６】
また、本実施形態では、第２のスイッチとしてのＴＦＴ１１３のゲートと第４のスイッチとしてのＴＦＴ１１５のゲートを第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続した構成としたが、第２のスイッチとしてのＴＦＴ１１３のゲートを第３の制御線としての第１のオートゼロ線ＡＺＬ１０１−２に接続し、第４のスイッチとしてのＴＦＴ１１５のゲートを第４の制御線としての第２のオートゼロ線ＡＺＬ１０１−２に接続するように構成することも可能である。
このように、ＴＦＴ１１３とＴＦＴ１１５を異なる制御線によりオンさせる場合、オンさせるタイミングはいずれが先（後）でもオートゼロ動作に影響はない。
ただし、ドライブパルスを減少させることができることから、本実施形態のように、共用の制御線により同一タイミングでオンする方が好ましい。
【００６７】
また、本実施形態においては、ドライブスキャンとオートゼロとをオーバーラップしないように駆動制御しているが、オーバーラップさせることも可能である。オーバーラップさせた方が、ドライブトランジスタＴＦＴ１１１のカットオフを防止できる。
また、本実施形態においては、ライトスキャンの前にドライブスキャンをオンするように駆動制御しているが、これは同時であって、ドライブスキャンが後であっても構わない。
ライトスキャンの前にドライブスキャンをオンさせた方が、信号電圧書き込み時に、ドライブトランジスタＴＦＴ１１１が飽和駆動になっており、ゲート容量が小さくなることから、ライトスキャンの前にドライブスキャンをオンさせた方が好ましい。
【００６８】
第２実施形態
図６は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、図６の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００６９】
本第２の実施形態が上述した第１の実施形態と異なる点は、リファレンス定電流源（ＲＣＩＳ）１０７を設けて、基準電流を基準電流供給線に流し、各画素回路のＴＦＴ１１５により第１のノードＮＤ１１１と基準電流供給線とを接続する代わりに、図７に示すように、各画素回路毎に基準電流を生成するように構成したことにある。
具体的には、図７に示すように、各画素回路１０１Ａにおいて、定電流源としてのｎチャネルＴＦＴ１１７と、定電圧源１１８を設けている。その結果、図６に示すように、図１のリファレンス定電流源（ＲＣＩＳ）１０７は不要となっている。
【００７０】
第１のノードＮＤ１１１とＴＦＴ１１７のドレインとに、第４のスイッチとしてのＴＦＴ１１５のソース・ドレインを接続し、ＴＦＴ１１７のソースを接地電位ＧＮＤに接続している。また、ＴＦＴ１１７のゲートを定電圧源１１８に接続している。
ＴＦＴ１１７に定電圧源１１８により低電圧のゲート電圧を印加し、同時に飽和領域で動作させることで、このｎチャネルＴＦＴ１１７を定電流源として用いる。
【００７１】
本第２の実施形態によれば、上述した第１の実施形態の効果に加えて、パネル外部から基準電流供給線を引き込む時に比べて、入力端子数を大幅に削減することができるという効果を得ることができる。
【００７２】
なお、本画素回路では、ＴＦＴ１１７のしきい値Ｖｔｈの問題になるが、それを極力回避するために、たとえばＴＦＴ１１７のソース電位を負電位に落とし、ＴＦＴ１１７のゲート・ソース間電圧Ｖｇｓを大きくすることで、しきい値Ｖｔｈのバラツキを吸収することができる。
【００７３】
第３実施形態
図８は、本第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図９は、図８の有機ＥＬ表示装置において本第３の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００７４】
本第３の実施形態が上述した第２の実施形態と異なる点は、定電圧源１０８を設け、各列毎に共通の電圧供給線ＶＳＬ１０１〜ＶＳＬ１０ｎを配線し、各画素のＴＦＴ１１７のゲートに接続するようにしたことにある。そして、各電圧供給線ＶＳＬ１０１〜ＶＳＬ１０ｎに対応して電圧源Ｖ１０８を接続する。
【００７５】
その他の構成は、上述した第２の実施形態と同様である。
【００７６】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７７】
第４実施形態
図１０は、本第４の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１１は、図１０の有機ＥＬ表示装置において本第４の実施形態に係る画素回路の具体的な構成を示す回路図である。
また、図１２（Ａ）〜（Ｇ）は図１１の回路の動作のタイミングチャートである。
【００７８】
本第４の実施形態が上述した第１の実施形態と異なる点は、画素列毎に１本の基準電流供給線ＩＳＬを設ける代わりに、複数本、たとえばＮ本（たとえばＮ＝ｍ）の基準電流供給線ＩＳＬ１０１−１〜ＩＳＬ１０１−Ｎ、ＩＳＬ１０２−１〜ＩＳＬ１０２−Ｎ、・・・、ＩＳＬ１０ｍ−１〜ＩＳＬ１０ｍ−Ｎを設けて、たとえば各画素回路１０１毎に異なる基準電流供給線に接続するように構成したことにある。
【００７９】
その他の構成は第１の実施形態と同様である。
【００８０】
本第４の実施形態によれば、図１２（Ｃ）に示すように、オートゼロ期間（しきい値Ｖｔｈ、移動度μの補正期間）として、第１の実施形態の場合の１Ｈに対してＮ倍の期間設定が可能となる。
これにより、大画面で信号線容量が大きく（重く）ても、画素内のしきい値Ｖｔｈのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【００８１】
この第４の実施形態の効果について、図１３（Ａ），（Ｂ）に関連付けてさらに詳細に説明する。
【００８２】
ここで、たとえば図１３（Ａ）に示すように、画素列毎に１本の基準電流供給線ＩＳＬを設けた場合の動作を簡単に説明する。
まず、第１行目の画素回路１０１−１のＴＦＴ１１３−１，ＴＦＴ１１５−１をオンさせることにより、基準電流ＩｒｅｆがドライブトランジスタＴＦＴ１１１−１に流れ、基準電流Ｉｒｅｆにに相当するゲート電圧がキャパシタＣ１１１−１に書き込まれる。このゲート電圧は飽和領域駆動のため、前記式１に基づく。
このとき、同時に基準電流供給線ＩＳＬの容量ＣｓｉｇにもＴＦＴ１１３−１のゲート電圧が書き込まれる。次に、第１行目の画素回路１０１−１のＴＦＴ１１３−１，ＴＦＴ１１５−１がオフされて、第２行目の画素回路１０１−２のＴＦＴ１１３−２，ＴＦＴ１１５−２をオンさせる。以下、同様の動作が繰り返される。
【００８３】
ここで、画素回路のドライブトランジスタＴＦＴ１１１のしきい値Ｖｔｈがばらついた時の書込みを考察する。
たとえば、第１行の画素回路１０１−１のＴＦＴ１１１−１のしきい値Ｖｔｈのバラツキの補正を行った後に、第２行目の画素回路１０１−２のＴＦ１１１−２のしきい値Ｖｔｈのバラツキの補正を行うときの基準電流供給線ＩＳＬにおけるＡ点の電位変化を考える。
たとえば、Ｉｒｅｆ＝２μＡで、第１行の画素回路１０１−１のＴＦＴ１１１−１と第２行目の画素回路１０１−２のＴＦ１１１−２とでしきい値Ｖｔｈが各々２．０Ｖと２．３Ｖと０．３Ｖの差があるとする。
このしきい値Ｖｔｈのバラツキのために、基準電流Ｉｒｅｆに対する第１行の画素回路１０１−１のドライブトランジスタＴＦＴ１１１−１のゲート電圧は８．０Ｖ、第２行目のＴＦＴ１１１−２のゲート電圧は７．７Ｖとなる。
つまり、基準電流供給線ＩＳＬの電位（Ａ）は８．０Ｖから７．７Ｖへと変化することになる。この電位変化時の動作図を図１３（Ｂ）に示す。
【００８４】
Ａ点の電位が変化する時に流れる電流のパスとしては図１３（Ｂ）の電流Ｉ０，Ｉ１，Ｉ２のパスがある。これらはキルヒホッフの法則に基づいて、Ｉｒｅｆ＝２μＡ＝Ｉ０＋Ｉ１＋Ｉ２となる。
Ｉ０はドライブトランジスタＴＦＴ１１１−２を流れる電流、Ｉ１は画素容量Ｃ１１１−２から流れ出す電流、Ｉ２は基準電流供給線ＩＳＬの容量Ｃｓｉｇから流れ出す電流となる。
ここではＣ１１１とＣｓｉｇを８．０Ｖから７．７Ｖへと放電する必要がある。ＴＦＴ１１５−２がオンした当初、ＴＦＴ１１１−２のゲート電圧はＡ点の電位が書き込まれてしまい８．０Ｖであり、Ｉ０は２μＡより小さい電流が流れている。その差分の電流によってＣ１１１−２とＣｓｉｇが放電され、ＴＦＴ１１１−２のゲート電圧とＡ点の電位が７．７Ｖに近づく。
しかしながら、ゲート電圧が７．７Ｖに近づくにつれ、Ｉ０≒２μＡとなり、Ｉ１，Ｉ２ともに非常に小さな値となる。この小さな電流でＣ１１１−２とＣｓｉｇとを放電する必要があり、完全に７．７Ｖまで放電するには長い時間を必要とする。
【００８５】
特に、パネルが大型化すると基準電流供給線ＩＳＬの容量Ｃｓｉｇは増加してゆく。つまり、しきい値Ｖｔｈが異なる段でのゲート電圧の変移には非常に長い時間を必要とする。
たとえば第１の実施形態のように、画素一列に対して一本の基準電流供給線ＩＳＬを設けた場合には、ドライブトランジスタであるＴＦＴ１１１のしきい値Ｖｔｈのバラツキの補正は１Ｈ期間内に行う必要があるが、パネルが大型化されると、１Ｈ期間内ではしきい値Ｖｔｈのバラツキの補正が終了させることができないおそれが生じる。
これに対して、本第４の実施形態では、画素列毎に基準電流供給線ＩＳＬを複数本設けて、オートゼロ期間（しきい値Ｖｔｈ、移動度μの補正期間）として、Ｎ×Ｈと長い補正期間を設定可能となる。その結果、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【００８６】
第５実施形態
図１４は、本第５の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１５は、図１４の有機ＥＬ表示装置において本第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
また、図１６（Ａ）〜（Ｈ）は図１５の回路の動作のタイミングチャートである。
【００８７】
本第５の実施形態が上述した第４の実施形態と異なる点は、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルするために、画素列毎に複数本の基準電流供給線を設けて、各画素回路１０１毎に異なる基準電流供給線に接続する代わりに、しきい値Ｖｔｈのバラツキの補正を行う前に、基準電圧Ｖｒｅｆを基準電流供給線に供給して、すなわちプリチャージするようにしたことにある。
【００８８】
そのため、本第５の実施形態に係る表示装置１００Ｄにおいては、図１４に示すように、リファレンス定電流源（ＲＣＩＳ）１０７に加えて、リファレンス定電圧源（ＲＣＶＳ）１０９、およびスイッチ回路１１０を設け、スイッチ回路１１０を介して、基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに基準電圧Ｖｒｅｆまたは基準電流Ｉｒｅｆを選択的に供給するように構成している。
【００８９】
スイッチ回路１１０は、たとえば図１５に示すように、ソース・ドレインが定電流源Ｉ１０７と基準電流供給線ＩＳＬ１０１に接続されたｐチャネルＴＦＴ１０１１と、ソース・ドレインが定電圧源１０９と基準電流供給線ＩＳＬ１０１に接続されたｎチャネルＴＦＴ１０１２からなるスイッチが、各基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに対応して設けられている。
そして、図１６（Ａ）に示すようなパルス信号ＶｒｅｆによりＴＦＴ１０１１とＴＦＴ１０１２が相補的にオン・オフされる。
【００９０】
その他の構成は、上述した第１および第４の実施形態と同様である。
【００９１】
本第５の実施形態に係る表示装置は、基準電流供給線の数を極力増やさないでしきい値Ｖｔｈのバラツキをキャンセルすることが可能となっている。
図１６（Ａ）〜（Ｈ）に示すように、しきい値Ｖｔｈのバラツキの補正を行う前に、パルス信号Ｖｒｅｆをスイッチ回路１１０に入力して、スイッチのＴＦＴ１０１２を所定期間オンさせて基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに基準電圧Ｖｒｅｆを供給する。
基準電圧Ｖｒｅｆは、たとえばしきい値Ｖｔｈのバラツキの中間値に設定される。
これにより、しきい値Ｖｔｈのバラツキの補正期間を短縮でき、バラツキを軽減することが可能とある。
【００９２】
このように、プリチャージ期間において、しきい値Ｖｔｈのバラツキの中間値（センター値）の基準電圧Ｖｒｅｆを基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに書き込む。
この場合、電圧書き込みであり、基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎの容量が大きくても短時間に書き込める。
【００９３】
ここで、隣接画素のしきい値Ｖｔｈが±０．３Ｖ異なる時の基準電流供給線の電位変化について考察する。
第１の実施形態のように、プリチャージを行わない場合、基準電流供給線の電位は、前段のゲート電圧から、自段のゲート電圧へと変化する。
このとき、隣接画素でしきい値Ｖｔｈが±０．３Ｖ異なると、この基準電流・電圧供給線の電圧変化量は０．６Ｖとなる。この変移量が大きすぎるために、しきい値Ｖｔｈのバラツキの補正期間では変異しきらず、その不足分ΔＶがＶｔｈバラツキとしてユニフォーミティばらつきに現れてしまうおそれがある。
このΔＶの値は変移量に比例することから、ばらつきの値が大きい程ΔＶも大きくなり、ユニフォーミティも悪くなるおそれがある。
【００９４】
一方、本第５の実施形態のように、基準電圧Ｖｒｅｆを書き込んだ後に、図１６（Ａ）〜（Ｈ）に示すように、しきい値Ｖｔｈのバラツキの補正を行うと、基準電流供給線の変移量は０．３Ｖで良いことになる。
つまり、プリチャージを行わない場合と比較して、補正すべき量が半減する。よって、Ｖｔｈ補正内の変異不足分ΔＶもプリチャージを行わない場合と比較して半分以下になる。
これにより、特に大型有機ＥＬパネルにおけるしきい値Ｖｔｈのバラツキによるユニフォーミティのバラツキ補正をより短い時間にて行うことができる。よって、第４の実施形態に比較して基準電流供給線の本数の削減もできる。画素レイアウトも容易となる。
また、全てのしきい値Ｖｔｈのバラツキの補正は基準電圧Ｖｒｅｆを基準に行われるので、前段画素のＶｔｈバラツキの影響を受けないでＶｔｈ補正を行うことができる。
【００９５】
また、基準電圧Ｖｒｅｆを外部から調整できるようにすることで、パネル毎に最適の基準電圧Ｖｒｅｆを調整することができる。
これにより、面内のＶｔｈバラツキを画質を見ながら、そのばらつきが最小になる点に調整することができ、画質ユニフォーミティでの歩留まりを向上することができる。
【００９６】
第６実施形態
図１７は、本第７の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【００９７】
本第５の実施形態が上述した第４の実施形態と異なる点は、スイッチ回路１１０ＡのＴＦＴ１０１１をｐチャネルＴＦＴの代わりにｎチャネルＴＦＴとし、ＴＦＴ１０１２をｎチャネルＴＦＴの代わりにｐチャネルＴＦＴとしたことにある。
すなわち、スイッチ回路を構成するＴＦＴは、選択的に電流、電圧を基準電流供給線ＩＳＬに供給可能であればｎチャネル、ｐチャネルのいずれでもよい。
その他の構成は、上述した第５の実施形態と同様である。
【００９８】
本第６の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得ることができる。
【００９９】
なお、上述した第１〜第６の実施形態においては、オートゼロ回路（ＡＺＲＤ）１０６、ライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５のレイアウトとして、画素アレイ部１０２の図面において左側にオートゼロ回路（ＡＺＲＤ）１０６を配置し、右側にライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５を配置した場合を例に説明したが、すべて左側、あるいは右側に配置する、あるいは右側にオートゼロ回路（ＡＺＲＤ）１０６を配置し、左側にライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５を配置する、あるいは、オートゼロ回路（ＡＺＲＤ）１０６とライトスキャナ（ＷＳＣＮ）１０４またはドライブスキャナ（ＤＳＣＮ）１０５を組み合わせて左側あるいは右側に配置する等、種々の態様が可能である。
【０１００】
【発明の効果】
以上説明したように、本発明によれば、白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティを大幅に改善することができる。
また、基準電流を流してしきい値のバラツキのキャンセルを行うので、しきい値のバラツキのキャンセルにかかる時間が短縮され、しきい値のバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度しきい値のバラツキがキャンセルされたら、その後駆動トランジスタのゲート電位は変動しないため、いわゆるオートゼロの時間はしきい値の絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【０１０１】
また、画素列毎に１本の基準電流供給線を設ける代わりに、複数本設けて、たとえば各画素回路毎に異なる基準電流供給線に接続することにより、オートゼロ期間（しきい値Ｖｔｈ、移動度μの補正期間）として、Ｎ倍の期間設定が可能となる。
これにより、大画面で信号線容量が大きく（重く）ても、画素内のしきい値Ｖｔｈのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【０１０２】
さらに、しきい値Ｖｔｈのバラツキの補正を行う前にプリチャージを行うことにより、短いしきい値のバラツキの補正期間においても、ユニフォーミティの良い画質を得ることができる。また、基準電流供給線の本数を減らすことが可能となり、画素レイアウトも容易となる。
【０１０３】
以上のように、本発明によれば、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能なとなる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】第１の実施形態の動作を説明するためのタイミングチャートである。
【図４】図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図５】図２の画素回路でのドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図６】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図７】図６の有機ＥＬ表示装置において第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図８】第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図９】図８の有機ＥＬ表示装置において第３の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１０】第４の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の有機ＥＬ表示装置において第４の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１２】第４の実施形態の動作を説明するためのタイミングチャートである。
【図１３】第４の実施形態の利点を説明するための図である。
【図１４】第５の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１５】図１４の有機ＥＬ表示装置において第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１６】第５の実施形態の動作を説明するためのタイミングチャートである。
【図１７】第６の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１８】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１９】図１の画素回路の一構成例を示す回路図である。
【図２０】オートゼロ機能を有する画素回路の構成例を示す回路図である。
【図２１】図２０の回路の動作を説明するためのタイミングチャートである。
【図２２】図２０の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図２３】ドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図２４】図２０の回路の課題を説明するための図である。
【符号の説明】
１００，１００〜１００Ｅ…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…オートゼロ回路（ＡＺＲＤ）、１０７…リファレンス定電流源（ＲＣＩＳ）、１０８…定電圧源（ＣＶＳ）、１０９…リファレンス定電圧源（ＲＣＶＳ）、１１０…スイッチ回路、１１１…駆動トランジスタとしてのＴＦＴ、１１２…第１のスイッチとしてのＴＦＴ、１１３…第２のスイッチとしてのＴＦＴ、１１４…第３のスイッチとしてＴＦＴ、１１５…第４のスイッチとしてのＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＺＬ１０１〜ＡＺＬ１０ｍ…オートゼロ線、ＩＳＬ１０１〜ＩＳＬ１０ｎ…基準電流供給線。
【発明の属する技術分野】
本発明は、有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図１８は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１８に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図１９は、図１８の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図１９の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図１９の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図１９において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）と呼ばれることがあり、図１９その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図１９ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図１９の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶｄａｔａとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図１９の画素回路２ａでは、一度Ｖｄａｔａの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）２ …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図３に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図２０の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１，Ｃ２２、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図２０において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＡＺＬはオートゼロ線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について、図２１（Ａ）〜（Ｇ）に示すタイミングチャートを参照しながら以下に説明する。
図２１（Ａ）は画素配列の第１行目の走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図２１（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図２１（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１に印加されるオートゼロ信号ａｚ〔１〕を、図２１（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２に印加されるオートゼロ信号ａｚ〔２〕を、図２１（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１に印加される駆動信号ｄｓ〔１〕を、図２１（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２に印加される駆動信号ｄｓ〔２〕を、図２１（Ｇ）はＴＦＴ２１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００１８】
図２１（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２２およびＴＦＴ２３を導通状態とする。このときＴＦＴ２１はダイオード接続された状態で発光素子（ＯＬＥＤ）２５と接続されるため、ＴＦＴ２１に電流が流れる。このとき、ＴＦＴ２１のゲート電位Ｖｇは、図２１（Ｇ）に示すように、降下する。
【００１９】
図２１（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を高レベルとし、ＴＦＴ２２を非導通状態とする。このとき走査線ＷＳＬ１への走査信号ｗｓ〔１〕は、図２１（Ａ）に示すように、高レベルでＴＦＴ２４が非導通状態に保持されている。
ＴＦＴ２２が非導通状態となったことに伴い、発光素子２５に流れる電流が遮断されるため、図２１（Ｇ）に示すように、ＴＦＴ２１のゲート電位Ｖｇは上昇するが、その電位がＶｃｃ−｜Ｖｔｈ｜ まで上昇した時点でＴＦＴ２１は非導通状態となって電位が安定する。この動作を「オートゼロ動作」と称する。
【００２０】
図２１（Ｃ）に示すように、オートゼロ線ＡＺＬ１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２２を導通状態とする。
【００２１】
そして、走査線ＷＳＬ１への走査信号ｗｓ〔１〕を、図２１（Ａ）に示すように、低レベルとしてＴＦＴ２４が導通状態として、データ線ＤＴＬ１に伝搬された所定電位のデータ信号をキャパシタＣ２１に印加させる。これにより、図２１（Ｇ）に示すように、キャパシタＣ２１を介してＴＦＴ２１のゲート電位をΔＶｇだけ低下させる。
図２１（Ａ）に示すように、走査線ＷＳＬ１を高レベルとしてＴＦＴ２４を非導通状態とする。
これにより、ＴＦＴ２１およびＥＬ発光素子（ＯＬＥＤ）２５に電流が流れ、ＥＬ発光素子２５が発光を開始する。
【００２２】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００２３】
【発明が解決しようとする課題】
上述したように、図２０の画素回路では、ＥＬ発光素子２５が発光していない期間に、オートゼロスイッチであるＴＦＴ２３をオンすることで、ドライブトランジスタＴＦＴ２１をカットオフの状態にする。カットオフ状態ではこのトランジスタＴＦＴ２１に電流は流れないので、そのゲート・ソース電圧Ｖｇｓは各々のトランジスタのしきい値Ｖｔｈと等しくなっており、画素毎のＶｔｈバラツキはキャンセルされている。
次に、ＴＦＴ２３をオフした後、ＴＦＴ２４をオンすることで、データ線電圧を画素内のキャパシタＣ２１を通してドライブトランジスタＴＦＴ２１のゲートに電圧ΔＶがカップリングされる。このカップリング量がＶ０であるとすると、ドライブトランジスタＴＦＴ２１はＶｔｈによらず、Ｖｇｓ−Ｖｔｈ＝Ｖ０に相当したオン電流が流れ、Ｖｔｈバラツキによるユニフォーミティにむらの無い画質が得られる。
【００２４】
ところが、図２０の画素回路においては、Ｖｔｈバラツキを補正することができても、移動度μのバラツキを補正することはできない。
以下、この課題について、図面に関連付けてさらに詳細に説明する。
【００２５】
図２２は、図２０の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図２２において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図２２において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００２６】
図２２に示すように、実線で示す画素Ａの特性と破線で示す画素Ｂの特性において、移動度が異なっている。
図２０の画素回路方式では、オートゼロ点（ΔＶ＝Ｖ０）では、移動度が異なる画素トランジスタでも電流値が等しい。
しかしながら、その後電圧が上昇するにつれて、移動度μのバラツキが電流値に現れてしまう。
たとえば、移動度が異なる画素Ａと画素Ｂにおいて、同じ電圧ΔＶ＝Ｖ０が印加されているときも、上記式１に従い電流Ｉｄｓのバラツキが発生し、その画素の輝度が異なってしまう。
つまり、電流値が多く流れ、明るくなるにつれて電流値は移動度のバラツキを受けてしまい、ユニフォーミティはばらつき、画質は劣化してしまう。
【００２７】
また、図２３は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図２３において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図２３において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００２８】
オートゼロは、ドライブトランジスタのゲートとソースを接続することにより行われるが、カットオフ領域に近づくにつれて、そのオン電流も急速に減少してくる。
そのため、完全にカットオフししきい値のバラツキがキャンセルするまでには、長い時間を必要とする。図２３に示したように、オートゼロ時間が不十分だと画素Ｃは完全にしきい値Ｖｔｈのバラツキがキャンセルされない。
このように、しきい値Ｖｔｈのバラツキにより、ゲート電圧の書込み状態もバラツキ、これによるユニフォーミティが劣化することも推察される。
【００２９】
また、十分にオートゼロの時間をとってしきい値Ｖｔｈのバラツキをキャンセルしても、カットオフ後にドライブトランジスタにはオフ電流が微量ながら流れてしまう。
そのため、図２４に示すように、ゲート電圧は電源電圧Ｖｃｃに向かって徐々に上昇してしまう。その結果、一度オートゼロにてしきい値Ｖｔｈのバラツキのキャンセルがなされたにもかかわらず、最終的にしきい値Ｖｔｈのばらついている画素のゲート電位が電源電圧に向かってそろうために、再度しきい値Ｖｔｈのバラツキが現れてしまう。
【００３０】
以上より、実デバイスではしきい値Ｖｔｈのバラツキのキャンセルを効果的に行うためには、オートゼロ期間をパネル毎に最適に調整する必要がある。
しかしながら、このパネル毎の最適なオートゼロ期間の調整には、膨大な調整時間がかかり、パネルのコストを上げてしまう。
【００３１】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能な画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００３２】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じたデータ信号が供給されるデータ線と、第１の制御線と、第１、第２、および第３のノードと、第１および第２の基準電位と、所定の基準電流を供給する基準電流供給手段と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３３】
好適には、第２、第３、および第４の制御線をさらに有し、上記第１のスイッチが上記第２の制御線により導通制御され、上記第２のスイッチが上記第３の制御線により導通制御され、上記第４のスイッチが上記第４の制御線により導通制御される。
好適には、上記第３の制御線と第４の制御線が共用され、上記第２のスイッチおよび第４のスイッチが一つの制御線により導通制御される。
【００３４】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第２ステージとして、所定時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００３５】
また、好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００３６】
本発明の第２の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、所定の基準電流を供給する基準電流供給手段と、を有し、上記画素回路は、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００３７】
好適には、上記基準電流供給手段は、基準電流源と、上記画素回路のマトリクス配列に対して列毎に配線され、上記基準電流源から基準電流が供給される基準電流供給線と、を含み、上記第４のスイッチは、上記第１のノードと基準電流供給線との間に接続されている。
【００３８】
好適には、上記基準電流供給手段は、基準電流源と、上記画素回路のマトリクス配列に対して列毎に複数配線され、上記基準電流源から基準電流が供給される基準電流供給線と、を含み、同一列の複数の画素回路は、上記第４のスイッチを介して異なる基準電流供給線と接続されている。
【００３９】
好適には、上記基準電流供給線に所定の基準電圧を選択的に供給する基準電圧供給手段を有する。
好適には、上記基準電圧供給手段は、基準電圧源を有し、上記基準電流源と上記基準電圧源を、上記基準電流供給線に対して選択的に接続するスイッチ回路をさらに有する。
【００４０】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第２ステージとして、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４１】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第２ステージとして、水平走査期間の複数倍の時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４２】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記基準電流供給線が、上記基準電圧供給手段により基準電圧が供給されてプリチャージされ、第２ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、第３ステージとして、水平走査期間経過後に上記第３の制御線により上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持され、第４ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４３】
好適には、上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている。
【００４４】
好適には、上記基準電圧の値は、上記駆動トランジスタのしきい値のバラツキの中間値に設定されている。
【００４５】
本発明の第３の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、第１および第２の基準電位と、を有し、上記画素回路は、所定の基準電流を供給する基準電流供給手段と、第１、第２、および第３のノードと、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている。
【００４６】
本発明の第４の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じたデータ信号が供給されるデータ線と、第１、第２、および第３のノードと、所定の基準電流を供給する基準電流供給手段と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、上記第２のスイッチ、および上記第４のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、所定時間経過後に上記第２のスイッチおよび上記第３のスイッチが非導通状態に保持し、上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持して、上記電気光学素子に上記データ信号に応じた電流を供給する。
【００４７】
本発明によれば、たとえば基準電流供給線に定電流源により基準電流が流される。
そして、第２のスイッチ、および第４のスイッチを導通状態の保持する。このとき、第２のスイッチおよび第４のスイッチがオンし、第１のノード、第２のノードは、基準電流供給線を通して基準電流源に接続され、基準電流を引いているために、画素のオン電流が基準電流に一致するように、ドライブトランジスタのゲート電圧値が設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
次に、第２および第４のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、たとえば第１のスイッチを導通状態とする。
また、第１の制御線により第３のスイッチを導通状態として、データ線に伝搬された所定電位のデータ信号を結合キャパシタに印加させる。これにより、結合キャパシタを介して入力データ信号がドライブトランジスタのゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流が電気光学素子に流れる、発光する。
そして、第３のスイッチを非導通状態とする。
【００４８】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００４９】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００５０】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、リファレンス定電流源（ＲＣＩＳ）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＺＬ１０１〜ＡＺＬ１０ｍ、および定電流源（ＲＣＩＳ）１０７による基準電流が供給される基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎを有する。
【００５１】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５２】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１５、キャパシタＣ１１１，Ｃ１１２、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１６、第１のノードＮＤ１１１、第２のノードＮＤ１１２、および第３のノードＮＤ１１３を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成し、ＴＦＴ１１５が第４のスイッチを構成し、キャパシタＣ１１１が本発明に係る結合キャパシタを構成している。
【００５３】
また、電流源Ｉ１０７と基準電流供給線ＩＳＬ１０１とにより電流供給手段が構成されている。そして、基準電流供給線ＩＳＬ１０１には基準電流Ｉｒｅｆ（たとえば２μＡ）が流されている。基準電流Ｉｒｅｆは、移動度のバラツキも補正できるように、発光素子１１６の発光の中間色に相当する電流値に設定される。
また、走査線ＷＳＬ１０１が本発明に係る第１の制御線に対応し、駆動線ＤＳＬ１０１が第２の制御線に対応し、オートゼロ線ＡＺＬ１０１が第３の制御線（および第４の制御線）に対応する。
また、電源電圧ＶＣＣの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５４】
画素回路１０１において、電源電位ＶＣＣと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１６が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶＣＣの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１６のアノードに接続され、発光素子１１６のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２のゲートが第２の制御線としての駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第２のノードＮＤ１１２に接続され、第２電極が第３のノードＮＤ１１３に接続されている。また、キャパシタＣ１１２の第１電極が第３のノードＮＤ１１３に接続され、第２電極が電源電位ＶＣＣに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが第１の制御線としての走査線１０１に接続されている。
さらに、第１のノードＮＤ１１１と基準電流供給線ＩＳＬ１０１との間に第４のスイッチとしてのＴＦＴ１１５のソース・ドレインが接続され、ＴＦＴ１１５のゲートが第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続されている。
【００５５】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｇ）に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。また、Ｖｏは基準電流Ｉｒｅｆを流すドライブトランジスタＴＦＴ１１１のゲート電圧値を示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００５６】
まず、基準電流供給線ＩＳＬ１０１には定電流源１０７により基準電流Ｉｒｅｆ（たとえば２μＡ）が流される。
図３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３とＴＦＴ１１５を導通状態とする。
【００５７】
このとき、ＴＦＴ１１５がオンし、第１のノードＮＤ１１１、第２のノードＮＤ１１２は、基準電流供給線ＩＳＬ１０１を通して基準電流源Ｉ１０７に接続され、基準電流Ｉｒｅｆを引いているために、図３（Ｇ）に示すように、画素のオン電流が基準電流Ｉｒｅｆに一致するように、ドライブトランジスタＴＦＴ１１１のゲート電圧値Ｖｏが設定される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００５８】
図３（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３、ＴＦＴ１１５を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させた後、図３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１１２を導通状態とする。
【００５９】
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図３（Ａ）に示すように、低レベルとしてＴＦＴ１１４を導通状態として、データ線ＤＴＬ１０１に伝搬された所定電位のデータ信号をキャパシタＣ１１１に印加させる。これにより、図３（Ｇ）に示すように、キャパシタＣ１１１を介して入力データ信号がＴＦＴ１１１のゲート電圧にカップリングされ、カップリング電圧ΔＶに相当する値の電流ＩｄｓがＥＬ発光素子１１６に流れ、発光する。
そして、図３（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を非導通状態とする。
【００６０】
図４は、図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
図４において、横軸が電圧ΔＶを、縦軸が電流Ｉｄｓをそれぞれ表している。また、図４において、実線で示す曲線が画素Ａの特性を、破線で示す曲線が画素Ｂの特性を示している。
【００６１】
図４に示すように、本画素回路では、上述した通りにバラツキ補正時（ΔＶ＝０）には、しきい値Ｖｔｈや移動度μの異なる画素においても、ドライブトランジスタＴＦＴ１１１には基準電流Ｉｒｅｆが流れる。その後、カップリング電圧ΔＶに相当するオン電流が流れる。
本画素回路は、従来方式での移動度が異なるグラフ（図２２）を平行移動させ、電流値Ｉｒｅｆにて交わらせたものと同等である。
つまり、基準電流Ｉｒｅｆをセンタに移動度μのバラツキが発生するので、図４に示したように、白表示時の移動度バラツキによるオン電流のバラツキは抑制される。これにより、よりユニフォーミティの良い有機ＥＬパネルが得られるようになる。
【００６２】
また、図５は、ドライブトランジスタのしきい値Ｖｔｈが異なる画素Ｃ，Ｄでのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
図５において、横軸が時間ｔを、縦軸がゲート電圧ｖｇをそれぞれ表している。また、図５において、実線で示す曲線が画素Ｃの特性を、破線で示す曲線が画素Ｄの特性を示している。
【００６３】
上述したように、本画素回路では、基準電流Ｉｒｅｆが流れるようにＴＦＴ１１１のゲート電位Ｖｇが決定され、しきい値Ｖｔｈのバラツキがキャンセルされる。
このように、基準電流Ｉｒｅｆが流れたまましきい値Ｖｔｈのバラツキがキャンセルされるので、Ｖｔｈバラツキのキャンセルまでの時間は従来方式に比べて短くてすみ、しきい値Ｖｔｈのバラツキのキャンセルが不完全になることがなく、ユニフォーミティのバラツキは発生しない。
また、しきい値Ｖｔｈのバラツキをキャンセルした後も、ＴＦＴ１１５を導通状態に保持している限り、基準電流Ｉｒｅｆは流れ続け、図５に示すように、ゲート電圧は保持され続ける。
つまり、本画素回路では、ゲート電圧は保持され続けるので、しきい値Ｖｔｈのバラツキに対して補正されたままゲート電圧は保持されている。
これにより、しきい値Ｖｔｈが異なるパネルにおいても、オートゼロの設定時間に無関係にしきい値Ｖｔｈの補正が行われる。その結果、ユニフォーミティが改善する。
【００６４】
以上説明したように、本第１の実施形態によれば、スイッチを通して、画素のドライブトランジスタに基準電流ラインを接続し、しきい値Ｖｔｈのバラツキの補正を行うので、いわゆる白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティを大幅に改善することができる。
また、基準電流Ｉｒｅｆを流してしきい値Ｖｔｈのバラツキのキャンセルを行うので、従来に比べてしきい値Ｖｔｈのバラツキのキャンセルにかかる時間が短縮され、しきい値Ｖｔｈのバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度、しきい値のバラツキがキャンセルされたら、その後ゲート電位は変動しないため、オートゼロの時間はしきい値Ｖｔｈの絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【００６５】
なお、本実施形態では、基準電流源としていわゆる表示パネル内で生成する構成として説明したが、基準電流Ｉｒｅｆをネル外部から供給するように構成することも可能である。この場合、たとえば外部のＭＯＳＩＣ等にて基準電流Ｉｒｅｆを生成し、パネルに入力するので、各々の基準電流供給線毎の電流値のバラツキは少ない。
【００６６】
また、本実施形態では、第２のスイッチとしてのＴＦＴ１１３のゲートと第４のスイッチとしてのＴＦＴ１１５のゲートを第３の制御線としてのオートゼロ線ＡＺＬ１０１に接続した構成としたが、第２のスイッチとしてのＴＦＴ１１３のゲートを第３の制御線としての第１のオートゼロ線ＡＺＬ１０１−２に接続し、第４のスイッチとしてのＴＦＴ１１５のゲートを第４の制御線としての第２のオートゼロ線ＡＺＬ１０１−２に接続するように構成することも可能である。
このように、ＴＦＴ１１３とＴＦＴ１１５を異なる制御線によりオンさせる場合、オンさせるタイミングはいずれが先（後）でもオートゼロ動作に影響はない。
ただし、ドライブパルスを減少させることができることから、本実施形態のように、共用の制御線により同一タイミングでオンする方が好ましい。
【００６７】
また、本実施形態においては、ドライブスキャンとオートゼロとをオーバーラップしないように駆動制御しているが、オーバーラップさせることも可能である。オーバーラップさせた方が、ドライブトランジスタＴＦＴ１１１のカットオフを防止できる。
また、本実施形態においては、ライトスキャンの前にドライブスキャンをオンするように駆動制御しているが、これは同時であって、ドライブスキャンが後であっても構わない。
ライトスキャンの前にドライブスキャンをオンさせた方が、信号電圧書き込み時に、ドライブトランジスタＴＦＴ１１１が飽和駆動になっており、ゲート容量が小さくなることから、ライトスキャンの前にドライブスキャンをオンさせた方が好ましい。
【００６８】
第２実施形態
図６は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、図６の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００６９】
本第２の実施形態が上述した第１の実施形態と異なる点は、リファレンス定電流源（ＲＣＩＳ）１０７を設けて、基準電流を基準電流供給線に流し、各画素回路のＴＦＴ１１５により第１のノードＮＤ１１１と基準電流供給線とを接続する代わりに、図７に示すように、各画素回路毎に基準電流を生成するように構成したことにある。
具体的には、図７に示すように、各画素回路１０１Ａにおいて、定電流源としてのｎチャネルＴＦＴ１１７と、定電圧源１１８を設けている。その結果、図６に示すように、図１のリファレンス定電流源（ＲＣＩＳ）１０７は不要となっている。
【００７０】
第１のノードＮＤ１１１とＴＦＴ１１７のドレインとに、第４のスイッチとしてのＴＦＴ１１５のソース・ドレインを接続し、ＴＦＴ１１７のソースを接地電位ＧＮＤに接続している。また、ＴＦＴ１１７のゲートを定電圧源１１８に接続している。
ＴＦＴ１１７に定電圧源１１８により低電圧のゲート電圧を印加し、同時に飽和領域で動作させることで、このｎチャネルＴＦＴ１１７を定電流源として用いる。
【００７１】
本第２の実施形態によれば、上述した第１の実施形態の効果に加えて、パネル外部から基準電流供給線を引き込む時に比べて、入力端子数を大幅に削減することができるという効果を得ることができる。
【００７２】
なお、本画素回路では、ＴＦＴ１１７のしきい値Ｖｔｈの問題になるが、それを極力回避するために、たとえばＴＦＴ１１７のソース電位を負電位に落とし、ＴＦＴ１１７のゲート・ソース間電圧Ｖｇｓを大きくすることで、しきい値Ｖｔｈのバラツキを吸収することができる。
【００７３】
第３実施形態
図８は、本第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図９は、図８の有機ＥＬ表示装置において本第３の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００７４】
本第３の実施形態が上述した第２の実施形態と異なる点は、定電圧源１０８を設け、各列毎に共通の電圧供給線ＶＳＬ１０１〜ＶＳＬ１０ｎを配線し、各画素のＴＦＴ１１７のゲートに接続するようにしたことにある。そして、各電圧供給線ＶＳＬ１０１〜ＶＳＬ１０ｎに対応して電圧源Ｖ１０８を接続する。
【００７５】
その他の構成は、上述した第２の実施形態と同様である。
【００７６】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００７７】
第４実施形態
図１０は、本第４の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１１は、図１０の有機ＥＬ表示装置において本第４の実施形態に係る画素回路の具体的な構成を示す回路図である。
また、図１２（Ａ）〜（Ｇ）は図１１の回路の動作のタイミングチャートである。
【００７８】
本第４の実施形態が上述した第１の実施形態と異なる点は、画素列毎に１本の基準電流供給線ＩＳＬを設ける代わりに、複数本、たとえばＮ本（たとえばＮ＝ｍ）の基準電流供給線ＩＳＬ１０１−１〜ＩＳＬ１０１−Ｎ、ＩＳＬ１０２−１〜ＩＳＬ１０２−Ｎ、・・・、ＩＳＬ１０ｍ−１〜ＩＳＬ１０ｍ−Ｎを設けて、たとえば各画素回路１０１毎に異なる基準電流供給線に接続するように構成したことにある。
【００７９】
その他の構成は第１の実施形態と同様である。
【００８０】
本第４の実施形態によれば、図１２（Ｃ）に示すように、オートゼロ期間（しきい値Ｖｔｈ、移動度μの補正期間）として、第１の実施形態の場合の１Ｈに対してＮ倍の期間設定が可能となる。
これにより、大画面で信号線容量が大きく（重く）ても、画素内のしきい値Ｖｔｈのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【００８１】
この第４の実施形態の効果について、図１３（Ａ），（Ｂ）に関連付けてさらに詳細に説明する。
【００８２】
ここで、たとえば図１３（Ａ）に示すように、画素列毎に１本の基準電流供給線ＩＳＬを設けた場合の動作を簡単に説明する。
まず、第１行目の画素回路１０１−１のＴＦＴ１１３−１，ＴＦＴ１１５−１をオンさせることにより、基準電流ＩｒｅｆがドライブトランジスタＴＦＴ１１１−１に流れ、基準電流Ｉｒｅｆにに相当するゲート電圧がキャパシタＣ１１１−１に書き込まれる。このゲート電圧は飽和領域駆動のため、前記式１に基づく。
このとき、同時に基準電流供給線ＩＳＬの容量ＣｓｉｇにもＴＦＴ１１３−１のゲート電圧が書き込まれる。次に、第１行目の画素回路１０１−１のＴＦＴ１１３−１，ＴＦＴ１１５−１がオフされて、第２行目の画素回路１０１−２のＴＦＴ１１３−２，ＴＦＴ１１５−２をオンさせる。以下、同様の動作が繰り返される。
【００８３】
ここで、画素回路のドライブトランジスタＴＦＴ１１１のしきい値Ｖｔｈがばらついた時の書込みを考察する。
たとえば、第１行の画素回路１０１−１のＴＦＴ１１１−１のしきい値Ｖｔｈのバラツキの補正を行った後に、第２行目の画素回路１０１−２のＴＦ１１１−２のしきい値Ｖｔｈのバラツキの補正を行うときの基準電流供給線ＩＳＬにおけるＡ点の電位変化を考える。
たとえば、Ｉｒｅｆ＝２μＡで、第１行の画素回路１０１−１のＴＦＴ１１１−１と第２行目の画素回路１０１−２のＴＦ１１１−２とでしきい値Ｖｔｈが各々２．０Ｖと２．３Ｖと０．３Ｖの差があるとする。
このしきい値Ｖｔｈのバラツキのために、基準電流Ｉｒｅｆに対する第１行の画素回路１０１−１のドライブトランジスタＴＦＴ１１１−１のゲート電圧は８．０Ｖ、第２行目のＴＦＴ１１１−２のゲート電圧は７．７Ｖとなる。
つまり、基準電流供給線ＩＳＬの電位（Ａ）は８．０Ｖから７．７Ｖへと変化することになる。この電位変化時の動作図を図１３（Ｂ）に示す。
【００８４】
Ａ点の電位が変化する時に流れる電流のパスとしては図１３（Ｂ）の電流Ｉ０，Ｉ１，Ｉ２のパスがある。これらはキルヒホッフの法則に基づいて、Ｉｒｅｆ＝２μＡ＝Ｉ０＋Ｉ１＋Ｉ２となる。
Ｉ０はドライブトランジスタＴＦＴ１１１−２を流れる電流、Ｉ１は画素容量Ｃ１１１−２から流れ出す電流、Ｉ２は基準電流供給線ＩＳＬの容量Ｃｓｉｇから流れ出す電流となる。
ここではＣ１１１とＣｓｉｇを８．０Ｖから７．７Ｖへと放電する必要がある。ＴＦＴ１１５−２がオンした当初、ＴＦＴ１１１−２のゲート電圧はＡ点の電位が書き込まれてしまい８．０Ｖであり、Ｉ０は２μＡより小さい電流が流れている。その差分の電流によってＣ１１１−２とＣｓｉｇが放電され、ＴＦＴ１１１−２のゲート電圧とＡ点の電位が７．７Ｖに近づく。
しかしながら、ゲート電圧が７．７Ｖに近づくにつれ、Ｉ０≒２μＡとなり、Ｉ１，Ｉ２ともに非常に小さな値となる。この小さな電流でＣ１１１−２とＣｓｉｇとを放電する必要があり、完全に７．７Ｖまで放電するには長い時間を必要とする。
【００８５】
特に、パネルが大型化すると基準電流供給線ＩＳＬの容量Ｃｓｉｇは増加してゆく。つまり、しきい値Ｖｔｈが異なる段でのゲート電圧の変移には非常に長い時間を必要とする。
たとえば第１の実施形態のように、画素一列に対して一本の基準電流供給線ＩＳＬを設けた場合には、ドライブトランジスタであるＴＦＴ１１１のしきい値Ｖｔｈのバラツキの補正は１Ｈ期間内に行う必要があるが、パネルが大型化されると、１Ｈ期間内ではしきい値Ｖｔｈのバラツキの補正が終了させることができないおそれが生じる。
これに対して、本第４の実施形態では、画素列毎に基準電流供給線ＩＳＬを複数本設けて、オートゼロ期間（しきい値Ｖｔｈ、移動度μの補正期間）として、Ｎ×Ｈと長い補正期間を設定可能となる。その結果、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルすることができ、大型画面においてもユニフォーミティの良い画質を得ることができる。
【００８６】
第５実施形態
図１４は、本第５の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１５は、図１４の有機ＥＬ表示装置において本第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
また、図１６（Ａ）〜（Ｈ）は図１５の回路の動作のタイミングチャートである。
【００８７】
本第５の実施形態が上述した第４の実施形態と異なる点は、パネルが大型化されても画素回路内のしきい値Ｖｔｈのバラツキを確実にキャンセルするために、画素列毎に複数本の基準電流供給線を設けて、各画素回路１０１毎に異なる基準電流供給線に接続する代わりに、しきい値Ｖｔｈのバラツキの補正を行う前に、基準電圧Ｖｒｅｆを基準電流供給線に供給して、すなわちプリチャージするようにしたことにある。
【００８８】
そのため、本第５の実施形態に係る表示装置１００Ｄにおいては、図１４に示すように、リファレンス定電流源（ＲＣＩＳ）１０７に加えて、リファレンス定電圧源（ＲＣＶＳ）１０９、およびスイッチ回路１１０を設け、スイッチ回路１１０を介して、基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに基準電圧Ｖｒｅｆまたは基準電流Ｉｒｅｆを選択的に供給するように構成している。
【００８９】
スイッチ回路１１０は、たとえば図１５に示すように、ソース・ドレインが定電流源Ｉ１０７と基準電流供給線ＩＳＬ１０１に接続されたｐチャネルＴＦＴ１０１１と、ソース・ドレインが定電圧源１０９と基準電流供給線ＩＳＬ１０１に接続されたｎチャネルＴＦＴ１０１２からなるスイッチが、各基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに対応して設けられている。
そして、図１６（Ａ）に示すようなパルス信号ＶｒｅｆによりＴＦＴ１０１１とＴＦＴ１０１２が相補的にオン・オフされる。
【００９０】
その他の構成は、上述した第１および第４の実施形態と同様である。
【００９１】
本第５の実施形態に係る表示装置は、基準電流供給線の数を極力増やさないでしきい値Ｖｔｈのバラツキをキャンセルすることが可能となっている。
図１６（Ａ）〜（Ｈ）に示すように、しきい値Ｖｔｈのバラツキの補正を行う前に、パルス信号Ｖｒｅｆをスイッチ回路１１０に入力して、スイッチのＴＦＴ１０１２を所定期間オンさせて基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに基準電圧Ｖｒｅｆを供給する。
基準電圧Ｖｒｅｆは、たとえばしきい値Ｖｔｈのバラツキの中間値に設定される。
これにより、しきい値Ｖｔｈのバラツキの補正期間を短縮でき、バラツキを軽減することが可能とある。
【００９２】
このように、プリチャージ期間において、しきい値Ｖｔｈのバラツキの中間値（センター値）の基準電圧Ｖｒｅｆを基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎに書き込む。
この場合、電圧書き込みであり、基準電流供給線ＩＳＬ１０１〜ＩＳＬ１０ｎの容量が大きくても短時間に書き込める。
【００９３】
ここで、隣接画素のしきい値Ｖｔｈが±０．３Ｖ異なる時の基準電流供給線の電位変化について考察する。
第１の実施形態のように、プリチャージを行わない場合、基準電流供給線の電位は、前段のゲート電圧から、自段のゲート電圧へと変化する。
このとき、隣接画素でしきい値Ｖｔｈが±０．３Ｖ異なると、この基準電流・電圧供給線の電圧変化量は０．６Ｖとなる。この変移量が大きすぎるために、しきい値Ｖｔｈのバラツキの補正期間では変異しきらず、その不足分ΔＶがＶｔｈバラツキとしてユニフォーミティばらつきに現れてしまうおそれがある。
このΔＶの値は変移量に比例することから、ばらつきの値が大きい程ΔＶも大きくなり、ユニフォーミティも悪くなるおそれがある。
【００９４】
一方、本第５の実施形態のように、基準電圧Ｖｒｅｆを書き込んだ後に、図１６（Ａ）〜（Ｈ）に示すように、しきい値Ｖｔｈのバラツキの補正を行うと、基準電流供給線の変移量は０．３Ｖで良いことになる。
つまり、プリチャージを行わない場合と比較して、補正すべき量が半減する。よって、Ｖｔｈ補正内の変異不足分ΔＶもプリチャージを行わない場合と比較して半分以下になる。
これにより、特に大型有機ＥＬパネルにおけるしきい値Ｖｔｈのバラツキによるユニフォーミティのバラツキ補正をより短い時間にて行うことができる。よって、第４の実施形態に比較して基準電流供給線の本数の削減もできる。画素レイアウトも容易となる。
また、全てのしきい値Ｖｔｈのバラツキの補正は基準電圧Ｖｒｅｆを基準に行われるので、前段画素のＶｔｈバラツキの影響を受けないでＶｔｈ補正を行うことができる。
【００９５】
また、基準電圧Ｖｒｅｆを外部から調整できるようにすることで、パネル毎に最適の基準電圧Ｖｒｅｆを調整することができる。
これにより、面内のＶｔｈバラツキを画質を見ながら、そのばらつきが最小になる点に調整することができ、画質ユニフォーミティでの歩留まりを向上することができる。
【００９６】
第６実施形態
図１７は、本第７の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【００９７】
本第５の実施形態が上述した第４の実施形態と異なる点は、スイッチ回路１１０ＡのＴＦＴ１０１１をｐチャネルＴＦＴの代わりにｎチャネルＴＦＴとし、ＴＦＴ１０１２をｎチャネルＴＦＴの代わりにｐチャネルＴＦＴとしたことにある。
すなわち、スイッチ回路を構成するＴＦＴは、選択的に電流、電圧を基準電流供給線ＩＳＬに供給可能であればｎチャネル、ｐチャネルのいずれでもよい。
その他の構成は、上述した第５の実施形態と同様である。
【００９８】
本第６の実施形態によれば、上述した第５の実施形態の効果と同様の効果を得ることができる。
【００９９】
なお、上述した第１〜第６の実施形態においては、オートゼロ回路（ＡＺＲＤ）１０６、ライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５のレイアウトとして、画素アレイ部１０２の図面において左側にオートゼロ回路（ＡＺＲＤ）１０６を配置し、右側にライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５を配置した場合を例に説明したが、すべて左側、あるいは右側に配置する、あるいは右側にオートゼロ回路（ＡＺＲＤ）１０６を配置し、左側にライトスキャナ（ＷＳＣＮ）１０４およびドライブスキャナ（ＤＳＣＮ）１０５を配置する、あるいは、オートゼロ回路（ＡＺＲＤ）１０６とライトスキャナ（ＷＳＣＮ）１０４またはドライブスキャナ（ＤＳＣＮ）１０５を組み合わせて左側あるいは右側に配置する等、種々の態様が可能である。
【０１００】
【発明の効果】
以上説明したように、本発明によれば、白表示時での移動度によるオン電流のバラツキを抑制することができ、従来方式に比べて移動度バラツキに対するユニフォーミティを大幅に改善することができる。
また、基準電流を流してしきい値のバラツキのキャンセルを行うので、しきい値のバラツキのキャンセルにかかる時間が短縮され、しきい値のバラツキによるユニフォーミティの劣化を防止できる。
さらに、一度しきい値のバラツキがキャンセルされたら、その後駆動トランジスタのゲート電位は変動しないため、いわゆるオートゼロの時間はしきい値の絶対値に依存せず、オートゼロ時間の設定による工数の増加を抑制することができる。
【０１０１】
また、画素列毎に１本の基準電流供給線を設ける代わりに、複数本設けて、たとえば各画素回路毎に異なる基準電流供給線に接続することにより、オートゼロ期間（しきい値Ｖｔｈ、移動度μの補正期間）として、Ｎ倍の期間設定が可能となる。
これにより、大画面で信号線容量が大きく（重く）ても、画素内のしきい値Ｖｔｈのバラツキがキャンセルされ、ユニフォーミティの良い画質を得ることができる。
【０１０２】
さらに、しきい値Ｖｔｈのバラツキの補正を行う前にプリチャージを行うことにより、短いしきい値のバラツキの補正期間においても、ユニフォーミティの良い画質を得ることができる。また、基準電流供給線の本数を減らすことが可能となり、画素レイアウトも容易となる。
【０１０３】
以上のように、本発明によれば、画素内部の能動素子のしきい値のバラツキはもとより、移動度のバラツキによらず、安定かつ正確に各画素の発光素子に所望の値の電流を供給でき、その結果として高品位な画像を表示することが可能なとなる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】第１の実施形態の動作を説明するためのタイミングチャートである。
【図４】図２の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図５】図２の画素回路でのドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図６】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図７】図６の有機ＥＬ表示装置において第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図８】第３の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図９】図８の有機ＥＬ表示装置において第３の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１０】第４の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１１】図１０の有機ＥＬ表示装置において第４の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１２】第４の実施形態の動作を説明するためのタイミングチャートである。
【図１３】第４の実施形態の利点を説明するための図である。
【図１４】第５の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１５】図１４の有機ＥＬ表示装置において第５の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図１６】第５の実施形態の動作を説明するためのタイミングチャートである。
【図１７】第６の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図１８】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図１９】図１の画素回路の一構成例を示す回路図である。
【図２０】オートゼロ機能を有する画素回路の構成例を示す回路図である。
【図２１】図２０の回路の動作を説明するためのタイミングチャートである。
【図２２】図２０の画素回路での移動度の異なるドライブトランジスタのΔＶ（＝Ｖｇｓ−Ｖｔｈ）とドレイン・ソース間電流Ｉｄｓの特性曲線を示す図である。
【図２３】ドライブトランジスタのしきい値Ｖｔｈが異なる画素でのオートゼロ動作時のドライブトランジスタのゲート電圧の変化を示す図である。
【図２４】図２０の回路の課題を説明するための図である。
【符号の説明】
１００，１００〜１００Ｅ…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３…水平セレクタ（ＨＳＥＬ）、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１０６…オートゼロ回路（ＡＺＲＤ）、１０７…リファレンス定電流源（ＲＣＩＳ）、１０８…定電圧源（ＣＶＳ）、１０９…リファレンス定電圧源（ＲＣＶＳ）、１１０…スイッチ回路、１１１…駆動トランジスタとしてのＴＦＴ、１１２…第１のスイッチとしてのＴＦＴ、１１３…第２のスイッチとしてのＴＦＴ、１１４…第３のスイッチとしてＴＦＴ、１１５…第４のスイッチとしてのＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、ＡＺＬ１０１〜ＡＺＬ１０ｍ…オートゼロ線、ＩＳＬ１０１〜ＩＳＬ１０ｎ…基準電流供給線。
Claims (19)
- 流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１の制御線と、
第１、第２、および第３のノードと、
第１および第２の基準電位と、
所定の基準電流を供給する基準電流供給手段と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、
上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている
画素回路。 - 第２、第３、および第４の制御線をさらに有し、
上記第１のスイッチが上記第２の制御線により導通制御され、上記第２のスイッチが上記第３の制御線により導通制御され、上記第４のスイッチが上記第４の制御線により導通制御される
請求項１記載の画素回路。 - 上記第３の制御線と第４の制御線が共用され、上記第２のスイッチおよび第４のスイッチが一つの制御線により導通制御される
請求項２記載の画素回路。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、
第２ステージとして、所定時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項１記載の画素回路。 - 上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている
請求項４記載の画素回路。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、
第１および第２の基準電位と、
所定の基準電流を供給する基準電流供給手段と、を有し、
上記画素回路は、
第１、第２、および第３のノードと、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、
上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている
表示装置。 - 上記基準電流供給手段は、基準電流源と、上記画素回路のマトリクス配列に対して列毎に配線され、上記基準電流源から基準電流が供給される基準電流供給線と、を含み、
上記第４のスイッチは、上記第１のノードと基準電流供給線との間に接続されている
請求項６記載の表示装置。 - 上記基準電流供給手段は、基準電流源と、上記画素回路のマトリクス配列に対して列毎に複数配線され、上記基準電流源から基準電流が供給される基準電流供給線と、を含み、
同一列の複数の画素回路は、上記第４のスイッチを介して異なる基準電流供給線と接続されている
請求項６記載の表示装置。 - 上記基準電流供給線に所定の基準電圧を選択的に供給する基準電圧供給手段を有する
請求項７記載の表示装置。 - 上記基準電圧供給手段は、基準電圧源を有し、
上記基準電流源と上記基準電圧源を、上記基準電流供給線に対して選択的に接続するスイッチ回路をさらに有する
請求項９記載の表示装置。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、
第２ステージとして、水平走査期間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項７記載の表示装置。 - 上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている
請求項１１記載の表示装置。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、
第２ステージとして、水平走査期間の複数倍の時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、
第３ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項８記載の表示装置。 - 上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている
請求項１３記載の表示装置。 - 上記電気光学素子を駆動する場合、
第１ステージとして、上記基準電流供給線が、上記基準電圧供給手段により基準電圧が供給されてプリチャージされ、
第２ステージとして、上記第２のスイッチ、および上記第４のスイッチが所定時間導通させられ上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、
第３ステージとして、水平走査期間経過後に上記第３の制御線により上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持され、
第４ステージとして、上記第１の制御線により上記第３のスイッチが導通させられ、上記第１のスイッチが導通させられて、上記データ線を伝播されるデータが上記第３のノードに書き込まれた後、上記第３のスイッチが非導通状態に保持され、上記電気光学素子に上記データ信号に応じた電流を供給する
請求項７記載の表示装置。 - 上記基準電流の値は、上記電気光学素子の発光の中間色に相当する値に設定されている
請求項１５記載の表示装置。 - 上記基準電圧の値は、上記駆動トランジスタのしきい値のバラツキの中間値に設定されている
請求項１５記載の表示装置。 - マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線と、
上記画素回路のマトリクス配列に対して行毎に配線された第１の制御線と、
第１および第２の基準電位と、を有し、
上記画素回路は、
所定の基準電流を供給する基準電流供給手段と、
第１、第２、および第３のノードと、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、
上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている
表示装置。 - 流れる電流によって輝度が変化する電気光学素子と、
輝度情報に応じたデータ信号が供給されるデータ線と、
第１、第２、および第３のノードと、
所定の基準電流を供給する基準電流供給手段と、
上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、
上記第１のノードに接続された第１のスイッチと、
上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、
上記データ線と上記第３のノードとの間に接続され、上記第１の制御線によって導通制御される第３のスイッチと、
上記第１のノードと上記基準電流供給手段との間に接続された第４のスイッチと、
上記第２のノードと上記第３のノードとの間に接続された結合キャパシタと、を有し、
上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続されている画素回路の駆動方法であって、
上記第２のスイッチ、および上記第４のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、かつ第１のノードに基準電流を供給し、
所定時間経過後に上記第２のスイッチおよび上記第４のスイッチが非導通状態に保持し、
上記第３のスイッチを導通させ、上記第１のスイッチを導通させて、上記データ線を伝播されるデータを上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持して、上記電気光学素子に上記データ信号に応じた電流を供給する
画素回路の駆動方法。
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