JP2012511183A - 発光型表示装置用の低電力回路及び駆動方法 - Google Patents

Abstract

表示システム、表示アレイを動作させるドライバ、表示システムを動作させる方法、及び表示システムのピクセル回路を提供する。ドライバは、時変電圧に結合し、時変電圧を電流に変換する変換器を有する双方向電流源を含む。ピクセル回路は、ピクセル電流を発光デバイスへ供給するトランジスタと、トランジスタに電気的に結合し、予め定めたタイミングで時変電圧に結合し、時変電圧に基づく電流を供給するストレージ・キャパシタとを含む。方法は、プログラミング動作の第１サイクルにおいて、ピクセル回路のストレージ・キャパシタへ供給された時変電圧を、基準電圧からプログラミング電圧に変化させるステップであって、ストレージ・キャパシタは、発光デバイスを駆動するために駆動トランジスタに電気的に結合する、ステップと、プログラミング動作の第２サイクルにおいて、時変電圧をプログラミング電圧に維持するステップとを含む。方法は、プログラミング動作において、プログラミング・データをデータ線から、データ線に結合するトランジスタとストレージ・キャパシタとを含むピクセル回路へ供給するステップと、駆動動作において、発光デバイスをオンにする時変電圧を、電力供給線を通してピクセル回路のストレージ・キャパシタへ供給するステップとを含む。ピクセル回路は、電極及びＯＬＥＤ層を有する有機発光ダイオード・デバイスと、複数の層を有するインター・デジタル型キャパシタとを含む。

Description

［0001］本発明は、発光表示装置に関し、より具体的には、発光表示装置を駆動する方法及びシステムに関する。

［0002］エレクトロルミネッセンス表示装置は、携帯電話、携帯情報端末（ＰＤＡ）などのような、多種多様なデバイス向けに開発されてきた。そのような表示装置としては、液晶表示装置（ＬＣＤ）、電界放出表示装置（ＦＥＤ）、プラズマ表示パネル（ＰＤＰ）、発光表示装置（ＬＥＤ）等が挙げられる。特に、非晶質シリコン（ａ−Ｓｉ）、多結晶シリコン、有機体、又は他の駆動バックプレーンを備えたアクティブ・マトリックス有機発光ダイオード（ＡＭＯＬＥＤ）表示装置は、実現可能な可撓性をもっての表示、低コストでの製造、高い解像度、及び広い視野角などの利点から、より一層魅力的になってきている。

［0003］発光型表示装置（emissive display）を駆動するのに用いられる１つの方法は、電流を用いて直接ピクセルをプログラミングするものである（例えば、電流駆動型のＯＬＥＤデバイス）。しかしながら、ＯＬＥＤの必要とするのは小電流であるが、大きい寄生容量と結合されると、ＡＭＯＬＥＤ表示装置のプログラミングの整定時間を増加させる。更に、正確で一定の駆動電流を供給する外部ドライバを設計するのは困難である。高い開口率又はフィル・ファクタ（発光表示装置の面積と総ピクセル面積との比として定義される）を備え、高い表示品質を保証する高解像度の表示装置に対する需要がある。また、表示装置を有するデバイスのサイズ及び電力消費を低減することに対する需要がある。

［0004］表示装置の寿命、画像の均一性、安定性、及び／又は歩留まりを改善することができ、高解像度で安定した低電力表示装置を提供することができる、表示システム及びその動作方法を提供することが求められている。

［0005］本発明の１つの目的は、既存のシステムにおける不利な点の少なくとも１つを排除又は軽減する方法及びシステムを提供することである。

［0006］本発明の実施形態の１つの態様によれば、表示システムを駆動するドライバが提供され、ドライバは、時間変動（time-variant、時変）電圧に結合して時変電圧を電流に変換する変換器を含むものであり、電流を表示システムへ供給する双方向電流源と、時変電圧の発生を制御するコントローラとを含む。

［0007］本発明の実施形態の別の態様によればピクセル回路が提供され、ピクセル回路は、ピクセル電流を発光デバイスへ供給するトランジスタと、トランジスタに電気的に結合し、予め定められたタイミングで時変電圧に結合して時変電圧に基づいて電流を供給するストレージ・キャパシタ（storage capacitor）とを含む。

［0008］本発明の実施形態の更なる態様によれば、ピクセル回路を動作させる方法が提出され、方法は、プログラミング動作の第１のサイクルにおいて、ピクセル回路のストレージ・キャパシタであって、発光デバイスを駆動するための駆動トランジスタに電気的に結合されるストレージ・キャパシタへ供給された時変電圧を、基準電圧からプログラミング電圧に変化させるステップと、プログラミング動作の第２のサイクルにおいて、時変電圧をプログラミング電圧で維持するステップとを含む。

［0009］本発明の実施形態の更なる態様によれば、ピクセル回路を動作させる方法が提供され、方法は、プログラミング動作において、プログラミング・データを、データ線から、データ線に結合するトランジスタとストレージ・キャパシタとを含むピクセル回路へ供給するステップと、駆動動作において、発光デバイスをオンにする時変電圧を、電力供給線を通してピクセル回路のストレージ・キャパシタへ供給するステップとを含む。

［0010］本発明の実施形態の更なる態様によればピクセル回路が提供され、ピクセル回路は、電極及びＯＬＥＤ層を有する有機発光ダイオード（ＯＬＥＤ）デバイスと、ＯＬＥＤデバイスを動作させるための複数の層を有するインター・デジタル型キャパシタ（inter-digitated capacitor）とを含み、ＯＬＥＤデバイスは複数の層上に配置され、インター・デジタル型キャパシタの層の１つがＯＬＥＤの電極に相互接続される。

［0011］本発明のこれら及び他の特徴は、添付の図面を参照する以下の記載からより明白になるであろう。

図１は、本開示の一実施形態による双方向電流源を示す。 図２は、図１の双方向電流源を備えた表示システムの一例を示す。 図３は、図１の双方向電流源を備えた表示システムの更なる一例を示す。 図４は、図１の双方向電流源を備えた表示システムの更なる一例を示す。 図５は、図１の双方向電流源を備えた表示システムの更なる一例を示す。 図６Ａは、図５の表示システムに適用可能な電流バイアス電圧プログラム型（current biased voltage programmed）ピクセル回路の一例を示す。 図６Ｂは、図６Ａのピクセル回路のタイミング図の一例を示す。 図７Ａは、図６Ａのピクセル回路に関するシミュレーション結果を示す。 図７Ｂは、図６Ａのピクセル回路に関する更なるシミュレーション結果を示す。 図８Ａは、電流バイアス電圧プログラム型ピクセル回路の更なる一例を示す。 図８Ｂは、図８Ａのピクセル回路に関するタイミング図の一例を示す。 図８Ｃは、図８Ａのピクセル回路に関するタイミング図の別の例を示す。 図９Ａは、電流バイアス電圧プログラム型ピクセル回路の更なる一例を示す。 図９Ｂは、図９Ａのピクセル回路に関するタイミング図の一例を示す。 図９Ｃは、図９Ａのピクセル回路に関するタイミング図の別の例を示す。 図１０Ａは、電流バイアス電圧プログラム型ピクセル回路の更なる一例を示す。 図１０Ｂは、図１０Ａのピクセル回路に関するタイミング図の一例を示す。 図１１Ａは、電流バイアス電圧プログラム型ピクセル回路の更なる一例を示す。 図１１Ｂは、図１１Ａのピクセル回路のタイミング図の一例を示す。 図１２Ａは、電流バイアス電圧プログラム型ピクセル回路を有する表示装置の一例を示す。 図１２Ｂは、図１２Ａの表示装置に関するタイミング図の一例を示す。 図１３Ａは、電流バイアス電圧プログラム型ピクセル回路を有する表示装置の一例を示す。 図１３Ｂは、図１３Ａの表示装置に関するタイミング図の一例を示す。 図１４Ａは、電流バイアス電圧プログラム型ピクセル回路の更なる一例を示す。 図１４Ｂは、図１４Ａのピクセル回路に関するタイミング図の一例を示す。 図１５Ａは、電流バイアス電圧プログラム型ピクセル回路の更なる一例を示す。 図１５Ｂは、図１５Ａのピクセル回路に関するタイミング図の一例を示す。 図１６は、電流バイアス電圧プログラム型ピクセル回路を有する表示システムの更なる一例を示す。 図１７Ａは、電圧バイアス電流プログラム型（voltage biased current programmed）ピクセル回路の一例を示す。 図１７Ｂは、図１７Ａのピクセル回路に関するタイミング図の一例を示す。 図１８Ａは、電圧バイアス電流プログラム型ピクセル回路の更なる一例を示す。 図１８Ｂは、図１８Ａのピクセル回路に関するタイミング図の一例を示す。 図１９は、電圧バイアス電流プログラム型ピクセル回路を有する表示システムの一例を示す。 図２０Ａは、双方向電流源が適用されるピクセル回路の一例を示す。 図２０Ｂは、双方向電流源が適用されるピクセル回路の別の例を示す。 図２１Ａは、図２０Ａ〜図２０Ｂのピクセル回路に対するタイミング図の一例を示す。 図２１Ｂは、図２０Ａ〜図２０Ｂのピクセル回路に対するタイミング図の別の例を示す。 図２２は、異なるプログラミング電圧に対する１つのサブフレームにおける図２０Ａ〜図２０Ｂのピクセル回路に関するシミュレーション結果（ＯＬＥＤ電流）を示すグラフを示す。 図２３は、図２０Ａ〜図２０Ｂのピクセル回路に関するシミュレーション結果（平均電流）を示すグラフを示す。 図２４は、５．５８ｃｍ（２．２インチ）ＱＶＧＡパネルの電力消費及びＯＬＥＤに使用される電力消費を示すグラフを示す。 図２５は、ボトム・エミッション型表示装置を駆動するためのキャパシタの実装の一例を示す。 図２６は、ボトム・エミッション型ピクセルのレイアウトの一例を示す。 図２７は、トップ・エミッション型表示装置を駆動するためのキャパシタの実装の一例を示す。 図２８は、容量性駆動に基づくデジタル・アナログ変換器（ＤＡＣ）の一例を示す。 図２９は、図２８のＤＡＣに関するタイミング図の一例を示す。 図３０は、容量性駆動に基づくデジタル・アナログ変換器（ＤＡＣ）の別の例を示す。 図３１は、図３０のＤＡＣに関するタイミング図の一例を示す。

［0012］現在の好ましい実施形態の１又は複数が例として記載されている。特許請求の範囲において定義される本発明の範囲から逸脱することなく、多数の変形及び変更を行うことができることが、当業者には明白となるであろう。

［0013］本発明の実施形態は、限定するものではないが、例えば、非晶質シリコン、多結晶シリコン、金属酸化物、従来のＣＭＯＳ、有機体、ナノ結晶／微晶質半導体、又はそれらの組合せを含む様々な製造技術を使用して製造され得る表示システムを使用して説明する。表示システムは、トランジスタ、キャパシタ、及び発光デバイスを有し得るピクセルを含む。トランジスタは、非晶質Ｓｉ、微晶質／ナノ結晶Ｓｉ、多結晶Ｓｉ、有機／ポリマー材料及び関連するナノコンポジット、半導体酸化物、又はそれらの組合せを含む、様々な材料、システム、並びに技術で実施され得る。キャパシタは、金属−絶縁体−金属、及び金属−絶縁体−半導体を含む、様々な構造を有することができる。例えば、発光デバイスはＯＬＥＤであり得るが、それに限定されない。表示システムは、ＡＭＯＬＥＤ表示システムであり得るが、それに限定されない。

［0014］本明細書では、「ピクセル回路」及び「ピクセル」は互換可能に使用されることがある。各トランジスタは、ゲート端子と２つの他の端子（第１及び第２の端子）とを有し得る。本明細書では、トランジスタの端子の一方、即ち、「第１の端子」（他方の端子、即ち、「第２の端子」）は、ドレイン端子（ソース端子）又はソース端子（ドレイン端子）に対応し得るが、それに限定されない。

［0015］製造コストを低減するため、表示装置バックプレーンに使用される製造技術のほとんどは、１つのみのタイプのトランジスタを提供する。各タイプのトランジスタは本質的に一方向電流源に適しているので、ピクセル回路及び／又は周辺ドライバ回路が複雑になり、結果として、歩留まり、解像度、及び開口率が低下する。一方、全ての技術において容量が利用可能である。

［0016］微分器／変換器を使用して時変電圧を電流に変換する電流駆動技術について記載する。本明細書では、キャパシタはランプ電圧を電流（例えば、ＤＣ電流）に変換するために使用される。図１を参照すると、容量に基づいて開発された電流源が示されている。図１の電流源１０は、正電流及び負電流を供給することができる双方向電流源である。電流源１０は、時変電圧を発生させる電圧発生器１２及び駆動キャパシタ１４を含む。電圧発生器１２は、駆動キャパシタ１４の一方の端子１６に結合される。ノード「Ｉｏｕｔ」は、駆動キャパシタ１４の他方の端子１８に結合される。この例では、ランプ電圧は電圧発生器１２により発生する。実施形態において、用語「容量性電流源」、「容量性電流源ドライバ」、「容量性ドライバ」、及び「電流源」は、互換可能に使用され得る。実施形態において、用語「電圧発生器」及び「ランプ電圧発生器」は、互換可能に使用され得る。図１では、電流源１０はランプ電圧発生器１２を含むが、電流源１０は、ランプ電圧を受け取る駆動キャパシタ１４により形成されてもよい。

［0017］ノード「Ｉｏｕｔ」は仮想接地であると仮定する。ランプ電圧は駆動キャパシタ１４の端子１６に印加され、それにより、駆動キャパシタ１４を通ってＩｏｕｔに至る固定電流が得られる。ｉ（ｔ）＝Ｃ ｄＶＲ（ｔ）／ｄｔ （Ｃ：容量、ＶＲ（ｔ）：ランプ電圧）。ランプの傾斜の振幅及び符号は制御可能（変更可能）であり、それにより出力電流の値及び方向を変えることができる。また、駆動キャパシタ１４の量により電流値を変えることができる。その結果、容量性電流源１０に基づくデジタル化された容量を使用して、単純且つ有効な電流モード型アナログ・デジタル変換器（ＡＤＣ）を開発することができ、それにより小型で低電力のドライバが得られる。また、これにより、製造技術とは無関係に、パネルに簡単に一体化することができる簡単なソース・ドライバが提供され、それにより表示装置の歩留まり及び簡素性が改善され、システム・コストが大幅に低減される。

［0018］一例では、容量性電流源１０を使用して、プログラミング電流を電流プログラム型ピクセル（例えば、ＯＬＥＤピクセル）へ供給することができる。別の例では、容量性電流源１０を使用して、ピクセル（例えば、図８〜図１６の電流バイアス電圧プログラム型ピクセル、及び図１７〜図１９の電圧バイアス電流プログラム型ピクセル）のプログラミングを加速させるバイアス電流を供給することができる。更なる一例では、容量性電流源１０を使用してピクセルを駆動することができる。容量性電流源１０を用いた容量性駆動技術は、プログラミング／駆動の整定時間を改善するが、このことはより大型及び高解像度の表示装置に適しており、また結果として、後述するように、容量性電流源１０を用いて低電力高解像度の発光型表示装置を実現することができる。容量性電流源１０を用いた容量性駆動技術は、ＴＦＴのエージング（例えば、閾値電圧の変動）を補償し、結果として、後述するように、表示装置の均一性及び寿命を改善することができる。

［0019］更なる一例では、容量性電流源１０は、例えば、電流モード型ＡＤＣと共に使用し、入力電流をデジタル信号に変換する電流モード型アナログ・デジタル変換器（ＡＤＣ）へ基準電流を供給することができる。更なる一例では、容量性駆動は、ランプ電圧及びキャパシタに基づいて電流を発生させるデジタル・アナログ変換器（ＤＡＣ）に使用されてもよい。

［0020］図２を参照すると、容量性ドライバ１０を備えた統合型表示システムの一例が示されている。図２の統合型表示システム２０は、列及び行の形で配列された複数のピクセル２４ａ〜２４ｄを有するピクセル・アレイ２２と、ピクセルを選択するゲート・ドライバ２８と、プログラミング電流を選択されたピクセルへ供給するソース・ドライバ２７とを含む。

［0021］ピクセル２４ａ〜２４ｄは電流プログラム型ピクセル回路である。各ピクセルは、例えば、ストレージ・キャパシタ、駆動トランジスタ、スイッチ・トランジスタ（又は駆動及びスイッチング・トランジスタ）、並びに発光デバイスを含む。図２では、４つのピクセルが示されているが、ピクセル・アレイ２２のピクセルの数は４つに限定されず、異なっていてもよいことが当業者には理解されるであろう。ピクセル・アレイ２２は、電流バイアス電圧プログラム型（ＣＢＶＰ）ピクセル（例えば、図８〜図１６）又は電圧バイアス電圧プログラム型（ＶＢＣＰ）ピクセル（例えば、図１７〜図１９）を含むことができ、ピクセルは電流及び電圧に基づいて動作する。ＣＢＶＰ駆動技術及びＶＢＣＰ駆動技術は、ＡＭＯＬＥＤ表示装置での使用に適しており、ピクセルの整定時間を向上させる。

［0022］各ピクセルは、アドレス線３０及びデータ線３２に結合される。各アドレス線３０は行内のピクセル間で共有される。各データ線３２は列内のピクセル間で共有される。ゲート・ドライバ２８は、アドレス線３０を通してピクセル内のスイッチ・トランジスタのゲート端子を駆動する。ソース・ドライバ２７は各列のための容量性ドライバ１０を含む。容量性ドライバ１０は対応する列のデータ線３２に結合される。容量性ドライバ１０はデータ線３２を駆動する。コントローラ２９は、表示アレイ２２のプログラミング、校正、駆動、及び他の動作を制御およびスケジューリングするために提供される。コントローラ２９は、ソース・ドライバ２７及びゲート・ドライバ２８の動作を制御する。各ランプ電圧発生器１２は校正されることができる。表示システム２０では、駆動キャパシタ１４は、例えば、表示装置の縁部に実装される。

［0023］ランプ電圧の供給の開始時に、容量（駆動キャパシタ１４）は電圧源として作用し、データ線３２の電圧を調節する。データ線３２の電圧が特定の適正電圧に達した後、データ線３２は仮想接地（図１の「Ｉｏｕｔ」）として作用する。従って、この時点の後、容量は一定電流を供給する電流源として作用することになる。この二元性により高速で整定されるプログラミングがもたらされる。

［0024］図２では、ピクセルの駆動キャパシタ１４及びストレージ・キャパシタは、別個に割り付けられる。しかしながら、駆動キャパシタ１４は、図３に示されるようにピクセルのストレージ・キャパシタと共有されてもよい。

［0025］図３を参照すると、図１の容量性ドライバ１０を備えた統合型表示システムの別の例が示されている。図３の統合型表示システム４０は、列及び行の形で配列された複数のピクセル４４ａ〜４４ｄを有するピクセル・アレイ４２を含む。ピクセル４４ａ〜４４ｄは電流プログラム型ピクセル回路であり、図２のピクセル２４ａ〜２４ｄと同じであり得る。図３では、４つのピクセルが示されているが、ピクセル・アレイ４２内のピクセルの数は４つに限定されず、別の数でもよいことが当業者には理解されるであろう。各ピクセルは、例えば、ストレージ・キャパシタ、駆動トランジスタ、スイッチ・トランジスタ（又は駆動及びスイッチング・トランジスタ）、並びに発光デバイスを含む。例えば、ピクセル・アレイ４２は図６Ａのピクセルを含むことができ、ピクセルはプログラミング電圧及び電流バイアスに基づいて動作する。

［0026］各ピクセルは、アドレス線５０及びデータ線５２に結合される。各アドレス線５０は行内のピクセル間で共有される。ゲート・ドライバ４８は、アドレス線５０を通してピクセル内のスイッチ・トランジスタのゲート端子を駆動する。各データ線５２は列内のピクセル間で共有され、列内の各ピクセルのキャパシタ４６に結合される。列内の各ピクセルのキャパシタ４６は、データ線５２を通してランプ電圧発生器１２に結合される。ソース・ドライバ４７はランプ電圧発生器１２を含む。ランプ電圧発生器１２は各列に割り付けられる。コントローラ４９は、表示アレイ４２のプログラミング、校正、駆動、及び他の動作の制御およびスケジューリングのために提供される。コントローラ４９は、ゲート・ドライバ４８と、ランプ電圧発生器１２を有するソース・ドライバ４７とを制御する。表示システム４０では、ピクセルのキャパシタ４６は、ピクセルのストレージ・キャパシタとして作用し、また、駆動容量（図１のキャパシタ１４）としても作用する。

［0027］図４を参照すると、図１の容量性ドライバ１０を備えた統合型表示システムの更なる一例を示す。図４の統合型表示システム６０は、列及び行の形で配列された複数のピクセル６４ａ〜６４ｄを有するピクセル・アレイ６２を含む。図４では、４つのピクセルが示されているが、ピクセル・アレイ６２内のピクセルの数は４つに限定されず、他の数としてもよいことが当業者には理解されるであろう。ピクセル６４ａ〜６４ｄは、それぞれがアドレス線７０、データ線７２、及び電流バイアス線７４に結合するＣＢＶＰピクセル回路である。ピクセル・アレイ６２は図８〜図１６のＣＢＶＰピクセルを含むことができる。

［0028］各アドレス線７０は行内のピクセル間で共有される。ゲート・ドライバ６８は、アドレス線７０を通してピクセルのスイッチ・トランジスタのゲート端子を駆動する。各データ線７２は、列のピクセル間で共有され、プログラミング・データを供給するためにソース・ドライバ６７に結合する。ソース・ドライバ６７はバイアス電圧（例えば、図６のＶｄｄ）を更に供給することができる。各バイアス線７４は列のピクセル間で共有される。駆動キャパシタ１４は、各列に割り付けられ、バイアス線７４及びランプ電圧発生器１２に結合される。ランプ電圧発生器１２は１つより多い列により共有される。コントローラ６９は、表示アレイ６２のプログラミング、校正、駆動、及び他の動作の制御およびスケジューリングのために提供される。コントローラ６９は、ソース・ドライバ６７、ゲート・ドライバ６８、及びランプ電圧発生器１２を制御する。表示システム６０では、容量性電流源はパネルの周辺に簡単に置くことができ、それにより実装コストが低減される。図４では、ランプ電圧発生器１２はソース・ドライバ６７とは別個に示されている。しかしながら、ソース・ドライバ６７はランプ電圧を供給することができる。

［0029］ＣＢＶＰピクセル回路を有する表示システムは、電圧を使用して様々なグレー・スケール（電圧プログラミング）を提供し、バイアスを使用して、プログラミングを加速させると共に、閾値電圧シフト及びＯＬＥＤ電圧シフトなどのようなピクセルの時間依存性パラメータを補償する。ＣＢＶＰピクセル回路を有する表示アレイを駆動するドライバは、ピクセル輝度データを電圧に変換する。ＣＢＶＰ駆動方式に従って、オーバードライブ電圧が発生し、閾値電圧及びＯＬＥＤ電圧とは独立して駆動トランジスタに供給される。ピクセル素子（１又は複数）の特性（１又は複数）のシフト（例えば、表示装置の長時間動作による駆動トランジスタの閾値電圧のシフトや発光デバイスの劣化など）は、ストレージ・キャパシタに蓄積された電圧により、その電圧を駆動トランジスタのゲートに印加することにより、補償される。従って、ピクセル回路は、シフトの影響なしに発光デバイスを介して安定した電流を供給することができ、それにより表示装置の動作寿命が改善される。更に、回路が単純であるため、従来のピクセル回路よりも高い製品歩留まり、低い製造コスト、及び高い解像度が確実に得られる。ピクセル回路の整定時間は従来のピクセル回路よりもはるかに短いので、高精細度テレビジョンなどの大面積表示装置に適しているが、より小さい表示面積のものを除外するものではない。容量性駆動技術は、より大型且つ高解像度の表示装置に適したように整定時間を更に改善するために、ＣＢＶＰ表示装置に適用可能である。

［0030］容量性駆動技術は、ＣＢＶＰ表示装置の電流バイアス線及び電圧データ線を共有する独特の機会を提供する。図５を参照すると、図１の容量性ドライバ１０を備えた統合型表示システムの更なる一例が示されている。図５の統合型表示システム８０は、列及び行の形で配列された複数のピクセル８４ａ〜８４ｄを有するピクセル・アレイ８２を含む。ピクセル８４ａ〜８４ｄはＣＢＶＰピクセル回路であり、図４のピクセル６４ａ〜６４ｄと同じであり得る。図５では、４つのピクセルが示されているが、ピクセル・アレイ８２内のピクセルの数は４つに限定されず、別の数としてもよいことが当業者には理解されるであろう。各ピクセルは、アドレス線９０及び電圧データ／電流バイアス線９２に結合される。

［0031］各アドレス線９０は行のピクセル間で共有される。ゲート・ドライバ８８は、アドレス線９０を通してピクセルのスイッチ・トランジスタのゲート端子を駆動する。各電圧データ／電流バイアス線９２は、列のピクセル間で共有され、列の各ピクセルのキャパシタ８６に結合される。列の各ピクセルのキャパシタ８６は、電圧データ／電流バイアス線９２を通してランプ電圧発生器１２に結合される。ソース・ドライバ８７はランプ電圧発生器１２を有する。ランプ電圧発生器１２は各列に割り付けられる。コントローラ８９は、表示アレイ８２のプログラミング、校正、駆動、及び他の動作の制御およびスケジューリングのために提供される。コントローラ８９は、ゲート・ドライバ８８と、ランプ電圧発生器１２を有するソース・ドライバ８７とを制御する。データ電圧及びバイアス電流は、電圧データ／電流バイアス線９２を介して搬送される。表示システム８０では、ピクセルのキャパシタ８６は、ピクセルのストレージ・キャパシタとして作用し、また、駆動容量（図１のキャパシタ１４）としても作用する。

［0032］図６Ａを参照すると、図５のピクセルに適用可能なＣＢＶＰピクセル回路の一例が示されている。図６のピクセル回路ＣＢＶＰ０１は、駆動トランジスタ１０２、スイッチ・トランジスタ１０４、発光デバイス１０６、及びキャパシタ１０８を含む。図６Ａでは、トランジスタ１０２及び１０４はｐ型トランジスタであるが、当業者であれば、ｎ型トランジスタを有するＣＢＶＰピクセルも図５のピクセルとして適用可能であることを理解するであろう。

［0033］駆動トランジスタ１０２のゲート端子はＢ０１でキャパシタ１０８に結合される。駆動トランジスタ１０２の第１及び第２の端子のうちの一方は電源（Ｖｄｄ）１１０に結合され、他方はノードＡ０１で発光デバイス１０６に結合される。発光デバイス１０６は電源（Ｖｓｓ）１１２に結合される。スイッチ・トランジスタ１０４のゲート端子はアドレス線ＳＥＬに結合される。スイッチ・トランジスタ１０４の第１及び第２の端子のうちの一方は駆動トランジスタ１０２のゲートに結合され、他方はＡ０１で発光デバイス１０６及び駆動トランジスタ１０２に結合される。キャパシタ１０８は、データ線Ｖｄａｔａと駆動トランジスタ１０２のゲート端子との間に結合される。キャパシタ１０８はストレージ・キャパシタとして、容量性電流源（図１の１４）はドライバ・エレメントとして、作用する。

［0034］キャパシタ１０８は図５のキャパシタ８６に対応する。アドレス線ＳＥＬは、図５のアドレス線９０に対応する。データ線Ｖｄａｔａは、図５の電圧データ／電流バイアス線９２に対応し、ランプ電圧発生器（図１の１２）に結合される。図５のソース・ドライバ８７は、データ線Ｖｄａｔａに作用して、バイアス信号及びプログラミング・データ（Ｖｐ）をピクセルに供給する。

［0035］図６Ａでは、ランプ電圧はバイアス電流を伝送するために使用され、ランプの初期電圧（Ｖｒｅｆ１−Ｖｐ）は、図６Ｂに示されているように、プログラミング電圧をピクセル回路ＣＢＶＰ０１へ送るために使用される。

［0036］図６Ａ及び図６Ｂを参照すると、ピクセル回路ＣＢＶＰ０１の動作サイクルはプログラミング・サイクル１２０及び駆動サイクル１２６を含む。駆動トランジスタ１０２に結合された電源Ｖｄｄは、プログラミング・サイクル１２０中は低レベルである。プログラミング・サイクル１２０の初期段階１２２では、ランプ電圧がデータ線Ｖｄａｔａに供給される。Ｖｄａｔａの電圧は、（Ｖｒｅｆ１−Ｖｐ）からＶｐへと移行する。ここで、Ｖｐはピクセルをプログラミングするためのプログラミング電圧であり、Ｖｒｅｆ１は基準電圧である。初期段階１２２中、アドレス線ＳＥＬは低電圧に設定されるので、スイッチ・トランジスタ１０４がオンになる。初期段階１２２中、キャパシタ１０８は電流源として作用する。ノードＡ０１の電圧はＶＢ_Ｔ１へと移行する。ここで、ＶＢはＴ１の特性の関数である（Ｔ１：駆動トランジスタ１０２）。ノードＢ０１の電圧はＶＢ_Ｔ１＋Ｖｒ_Ｔ２へと移行する。ここで、Ｖｒ_Ｔ２はＴ２の電圧降下である（Ｔ２：スイッチ・トランジスタ１０４）。

［0037］初期段階１２２後の次の段階１２４では、Ｖｄａｔａの電圧はＶｐのままであり、アドレス線ＳＥＬは高レベルへと移行して、スイッチ・トランジスタ１０４がオフになる。段階１２４中は、キャパシタ１０８はストレージ・エレメントとして作用する。駆動サイクル１２６中、データ線ＶｄａｔａはＶｒｅｆ２へと移行し、フレームの残りの部分の間はＶｒｅｆ２にとどまる。

［0038］Ｖｒｅｆ１は、バイアス電流Ｉｂｉａｓのレベルを定めるものであり、例えば、ＴＦＴ、ＯＬＥＤ、および表示装置の特性及び仕様に応じて決定される。Ｖｒｅｆ２はＶｒｅｆ１及びピクセル特性の関数である。

［0039］図７Ａ〜図７Ｂを参照すると、図６Ｂの動作を使用した図６Ａのピクセル回路に関するシミュレーション結果を示すグラフが示されている。図７Ａでは、「ΔＶ_Ｔ」は駆動トランジスタ閾値Ｖ_Ｔの変動を表し、「μ」は移動度（ｃｍ^２Ｎ．ｓ）を表す。図７Ａ〜図７Ｂに示されているように、駆動トランジスタ閾値Ｖ_Ｔ及び移動度の変動に関わらず、ピクセル電流は全てのグレー・スケールに対して安定している。

［0040］図８〜図１６を参照すると、図２〜図５のピクセル・アレイを形成し得るＣＢＶＰピクセル回路の例が示されている。図８〜図１６では、電流バイアス線（「Ｉｂｉａｓ」又は「ＩＢＩＡＳ」）は、対応するピクセルへバイアス電流を供給する。図１の容量性ドライバ１０は、定バイアス電流を電流バイアス線へ供給し得る。ＣＢＶＰピクセル、表示システム、及び動作の例は、米国特許出願公開ＵＳ２００６／０１２５４０８及びＰＣＴ国際出願公開ＷＯ２００９／１２７０６５に開示されており、それらを参照により本明細書に組み込む。

［0041］図８Ａのピクセル回路ＣＢＶＰ０２は、ＯＬＥＤ ２１０、ストレージ・キャパシタ２１２、駆動トランジスタ２１４、並びにスイッチ・トランジスタ２１６及び２１８を含む。トランジスタ２１４、２１６、及び２１８はｎ型ＴＦＴトランジスタである。当業者であれば、ピクセル回路ＣＢＶＰ０２に対して相補的でありｐ型トランジスタを有する回路について理解するであろう。２つの選択線ＳＥＬ１及びＳＥＬ２、信号線ＶＤＡＴＡ、バイアス線ＩＢＩＡＳ、電圧供給線ＶＤＤ、及び共通接地（common ground、コモン・グラウンド）は、ピクセル回路ＣＢＶＰ０２に結合される。図８Ａでは、共通接地はＯＬＥＤの上部電極用である。共通接地はピクセル回路の一部ではなく、ＯＬＥＤ ２１０が形成される最終段階で形成される。トランジスタ２１４及び２１６並びにストレージ・キャパシタ２１２はノードＡ１１に接続される。ＯＬＥＤ ２１０、ストレージ・キャパシタ２１２、並びにトランジスタ２１４及び２１８はノードＢ１１に接続される。

［0042］駆動トランジスタ２１４のゲート端子は、スイッチ・トランジスタ２１６及びキャパシタ２１２を介して信号線ＶＤＡＴＡに接続される。駆動トランジスタ２１４の第１及び第２の端子のうちの一方は電圧供給線ＶＤＤに接続され、他方はＢ１１でＯＬＥＤ ２１０のアノード電極に接続される。ストレージ・キャパシタ２１２は、駆動トランジスタ２１４のゲート端子とＯＬＥＤ ２１０との間、即ち、Ａ１１とＢ１１との間に接続される。スイッチ・トランジスタ２１６のゲート端子は第１の選択線ＳＥＬ１に接続される。スイッチ・トランジスタ２１６の第１及び第２の端子のうちの一方は信号線ＶＤＡＴＡに接続され、他方はＡ１１で駆動トランジスタ２１４のゲート端子に接続される。スイッチ・トランジスタ２１８のゲート端子は第２の選択線ＳＥＬ２に接続される。スイッチ・トランジスタ２１８の第１及び第２の端子のうちの一方は、Ｂ１１でＯＬＥＤ ２１０のアノード電極とストレージ・キャパシタ２１２とに接続され、他方はバイアス線ＩＢＩＡＳに接続される。ＯＬＥＤ ２１０のカソード電極は共通接地に接続される。

［0043］ピクセル回路ＣＢＶＰ０２の動作は、複数のプログラミング・サイクルを有するプログラミング段階と、１つの駆動サイクルを有する駆動段階とを含む。プログラミング段階中、ノードＢ１１は駆動トランジスタ２１４の負の閾値電圧に荷電され、ノードＡ１１はプログラミング電圧ＶＰに荷電される。

［0044］その結果、駆動トランジスタ２１４のゲート・ソース電圧は次式のようになる。

ＶＧＳ＝ＶＰ−（−ＶＴ）＝ＶＰ＋ＶＴ （１）

ここで、ＶＧＳは駆動トランジスタ２１４のゲート・ソース電圧を表し、ＶＴは駆動トランジスタ２１４の閾値電圧を表す。この電圧は、駆動段階ではキャパシタ２１２に留まり、それにより、駆動段階において所望の電流がＯＬＥＤ ２１０に流れる。

［0045］図８Ｂを参照すると、図８Ａのピクセル回路ＣＢＶＰ０２に適用される１つの例示的な動作プロセスが示されている。図８Ｂでは、「ＶｎｏｄｅＢ」は図８ＡのノードＢ１１における電圧を表し、「ＶｎｏｄｅＡ」は図８ＡのノードＡ１１における電圧を表し、「ＶＳＥＬ１」は図８ＡのＳＥＬ１に対応し、「ＶＳＥＬ２」は図８ＡのＳＥＬ２に対応する。プログラミング段階は２つの動作サイクルＸ１１、Ｘ１２を有し、駆動段階は１つの動作サイクルＸ１３を有する。

［0046］第１の動作サイクルＸ１１： 選択線ＳＥＬ１及びＳＥＬ２は両方とも高レベルである。バイアス電流ＩＢはバイアス線ＩＢＩＡＳを流れ、ＶＤＡＴＡはバイアス電圧ＶＢになる。

［0047］その結果、ノードＢ１１の電圧は次式のようである。

ここで、ＶｎｏｄｅＢはノードＢ１１の電圧を表し、ＶＴは駆動トランジスタ２１４の閾値電圧を表し、βは、ＩＤＳ＝β（ＶＧＳ−ＶＴ）^２により与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは駆動トランジスタ２１４のドレイン・ソース電流を表す。

［0048］第２の動作サイクルＸ１２： ＳＥＬ２は低レベル、ＳＥＬ１は高レベルであるとき、ＶＤＡＴＡはプログラミング電圧ＶＰとなる。ＯＬＥＤ ２１０の容量２１１が大きいため、前のサイクルで発生したノードＢ１１の電圧はそのままである。

［0049］従って、駆動トランジスタ２１４のゲート・ソース電圧は次式のようになる。

ＶＧＳ＝ＶＰ＋ΔＶＢ＋ＶＴ （３）

［0050］ＶＢが（４）に基づいて適正に選ばれたとき、ΔＶＢはゼロである。駆動トランジスタ２１４のゲート・ソース電圧、即ち、ＶＰ＋ＶＴは、ストレージ・キャパシタ２１２に蓄積される。

［0051］第３の動作サイクルＸ１３： ＩＢＩＡＳは低レベルになり、ＳＥＬ１はゼロになる。ストレージ・キャパシタ２１２に蓄積された電圧は、駆動トランジスタ２１４のゲート端子に印加される。駆動トランジスタ２１４はオンである。駆動トランジスタ２１４のゲート・ソース電圧は、ストレージ・キャパシタ２１２に蓄積された電圧を上回るようになる。従って、ＯＬＥＤ ２１０を流れる電流は、駆動トランジスタの閾値電圧及びＯＬＥＤの特性のシフトとは無関係になる。

［0052］図８Ｃを参照すると、図８Ａのピクセル回路ＣＢＶＰ０２に適用される更なる例示的な動作プロセスが示されている。図８Ｃでは、「ＶｎｏｄｅＢ」は図８ＡのノードＢ１１の電圧を表し、「ＶｎｏｄｅＡ」は図８ＡのノードＡ１１の電圧を表し、「ＶＳＥＬ１」は図８ＡのＳＥＬ１に対応し、「ＶＳＥＬ２」は図８ＡのＳＥＬ２に対応する。プログラミング段階は２つの動作サイクルＸ２１、Ｘ２２を有し、駆動段階は１つの動作サイクルＸ２３を有する。第１の動作サイクルＸ２１は図８Ｂの第１の動作サイクルＸ１１と同じである。第３の動作サイクルＸ２３は図８Ｂの第３の動作サイクルＸ１３と同じである。図８Ｃでは、選択線ＳＥＬ１及びＳＥＬ２は同じタイミングを有する。従って、ＳＥＬ１とＳＥＬ２は共通の選択線に接続され得る。

［0053］第２の動作サイクルＸ２２： ＳＥＬ１及びＳＥＬ２は高レベルである。スイッチ・トランジスタ２１８はオンである。ＩＢＩＡＳを流れるバイアス電流ＩＢはゼロである。

［0054］駆動トランジスタ２１４のゲート・ソース電圧は、上述したように、ＶＧＳ＝ＶＰ＋ＶＴとなることができる。駆動トランジスタ２１４のゲート・ソース電圧、即ち、ＶＰ＋ＶＴは、ストレージ・キャパシタ２１２に蓄積される。

［0055］図９Ａのピクセル回路ＣＢＶＰ０３は、図８Ａのピクセル回路ＣＢＶＰ０２に対して相補的であり、ｐ型トランジスタを有する。ピクセル回路ＣＢＶＰ０３は、ＯＬＥＤ ２２０、ストレージ・キャパシタ２２２、駆動トランジスタ２２４、並びにスイッチ・トランジスタ２２６及び２２８を含む。トランジスタ２２４、２２６、及び２２８はｐ型トランジスタである。２つの選択線ＳＥＬ１及びＳＥＬ２、信号線ＶＤＡＴＡ、バイアス線ＩＢＩＡＳ、電圧供給線ＶＤＤ、及び共通接地はピクセル回路ＣＢＶＰ０３に結合される。

［0056］トランジスタ２２４及び２２６、並びにストレージ・キャパシタ２２２はＡ１２で接続される。ＯＬＥＤ ２２０のカソード電極、ストレージ・キャパシタ２２２、並びにトランジスタ２２４及び２２８は、Ｂ１２で接続される。ＯＬＥＤカソードはピクセル回路ＣＢＶＰ０３の他のエレメントに接続されるので、これにより任意のＯＬＥＤ製造との統合が確実になされる。

［0057］図９Ｂ〜図９Ｃを参照すると、図９Ａのピクセル回路ＣＢＶＰ０３に適用される例示的な動作プロセスが示されている。図９Ｂは図８Ｂに対応する。図９Ｃは図８Ｃに対応する。図９Ｂ〜図９ＣのＣＢＶＰ駆動方式は、図８Ｂ〜図８Ｃのものに似たＩＢＩＡＳ及びＶＤＡＴＡを使用する。

［0058］図１０Ａのピクセル回路ＣＢＶＰ０４は、ＯＬＥＤ ２３０、ストレージ・キャパシタ２３２及び２３３、駆動トランジスタ２３４、並びにスイッチ・トランジスタ２３６、２３８、及び２４０を含む。トランジスタ２３４、２３６、２３８、及び２４０はｎ型ＴＦＴトランジスタである。当業者であれば、ピクセル回路ＣＢＶＰ０４に対して相補的であり、ｐ型トランジスタを有する回路について理解するであろう。選択線ＳＥＬ、信号線ＶＤＡＴＡ、バイアス線ＩＢＩＡＳ、電圧線ＶＤＤ、及び共通接地は、ピクセル回路ＣＢＶＰ０４に結合される。ＯＬＥＤ ２３０、トランジスタ２３４、２３６及び、２４０は、ノードＡ２１で接続される。ストレージ・キャパシタ２３２、並びにトランジスタ２３４及び２３６はノードＢ２１で接続される。

［0059］駆動トランジスタ２３４の第１及び第２の端子のうちの一方は、Ａ２１でＯＬＥＤ ２３０のカソード電極に接続され、他方は接地電位に接続される。ストレージ・キャパシタ２３２及び２３３は直列であり、駆動トランジスタ２３４のゲートと接地との間、即ち、Ｂ２１と接地との間に接続される。スイッチ・トランジスタ２３６、２３８、及び２４０のゲート端子は選択線ＳＥＬに接続される。スイッチ・トランジスタ２３６の第１及び第２の端子のうちの一方は、Ａ２１でＯＬＥＤ ２３０及び駆動トランジスタ２３４に接続され、他方はＢ２１で駆動トランジスタ２３４のゲート端子に接続される。スイッチ・トランジスタ２３８の第１及び第２の端子のうちの一方は信号線ＶＤＡＴＡに接続され、他方はストレージ・キャパシタ２３２及び２３３を接続するＣ２１に接続される。スイッチ・トランジスタ２４０の第１及び第２の端子のうちの一方はバイアス線ＩＢＩＡＳに接続され、他方はＡ２１でＯＬＥＤ ２３０のカソード端子に接続される。ＯＬＥＤ ２３０のアノード電極はＶＤＤに接続される。

［0060］ピクセル回路ＣＢＶＰ０４の動作は、複数のプログラミング・サイクルを有するプログラミング段階と、１つの駆動サイクルを有する駆動段階とを含む。プログラミング段階中、第１のストレージ・キャパシタ２３２は、プログラミング電圧ＶＰに駆動トランジスタ２３４の閾値電圧を加えた値に荷電され、第２のストレージ・キャパシタ２３３はゼロに荷電される。

［0061］その結果、駆動トランジスタ２３４のゲート・ソース電圧は次式のようになる。

ＶＧＳ＝ＶＰ＋ＶＴ （５）

ここで、ＶＧＳは駆動トランジスタ２３４のゲート・ソース電圧を表し、ＶＴは駆動トランジスタ２３４の閾値電圧を表す。

［0062］図１０Ｂを参照すると、図１０Ａのピクセル回路ＣＢＶＰ０４に適用される１つの例示的な動作プロセスが示されている。プログラミング段階は２つの動作サイクルＸ３１、Ｘ３２を有し、駆動段階は１つの動作サイクルＸ３３を有する。

［0063］第１の動作サイクルＸ３１： 選択線ＳＥＬは高レベルである。バイアス電流ＩＢはバイアス線ＩＢＩＡＳを流れ、ＶＤＡＴＡはＶＢ−ＶＰになる。ここで、ＶＰはプログラミング電圧であり、ＶＢは次式により与えられる。

［0064］その結果、第１のキャパシタ２３２に蓄積される電圧は次式のようになる。

ＶＣ１＝ＶＰ＋ＶＴ （７）

ここで、ＶＣ１は第１のストレージ・キャパシタ２３２に蓄積される電圧を表し、ＶＴは駆動トランジスタ２３４の閾値電圧を表し、βはＩＤＳ＝β（ＶＧＳ−ＶＴ）^２により与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは駆動トランジスタ２３４のドレイン・ソース電流を表す。

［0065］第２の動作サイクルＸ３２： ＳＥＬは高レベル、ＶＤＡＴＡはゼロであるとき、ＩＢＩＡＳはゼロになる。ＯＬＥＤ ２３０の容量２３１及びバイアス線ＩＢＩＡＳの寄生容量が大きいので、前のサイクルで発生したノードＢ２１の電圧及びノードＡ２１の電圧は不変である。

［0066］従って、駆動トランジスタ２３４のゲート・ソース電圧は次式のように見出すことができる。

ＶＧＳ＝ＶＰ＋ＶＴ （８）

ここで、ＶＧＳは駆動トランジスタ２３４のゲート・ソース電圧を表す。駆動トランジスタ２３４のゲート・ソース電圧はストレージ・キャパシタ２３２に蓄積される。

［0067］第３の動作サイクルＸ３３： ＩＢＩＡＳはゼロになる。ＳＥＬはゼロになる。ノードＣ２１の電圧はゼロになる。ストレージ・キャパシタ２３２に蓄積された電圧は、駆動トランジスタ２３４のゲート端子に印加される。駆動トランジスタ２３４のゲート・ソース電圧は、ストレージ・キャパシタ２３２に蓄積された電圧を上回るようになる。駆動トランジスタ２３４の電流が主にそのゲート・ソース電圧により定められることを考慮すると、ＯＬＥＤ ２３０を流れる電流は、駆動トランジスタ２３４の閾値電圧及びＯＬＥＤの特性のシフトとは無関係になる。

［0068］図１１Ａのピクセル回路ＣＢＶＰ０５は、図１０Ａのピクセル回路ＣＢＶＰ０４に対して相補的であり、ｐ型トランジスタを有する。ピクセル回路ＣＢＶＰ０５は、ＯＬＥＤ ２５０、ストレージ・キャパシタ２５２及び２５３、駆動トランジスタ２５４、並びにスイッチ・トランジスタ２５６、２５８、及び２６０を含む。トランジスタ２５４、２５６、２５８、及び２６０はｐ型トランジスタである。２つの選択線ＳＥＬ１及びＳＥＬ２、信号線ＶＤＡＴＡ、バイアス線ＩＢＩＡＳ、電圧供給線ＶＤＤ、及び共通接地は、ピクセル回路ＣＢＶＰ０５に結合される。共通接地は図８Ａのものと同じであり得る。

［0069］ＯＬＥＤ ２５０のアノード電極、トランジスタ２５４、２５６、及び２６０は、ノードＡ２２で接続される。ストレージ・キャパシタ２５２、並びにトランジスタ２５４及び２５６は、ノードＢ２２で接続される。スイッチ・トランジスタ２５８、並びにストレージ・キャパシタ２５２及び２５３は、ノードＣ２２で接続される。

［0070］図１１Ｂを参照すると、図１１Ａのピクセル回路ＣＢＶＰ０５が適用される１つの例示的な動作プロセスが示されている。図１１Ｂは図１０Ｂに対応する。図１１Ｂに示されるように、図１１ＢのＣＢＶＰ駆動方式は、図１０Ｂのものに類似したＩＢＩＡＳ及びＶＤＡＴＡを使用する。

［0071］図１２ＡのＣＢＶＰピクセル回路を有する表示装置は、図１０Ａのピクセル回路ＣＢＶＰ０４に基づくものであり、ＯＬＥＤ ２７０、ストレージ・キャパシタ２７２及び２７４、並びにトランジスタ２７６、２７８、２８０、２８２、及び２８４を含む。トランジスタ２７６は駆動トランジスタである。トランジスタ２７８、２８０、及び２８４はスイッチ・トランジスタである。トランジスタ２７６及び２８０、並びにストレージ・キャパシタ２７２はノードＡ３１で接続される。トランジスタ２８２及び２８４、並びにストレージ・キャパシタ２７２及び２７４はＢ３１で接続される。トランジスタ２７８、２８０、及び２８２のゲート端子は、ｎ番目の行に対するアドレス線ＳＥＬ［ｎ］に結合され、スイッチ・トランジスタ２８４のゲート端子は、（ｎ＋１）番目の行に対するアドレス線ＳＥＬ［ｎ＋１］に結合される。トランジスタ２７６、２７８、２８０、２８２、及び２８４は、ｎ型ＴＦＴトランジスタである。当業者であれば、図１２Ａのピクセル回路に対して相補的であり、ｐ型トランジスタを有する回路について理解するであろう。当業者であれば、図１２Ａに適用される駆動技術は相補的なピクセル回路に適用可能であることを理解するであろう。図１２Ａでは、２つの行及び１つの列と関連したエレメントが示されている。図１２Ａの表示装置は、２つより多い行及び１つより多い列を含み得る。

［0072］図１２Ｂを参照すると、図１２Ａの表示装置に適用される１つの例示的な動作プロセスが示されている。図１２Ｂでは、「プログラミング・サイクル［ｎ］」は、表示装置の行［ｎ］に対するプログラミング・サイクルを表す。プログラミング時間は、２つの連続する行（ｎ及びｎ＋１）で共有される。ｎ番目の行のプログラミング・サイクル中、ＳＥＬ［ｎ］は高レベルであり、バイアス電流ＩＢはトランジスタ２７８及び２８０を流れている。ノードＡ３１の電圧は（ＩＢ／β）１／２＋ＶＴへと自己調節され、一方、ノードＢ３１の電圧はゼロであり、ここで、ＶＴは、駆動トランジスタ２７６の閾値電圧を表し、βは、ＩＤＳ＝β（ＶＧＳ−ＶＴ）^２により与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表し、ＩＤＳは駆動トランジスタ２７６のドレイン・ソース電流を表す。

［0073］（ｎ＋１）番目の行のプログラミング・サイクル中、ＶＤＡＴＡはＶＰ−ＶＢへと変化する。その結果、ノードＡ３１の電圧は、ＶＢ＝（ＩＢ／β）１／２である場合にはＶＰ＋ＶＴへと変化する。一定電流が全てのピクセルに用いられるので、ＩＢＩＡＳ線は一貫して適切な電圧を有し、結果として、線を事前に荷電する必要はなく、プログラミング時間がより短くなると共に電力消費がより低くなる。更に重要なことには、ｎ番目の行のプログラミング・サイクルの開始時に、ノードＢ３１の電圧はＶＰ−ＶＢからゼロへと変化する。従って、ノードＡ３１の電圧は（ＩＢ／β）１／２＋ＶＴへと変化し、これは、その最終値へと既に調節されているので、整定時間が速くなる。

［0074］図１３ＡのＣＢＶＰピクセル回路を有する表示装置は、図１１のピクセル回路ＣＢＶＰ０５に基づくものであり、ＯＬＥＤ ２９０、ストレージ・キャパシタ２９２及び２９４、並びにｐ型ＴＦＴトランジスタ２９６、２９８、３００、３０２、及び３０４を有する。トランジスタ２９６は駆動トランジスタである。トランジスタ２９８、３００、及び３０４はスイッチ・トランジスタである。トランジスタ２９６及び３００、並びにストレージ・キャパシタ２９２はノードＡ３２で接続される。トランジスタ３０２及び３０４、並びにストレージ・キャパシタ２９２及び２９４はＢ３２で接続される。トランジスタ２９６、２９８、及び２００、並びにＯＬＥＤ ２９０はＣ３２で接続される。トランジスタ２９８、３００、及び３０２のゲート端子は、ｎ番目の行に対するアドレス線ＳＥＬ［ｎ］に結合され、スイッチ・トランジスタ３０４のゲート端子は、（ｎ＋１）番目の行に対するアドレス線ＳＥＬ［ｎ＋１］に結合される。当業者であれば、図１３Ａのピクセル回路に対して相補的であり、ｎ型トランジスタを有する回路について理解するであろう。当業者であれば、図１３Ａに適用される駆動技術は相補的なピクセル回路に適用可能であることを理解するであろう。図１３Ａでは、２つの行及び１つの列と関連付けられたエレメントが示されている。図１３Ａの表示装置は、２つより多い行及び１つより多い列を含むこともできる。駆動トランジスタ２９６は、ＯＬＥＤ ２９０のアノード電極と電圧供給線ＶＤＤとの間に接続される。

［0075］図１３Ｂを参照すると、図１３Ａの表示装置に適用される１つの例示的な動作プロセスが示されている。図１３Ｂは図１２Ｂに対応する。図１３ＢのＣＢＶＰ駆動方式は、図１２Ｂのものに類似したＩＢＩＡＳ及びＶＤＡＴＡを使用する。

［0076］図１４Ａのピクセル回路ＣＢＶＰ０６は、ＯＬＥＤ ３２２、ストレージ・キャパシタ３２４、駆動トランジスタ３２６、並びにスイッチ・トランジスタ３２８及び３３０を含む。トランジスタ３２６、３２８、及び３３０はｐ型ＴＦＴトランジスタである。当業者であれば、図１４Ａのピクセル回路に対して相補的であり、ｎ型トランジスタを有する回路について理解するであろう。当業者であれば、図１４Ａに適用された駆動技術は相補的なピクセル回路に適用可能であることを理解するであろう。選択線ＳＥＬ、信号線Ｖｄａｔａ、バイアス線Ｉｂｉａｓ、及び電圧供給線Ｖｄｄは、ピクセル回路ＣＢＶＰ０６に接続される。バイアス線Ｉｂｉａｓは、寿命、電力、及びデバイスの性能及び均一性などのような表示装置の仕様に基づいて規定されるバイアス電流（Ｉｂｉａｓ）を供給する。

［0077］駆動トランジスタ３２６の第１及び第２の端子のうちの一方は電圧供給線Ｖｄｄに接続され、他方はノードＢ４０でＯＬＥＤ ３２２に接続される。キャパシタ３２４の一方の端子は信号線Ｖｄａｔａに接続され、他方の端子はノードＡ４０で駆動トランジスタ３２６のゲート端子に接続される。スイッチ・トランジスタ３２８及び３３０のゲート端子は選択線ＳＥＬに接続される。スイッチ・トランジスタ３２８はＡ４０とＢ４０の間に接続される。スイッチ・トランジスタ３３０はＢ４０とバイアス線Ｉｂｉａｓの間に接続される。ピクセル回路ＣＢＶＰ０６では、全ての空間的及び時間的な不均一性を補償するために、予め定められた固定電流（Ｉｂｉａｓ）がトランジスタ３３０を介して供給され、様々なグレー・スケールに対して必要な様々な電流レベルに電流を分割するために電圧プログラミングが使用される。

［0078］図１４Ｂを参照すると、図１４Ａのピクセル回路ＣＢＶＰ０６に適用される１つの例示的な動作プロセスが示されている。動作プロセスは、プログラミング段階Ｘ６１及び駆動段階Ｘ６２を含む。図１４ＢのＶｄａｔａ［ｊ］は図１４ＡのＶｄａｔａに対応する。図１４ＢのＶｐ［ｋ，ｊ］（ｋ＝１、２、・・・、ｎ）はＶｄａｔａ［ｊ］のｋ番目のプログラミング電圧を表す。ここで、「ｊ」は列番号である。図１４ＢのＳＥＬ［ｊ］（ｊ＝１、２、・・・）は、ｊ番目の列に対する選択線（図１４Ａの「ＳＥＬ」）を表す。

［0079］プログラミング・サイクルＸ６１中、ＳＥＬは低レベルなので、スイッチ・トランジスタ３２８及び３３０はオンである。バイアス電流Ｉｂｉａｓは、バイアス線Ｉｂｉａｓを通してピクセル回路ＣＢＶＰ０６へ印加され、駆動トランジスタ３２６のゲート端子は、全ての電流が駆動トランジスタ３２６のソース・ドレイン間を流れることができるように、自己調節される。このサイクルでは、Ｖｄａｔａは、ピクセルのグレー・スケールに関連するプログラミング電圧を有する。駆動サイクルＸ６２中、スイッチ・トランジスタ３２８及び３３０はオフであり、電流は駆動トランジスタ３２６及びＯＬＥＤ ３２２を流れる。

［0080］図１５Ａのピクセル回路ＣＢＶＰ０７は、ＯＬＥＤ ３４２、ストレージ・キャパシタ３４４、並びにトランジスタ３４６、３５８、３６０、３６２、３６４、及び３６６を含む。トランジスタ３４６、３５８、３６０、３６２、３６４、及び３６６は、ｐ型ＴＦＴトランジスタである。当業者であれば、図１５Ａのピクセル回路に対して相補的であり、ｎ型トランジスタを有する回路について理解するであろう。当業者であれば、図１５Ａに適用される駆動技術は相補的なピクセル回路に適用可能であることを理解するであろう。１つの選択線ＳＥＬ、信号線Ｖｄａｔａ、バイアス線Ｉｂｉａｓ、電圧供給線Ｖｄｄ、基準電圧線Ｖｒｅｆ、及び発光（emission）信号線ＥＭは、ピクセル回路ＣＢＶＰ０７に接続される。バイアス線Ｉｂｉａｓは、寿命、電力、及びデバイスの性能及び均一性などのような表示装置の仕様に基づいて定められるバイアス電流（Ｉｂｉａｓ）を供給する。基準電圧線Ｖｒｅｆは基準電圧（Ｖｒｅｆ）を供給する。基準電圧Ｖｒｅｆは、バイアス電流Ｉｂｉａｓと、グレー・スケール及び／又はコントラスト比を含み得る表示装置の仕様とに基づいて決定され得る。信号線ＥＭは、ピクセル回路ＣＢＶＰ０７をオンにする発光信号ＥＭを供給する。ピクセル回路ＣＢＶＰ０７は、発光信号ＥＭに基づいて発光モードへと移行する。選択線ＳＥＬは、トランジスタ３５８、３６０、及び３６２のゲート端子に接続される。選択線ＥＭは、トランジスタ３６４及び３６６のゲート端子に接続される。トランジスタ３４６は駆動トランジスタである。トランジスタ３５８、３６０、３６２、３６４、及び３６６は、スイッチング・トランジスタである。

［0081］トランジスタ３６２の第１及び第２の端子のうちの一方は基準電圧線Ｖｒｅｆに接続され、他方はノードＡ４１でトランジスタ３４６のゲート端子に接続される。トランジスタ３６４の第１及び第２の端子のうちの一方はＡ４１に接続され、他方はＢ４１でキャパシタ３４４に接続される。トランジスタ３５８の第１及び第２の端子のうちの一方はＶｄａｔａに接続され、他方はＢ４１に接続される。トランジスタ３６６の第１及び第２の端子のうちの一方はＶｄｄに接続され、他方はＣ４１でキャパシタ３４４及びトランジスタ３４６に接続される。トランジスタ３６０の第１及び第２の端子のうちの一方はＩｂｉａｓに接続され、他方はＣ４１でキャパシタ３４４及びトランジスタ３４６に接続される。トランジスタ３４６の第１及び第２の端子のうちの一方はＯＬＥＤ ３４２に接続され、他方はＣ４１でキャパシタ３４４並びにトランジスタ３６６及び３６０に接続される。

［0082］ピクセル回路ＣＢＶＰ０７では、予め定められた固定電流（Ｉｂｉａｓ）はトランジスタ３６０を通して供給され、一方、基準電圧Ｖｒｅｆはトランジスタ３６２を介してトランジスタ３４６のゲート端子に印加され、プログラミング電圧ＶＰはトランジスタ３５８を介してストレージ・キャパシタ３４４の他方の端子（即ち、ノードＢ４１）に印加される。ここで、トランジスタ３４６のソース電圧（即ち、ノードＣ４１の電圧）は、バイアス電流がトランジスタ３４６を流れることができ、結果として全ての空間的及び時間的な不均一性を補償することができるように、自己調節される。また、様々なグレー・スケールに必要な様々な電流レベルに電流を分割するために電圧プログラミングが使用される。

［0083］図１５Ｂを参照すると、図１５Ａのピクセル回路ＣＢＶＰ０７に適用される１つの例示的な動作プロセスが示されている。動作プロセスは、プログラミング段階Ｘ７１及び駆動段階Ｘ７２を含む。プログラミング・サイクルＸ７１中、ＳＥＬは低レベルなので、トランジスタ３５８、３６０、及び３６２はオンであり、固定されたバイアス電流がＩｂｉａｓ線に印加され、トランジスタ３４６のソースは、全ての電流がトランジスタ３４６のソース・ドレイン間を流れることができるように、自己調節される。このサイクルでは、Ｖｄａｔａはピクセルのグレー・スケールに関連するプログラミング電圧を有し、キャパシタ３４４は、プログラミング電圧と、不整合を補償するために電流により発生する電圧とを蓄積する。駆動サイクルＸ７２中、トランジスタ３５８、３６０、及び３６２はオフであり、一方、トランジスタ３６４及び３６６は発光信号ＥＭによりオンとなる。この駆動サイクルＸ７２中、トランジスタ３４６はＯＬＥＤ ３４２のための電流を供給する。

［0084］図１４Ｂでは、表示装置全体がプログラミングされて点灯される（発光モードへと移行する）。対照的に、図１５Ｂでは、発光線ＥＭを使用することによりプログラミング後に各行は点灯することができる。

［0085］図８〜図１５の上述の例では、各ピクセルのキャパシタは、ストレージ・キャパシタ及び図１の駆動キャパシタ１４として作用し得る。上述の例では、図１の容量性電流源１０はバイアス電流線へ一定電流を供給するために使用される。別の例では、容量性電流源１０は表示装置の動作中にバイアス電流を調節することができる。

［0086］図１６を参照すると、ＣＢＶＰ駆動方式を実施するためのアレイ構造を有する表示システムの更なる一例が示されている。図１６の表示システム３７０は、複数のピクセル３７４を有するピクセル・アレイ３７２、ゲート・ドライバ３７６、ソース・ドライバ３７８、及びコントローラ３８０を含む。コントローラ３８０は、表示アレイ３７２のプログラミング、校正、駆動、及び他の動作の制御およびスケジューリングのために提供され、これは、上述のようなＣＢＶＰ駆動方式及び容量性駆動を含む。コントローラ３８０はドライバ３７６及び３７８を制御する。ピクセル回路３７４は、電流バイアス電圧プログラム型ピクセル（例えば、図８〜図１５のもの）であり、ここで、ＳＥＬ［ｉ］（ｉ＝１、２、・・・）は選択（アドレス）線（例えば、ＳＥＬ）であり、Ｖｄａｔａ［ｊ］（ｊ＝１、２、・・・）は信号（データ）線（例えば、Ｖｄａｔａ、ＶＤＡＴＡ）であり、Ｉｂｉａｓ［ｊ］（ｊ＝１、２、・・・）はバイアス線（例えば、Ｉｂｉａｓ、ＩＢＩＡＳ）である。ゲート・ドライバ３７６は、アドレス（選択）線（例えば、ＳＥＬ［１］、ＳＥＬ［２］、・・・）に作用する。ソース・ドライバ３７８は、データ線（例えば、Ｖｄａｔａ［１］、Ｖｄａｔａ［２］、・・・）に作用する。図１５Ａのピクセル回路ＣＢＶＰ０７をピクセル回路３７４として使用するとき、ゲート・ドライバ３７６などのような表示装置の周辺のドライバが、各発光線ＥＭを制御する。

［0087］表示システム３７０は、基準電流Ｉｒｅｆを使用してバイアス線（例えば、Ｉｂｉａｓ［１］、Ｉｂｉａｓ［２］）に作用するための校正済み電流ミラー・ブロック３８２を含む。ブロック３８２は複数の校正済み電流ミラーを含み、それらのそれぞれが、対応するＩｂｉａｓに対するものである。基準電流Ｉｒｅｆは、スイッチを介して校正済み電流ミラー・ブロック３８２へ供給され得る。

［0088］図１６では、電流ミラーは基準電流源を用いて校正される。パネルのプログラミング・サイクル中（例えば、図１４ＢのＸ６１、図１５ＢのＸ７１）、校正済み電流ミラー（ブロック３８２）はバイアス線Ｉｂｉａｓへ電流を供給する。これらの電流ミラーはパネルの縁部に作ることができる。図１の容量性ドライバ１０が図１６の基準電流Ｉｒｅｆを発生させることもできる。

［0089］ピクセル・エレメント（１又は複数）の特性（１又は複数）のシフト（例えば、表示装置の長時間の動作による駆動トランジスタの閾値電圧シフトや、発光デバイスの劣化）は、ストレージ・キャパシタに蓄積された電圧により、その電圧を駆動トランジスタのゲートへ印加することにより、補償される。従って、ピクセル回路は、シフトの影響もなく、発光デバイスを通じて安定した電流を供給することができ、それにより表示装置の動作寿命が改善される。更に、回路が単純であるため、従来のピクセル回路よりも、高い製品歩留まり、低い製造コスト、及び高い解像度が確実に得られる。上述のピクセル回路の整定時間は従来のピクセル回路よりもはるかに短いので、高精細度テレビジョンなどの大面積の表示装置に適しているが、小さい表示面積のものを除外するものではない。

［0090］図１７〜図１９を参照すると、図２〜図５のピクセル・アレイを形成し得るＶＢＣＰピクセル回路の例が示されている。ＶＢＣＰピクセル、それらの表示システム、及び動作の例は、米国特許出願公開ＵＳ２００６／０１２５４０８及びＰＣＴ国際出願公開ＷＯ２００９／１２７０６５に開示されており、それらを参照により本明細書に組み込むものとする。

［0091］ＶＢＣＰ駆動方式では、ピクセル電流は、ミラー・トランジスタのサイズを変更することなくスケールダウンされる。ＶＢＣＰ駆動方式は、電流を使用して様々なグレー・スケールを提供し（電流プログラミング）、バイアスを使用して、プログラミングを加速させると共に、閾値電圧シフトなどのようなピクセルの時間依存性パラメータを補償する。駆動トランジスタの端子のうちの一方は仮想接地ＶＧＮＤに接続される。仮想接地の電圧を変えることにより、ピクセル電流が変化する。バイアス電流ＩＢはドライバ側でプログラミング電流ＩＰに加えられ、次に、バイアス電流は、仮想接地の電圧を変えることにより、ピクセル回路内のプログラミング電流から除去される。ＶＢＣＰピクセル回路を有する表示アレイを駆動するドライバは、ピクセル輝度データを電流に変換する。

［0092］容量性駆動技術は、より大型で高解像度の表示装置に適した整定時間を更に改善するために、ＶＢＣＰ表示装置に適用可能である。図１７〜図１９では、例えばバイアス電流ＩＢを供給するために図１の容量性ドライバ１０が使用される場合に、データ線ＩＤＡＴＡは、プログラミング電流ＩＰ及びバイアス電流ＩＢを対応するピクセルへ供給する。

［0093］図１７Ａのピクセル回路ＶＢＣＰ０１は、ＯＬＥＤ ４１０、ストレージ・キャパシタ４１１、スイッチ・ネットワーク４１２、並びにミラー・トランジスタ４１４及び４１６を含む。ミラー・トランジスタ４１４及び４１６は電流ミラーを形成し、トランジスタ４１４はプログラミング・トランジスタであり、トランジスタ４１６は駆動トランジスタである。スイッチ・ネットワーク４１２はスイッチ・トランジスタ４１８及び４２０を含む。トランジスタ４１４、４１６、４１８、及び４２０はｎ型ＴＦＴトランジスタである。当業者であれば、ピクセル回路ＶＢＣＰ０１に対して相補的であり、ｐ型トランジスタを有する回路について理解するであろう。選択線ＳＥＬ、信号線ＩＤＡＴＡ、仮想接地線ＶＧＮＤ、電圧供給線ＶＤＤ、及び共通接地は、ピクセル回路ＶＢＣＰ０１に接続される。

［0094］トランジスタ４１６の第１及び第２の端子のうちの一方はＯＬＥＤ ４１０のカソード電極に接続され、他方はＶＧＮＤに接続される。トランジスタ４１４のゲート端子、トランジスタ４１６のゲート端子、及びストレージ・キャパシタ４１１はノードＡ５１で接続される。スイッチ・トランジスタ４１８及び４２０のゲート端子はＳＥＬに接続される。スイッチ・トランジスタ４１８の第１及び第２の端子のうちの一方はＡ５１でトランジスタ４１６のゲート端子に接続され、他方はトランジスタ４１４に接続される。スイッチ・トランジスタ４２０の第１及び第２の端子のうちの一方はＩＤＡＴＡに接続され、他方はトランジスタ４１４に接続される。

［0095］図１７Ｂを参照すると、図１７Ａのピクセル回路ＶＢＣＰ０１に関する例示的な動作が示されている。図１７Ａ及び１７Ｂを参照して、ピクセル回路ＶＢＣＰ０１に適用される電流スケーリング技術について詳細に説明する。ピクセル回路ＶＢＣＰ０１の動作は、プログラミング・サイクルＸ８１及び駆動サイクルＸ８２を有する。

［0096］プログラミング・サイクルＸ８１： ＳＥＬは高レベルである。従って、スイッチ・トランジスタ４１８及び４２０はオンである。ＶＧＮＤはバイアス電圧ＶＢになる。電流（ＩＢ＋ＩＰ）がＩＤＡＴＡを介して供給され、ここで、ＩＰはプログラミング電流を表し、ＩＢはバイアス電流を表す。（ＩＢ＋ＩＰ）に等しい電流がスイッチ・トランジスタ４１８及び４２０を流れる。

［0097］駆動トランジスタ４１６のゲート・ソース電圧は次式のように自己調節される。

ここで、ＶＴは駆動トランジスタ４１６の閾値電圧を表し、βはＩＤＳ＝β（ＶＧＳ−ＶＴ）^２により与えられるＴＦＴの電流−電圧（Ｉ−Ｖ）特性の係数を表す。ＩＤＳは駆動トランジスタ４１６のドレイン・ソース電流を表す。

［0098］ストレージ・キャパシタ４１１に蓄積される電圧は次式のようである。

ここで、ＶＣＳはストレージ・キャパシタ４１１に蓄積される電圧を表す。

［0099］駆動トランジスタ４１６の一方の端子はＶＧＮＤに接続されるので、プログラミング時間中にＯＬＥＤ ４１０に流れる電流は次式の通りである。

ここで、ＩｐｉｘｅｌはＯＬＥＤ ４１０に流れるピクセル電流を表す。

［00100］ＩＢ＞＞ＩＰの場合、ピクセル電流Ｉｐｉｘｅｌは次式のように記述することができる。

［00101］ＶＢは次式のように適切に選択される。

［00102］ピクセル電流Ｉｐｉｘｅｌはプログラミング電流ＩＰと等しくなる。従って、プログラミング・サイクル中の不要な発光が避けられる。サイズ変更は不要なので、電流ミラー・ピクセル回路の２つのミラー・トランジスタ間のより良好な整合を達成することができる。

［00103］図１８Ａのピクセル回路ＶＢＣＰ０２は、図１７Ａのピクセル回路ＶＢＣＰ０１に対して相補的であり、ｐ型トランジスタを有する。ピクセル回路ＶＢＣＰ０２は、図１８Ｂに示されるようなＶＢＣＰ駆動方式を用いる。ピクセル回路ＶＢＣＰ０２は、ＯＬＥＤ ４３０、ストレージ・キャパシタ４３１、スイッチ・ネットワーク４３２、並びにミラー・トランジスタ４３４及び４３６を含む。ミラー・トランジスタ４３４及び４３６は電流ミラーを形成し、トランジスタ４３４はプログラミング・トランジスタであり、トランジスタ４３６は駆動トランジスタである。スイッチ・ネットワーク４３２はスイッチ・トランジスタ４３８及び４４０を含む。トランジスタ４３４、４３６、４３８、及び４４０はｐ型ＴＦＴトランジスタである。選択線ＳＥＬ、信号線ＩＤＡＴＡ、仮想接地線ＶＧＮＤ、及び電圧供給線ＶＳＳが、ピクセル回路ＶＢＣＰ０２に提供される。

［00104］トランジスタ４３６の第１及び第２の端子のうちの一方はＶＧＮＤに接続され、他方はＯＬＥＤ ４３０のカソード電極に接続される。トランジスタ４３４のゲート端子、トランジスタ４３６のゲート端子、ストレージ・キャパシタ４３１、及びスイッチ・ネットワーク４３２は、ノードＡ５２で接続される。

［00105］図１８Ｂを参照すると、図１８Ａのピクセル回路ＶＢＣＰ０２に関する例示的な動作が示されている。図１８Ｂは図１７Ｂに対応する。図１８ＢのＶＢＣＰ駆動方式は、図１７Ｂのものに似たＩＤＡＴＡ及びＶＧＮＤを使用する。

［00106］図１７Ａ及び図１８Ａのピクセル回路ＶＢＣＰ０１及びＶＢＣＰ０２に適用されるＶＢＣＰ技術は、電流ミラー・タイプのピクセル回路以外の電流プログラム型ピクセル回路に適用可能である。

［00107］図１９を参照すると、複数のＶＢＣＰピクセル回路を有する表示システムが示されている。図１９の表示アレイ４６０は図１７Ａのピクセル回路ＶＢＣＰ０１を含む。表示アレイ４６０は、記載されたＶＢＣＰ駆動方式を適用可能な他の任意のピクセル回路を含んでもよい。図１９では、４つのＶＢＣＰピクセル回路が示されているが、表示アレイ４６０は、４つより多い、又は４つ未満のＶＢＣＰピクセル回路を有してもよい。図１９に示される「ＳＥＬ１」及び「ＳＥＬ２」は図１７ＡのＳＥＬに対応する。図１９に示される「ＶＧＮＤ１」及び「ＶＧＮＤ２」は図１７ＡのＶＧＮＤに対応する。図１９に示される「ＩＤＡＴＡ１」及び「ＩＤＡＴＡ２」は図１７ＡのＩＤＡＴＡに対応する。

［00108］ＩＤＡＴＡ１（又はＩＤＡＴＡ２）は共通の列ピクセル間で共有され、ＳＥＬ１（又はＳＥＬ２）及びＶＧＮＤ１（又はＶＧＮＤ２）はアレイ構造内の共通の行ピクセル間で共有される。ＳＥＬ１、ＳＥＬ２、ＶＧＮＤ１、及びＶＧＮＤ２はアドレス・ドライバ４６２を介して駆動される。ＩＤＡＴＡ１及びＩＤＡＴＡ２はソース・ドライバ４６４を介して駆動される。コントローラ及びスケジューラ４６６は、プログラミング、校正、駆動、及び表示アレイを動作させる他の動作の制御およびスケジューリングのために提供され、それは、上述のような、ＶＢＣＰ駆動方式および容量性駆動の制御及びスケジューリングを含む。

［00109］高解像度で安定した低電力の発光型表示装置を開発するための更なる技術について詳細に説明する。図２０Ａ〜図２０Ｂ及び図２１Ａ〜図２１Ｂの以下の例では、ピクセルの駆動サイクルにおいて図１の容量性電流源１０が使用される。

［00110］図２０Ａを参照すると、フレーム時間にわたって一定電流を供給することができるピクセル回路の一例が示されている。図２０Ａのピクセル回路５００は、単一のスイッチ・トランジスタ（Ｔ１）５０２、ストレージ・キャパシタ５０４、及びＯＬＥＤ ５０６を含む。キャパシタ５０４は電源Ｖｄｄ５０８に結合される。ＯＬＥＤ ５０６は別の電源Ｖｓｓ５１０に結合される。スイッチ・トランジスタ５０２のゲート端子はアドレス線ＳＥＬに結合される。スイッチ・トランジスタ５０２の第１及び第２の端子のうちの一方はデータ線Ｖｄａｔａに結合され、他方の端子はノードＡ６０でキャパシタ５０４及びＯＬＥＤ ５０６に結合される。

［00111］図２０Ｂを参照すると、フレーム時間にわたって一定電流を供給することができるピクセル回路の別の例が示されている。図２０Ｂのピクセル回路５２０は、スイッチ・トランジスタ（Ｔ１）５２２、ストレージ・キャパシタ５２４、及びＯＬＥＤ ５２６を含む。キャパシタ５２４は電源Ｖｄｄ５２８に結合される。ＯＬＥＤ ５２６は別の電源Ｖｓｓ５３０に結合される。スイッチ・トランジスタ５２２のゲート端子はアドレス線ＳＥＬに結合される。スイッチ・トランジスタ５２２の第１及び第２の端子のうちの一方はデータ線Ｖｄａｔａに結合され、他方の端子はノードＡ６１でキャパシタ５２４及びＯＬＥＤ ５２６に結合される。

［00112］図２１Ａを参照すると、図２０Ａ〜図２０Ｂのピクセル回路に適用される波形の一例が示されている。図２１ＡのＳＥＬ［ｉ］（ｉ＝０、・・・、ｎ）は、ｉ番目の行のアドレス線を表すものであり、図２０Ａ〜図２０ＢのＳＥＬに対応する。図２１ＡのＶｄａｔａ［ｊ］（ｊ＝０、・・・、ｍ）は、ｊ番目の列のデータ線を表すものであり、図２０Ａ〜図２０ＢのＶｄａｔａに対応する。図２１ＡのＶｄｄは図２０Ａ〜図２０ＢのＶｄｄに対応し、図２１ＡのＶｓｓは図２０Ａ〜図２０ＢのＶｓｓｓに対応する。図２１Ａのフレーム時間は、プログラミング・サイクル５４０と駆動サイクル５４２とに分割される。プログラミング・サイクル５４０中、行はアドレス線ＳＥＬ［ｉ］により連続的に選択され、選択された行のピクセルはプログラミング・データＶｄａｔａ［０］〜Ｖｄａｔａ［ｍ］を用いてプログラムされる。プログラミング・サイクル５４０中、キャパシタとＯＬＥＤとの間の接続ノード、例えば、Ａ６０、Ａ６１は、Ｖｄａｔａを通じてプログラミング電圧（Ｖｐ）へと荷電され、これは図１のＩｏｕｔとして作用する。

［00113］駆動サイクル５４２中、電源Ｖｄｄは、例えば、図１のランプ電圧発生器１２からランプ電圧をＶｄｄに印加することにより、増加する。一定電流がキャパシタ（５０４、５２４）を介して流れる。その結果、接続ノード、例えば、Ａ６０、Ａ６１は、荷電し始め、ＯＬＥＤがオンになるまで荷電する。次に、ＣｓＶＲ／τに等しい電圧がＯＬＥＤを流れる。ここで、「ＶＲ」はランプ電圧であり、「τ」はランプ時間であり、「Ｃｓ」はキャパシタ（５０４、５２４）の容量を表す。

［00114］図２１Ｂを参照すると、図２０Ａ〜図２０Ｂのピクセル回路に適用される波形の別の例が示されている。図２１ＢのＳＥＬ［ｉ］（ｉ＝０、・・・、ｎ）は、ｉ番目の行のアドレス線を表すものであり、図２０Ａ〜図２０ＢのＳＥＬに対応する。図２１ＢのＶｄａｔａ［ｊ］（ｊ＝０、・・・、ｍ）は、ｊ番目の列のデータ線を表すものであり、図２０Ａ〜図２０ＢのＶｄａｔａに対応する。図２１ＢのＶｄｄは図２０Ａ〜図２０ＢのＶｄｄに対応し、図２１ＢのＶｓｓは図２０Ａ〜図２０ＢのＶｓｓに対応する。図２１Ｂのフレーム時間は、プログラミング・サイクル５５０と駆動サイクル５５２とに分割される。プログラミング・サイクル５５０中、行はアドレス線ＳＥＬ［ｉ］により連続的に選択され、選択された行のピクセルはプログラミング・データＶｄａｔａ［０］〜Ｖｄａｔａ［ｍ］を用いてプログラムされる。プログラミング・サイクル５５０中、キャパシタとＯＬＥＤとの間の接続ノード、例えば、Ａ６０、Ａ６１は、Ｖｄａｔａを通じてプログラミング電圧（Ｖｐ）へと荷電され、これは図１のＩｏｕｔとして作用する。

［00115］駆動サイクル５５２中、電源Ｖｓｓは、例えば、図１のランプ電圧発生器１２からランプ電圧をＶｓｓに印加することにより、減少する。一定電流がキャパシタ（５２４、５０２）を通して流れる。その結果、接続ノード、例えば、Ａ６１、Ａ６０は放電し始め、ＯＬＥＤがオンになるまで放電する。次に、ＣｓＶＲ／τに等しい電圧がＯＬＥＤを通して流れる。

［00116］図２０Ａ、図２０Ｂ、図２１Ａ、及び図２１Ｂに示されるように、この技術は、ＡＭＬＣＤ表示装置に使用される駆動サイクルや駆動回路以上の駆動サイクルや駆動回路を必要としないので、結果として、表示装置のより短い駆動時間、より少ない電力消費、高い開口率及び安定性が得られ、従って、携帯電話やＰＤＡを含む携帯デバイスに対する適用のコストが少なくなる。

［00117］図２２を参照すると、様々なプログラミング電圧に対する１つのサブフレームでの図２０Ａ〜図２０Ｂのピクセル回路に関するシミュレーション結果（ＯＬＥＤ電流）を示すグラフが示されている。図２２では、「Ｖｐ」はプログラミング電圧を表す。図２２に示されるように、ピクセル電流は、プログラミング電圧（Ｖｐ）が変化するにつれて時間により変調される。

［00118］図２３を参照すると、図２０Ａ〜図２０Ｂのピクセル回路に関するシミュレーション結果（平均ＯＬＥＤ電流）を示すグラフが示されている。図２３のグラフは、ピクセルのＩ−Ｖ特性を示す。図２３に示されるように、ピクセル電流は明らかにプログラミング電圧（Ｖｐ）により制御される。

［00119］図２４を参照すると、５．５８ｃｍ（２．２インチ）のクォーター・ビデオ・グラフィックス・アレイ（ＱＶＧＡ、Quarter Video Graphics Array）パネルの電力消費とＯＬＥＤに使用される電力消費とを示すグラフが示されている。図２４に示されるように、パネル全体の電力消費はＯＬＥＤの電力消費に非常に近い。特に、容量性電圧全体がＯＬＥＤ（図２０Ａ〜図２０Ｂの５０６、５３６）へ行くので、電力消費は高電流レベルでＯＬＥＤの電力消費に近付く。ここで、断熱的な電荷共有を使用して、例えば、２つの隣接した行の間で電荷を共有することにより、ドライバ側の電力消費を改善することもできる。

［00120］図２５を参照すると、ボトム・エミッション型表示装置を駆動するための大型キャパシタの実装の一例が示されている。図２５に示されるキャパシタ６００はインター・デジタル型（inter-digitated）キャパシタであり、図１の駆動キャパシタ１０及び／又はピクセル回路のストレージ・キャパシタとして使用可能である。図２０Ａ〜図２０Ｂのキャパシタ５０４及び５２４は、インター・デジタル型キャパシタ６００であり得る。インター・デジタル型キャパシタ６００は、金属Ｉ層６０２及び金属ＩＩ層６０４を含む。ＯＬＥＤ装置６１０は、インター・デジタル型キャパシタ６００上に形成され、少なくとも透明な下部電極６１２とＯＬＥＤ層６１４とを有する。ＯＬＥＤ層６１４は下部電極６１２上に位置する。金属Ｉ層６０２は、相互接続線６１６を介してＯＬＥＤの下部電極６１２に結合される。金属Ｉ層６０２及び金属ＩＩ層６０４は、ＯＬＥＤ６１４からの光を妨げることなく下部電極６１２の下方に位置する。図２５では、ＯＬＥＤ層６１４は下部電極６１２の一側に配され、金属層６０２及び６０４は下部電極６１２の他側の下に配される。これにより、開口率を犠牲にすることなく大型キャパシタが得られる。

［00121］図２６を参照すると、１８０ｐｐｉの表示解像度に対して２５％を超える開口率をもつボトム・エミッション型ピクセルのレイアウトの一例が示されている。図２６では、図２０Ａに示されるピクセル回路に対する大容量を作り出すために複数の層が使用されている。ここで、キャパシタは、金属ＩＩ ６３４と、それを挟むＩＴＯ ６３８及び金属Ｉ ６４０との３つの層から作られる。金属層６３４及び６４０は図２０Ａのキャパシタ５０４を形成する。金属Ｉ層６４０は図２５の６０２に対応し、金属ＩＩ層６３４は図２５の６０４に対応する。データ線６３２は、電圧を用いてピクセルをプログラミングするために使用される。ＯＬＥＤバンク６３６は、ＯＬＥＤがパターニングされたＯＬＥＤ電極に接触できるようにするための開口部である。選択線６４２は、プログラミングのためにピクセルへアクセスできるように選択トランジスタをオンにするために使用される。

［00122］図２７を参照すると、トップ・エミッション型表示装置を駆動するための大型キャパシタの実装の一例が示されている。図２７に示されるキャパシタ６５０はインター・デジタル型キャパシタであり、図１の駆動キャパシタ１０及び／又はピクセル回路のストレージ・キャパシタとして使用可能である。図２０Ａ〜図２０Ｂのキャパシタ５０４及び５２４は、インター・デジタル型キャパシタ６５０であり得る。インター・デジタル型キャパシタ６５０は、金属Ｉ層６５２及び金属ＩＩ層６５４を含む。ＯＬＥＤ装置６６０は、インター・デジタル型キャパシタ６５０上に形成され、少なくとも下部電極６６２及びＯＬＥＤ層６６４を有する。ＯＬＥＤ層６６４は下部電極６６２上に位置する。金属Ｉ電極層６５２は、相互接続線５６６を介してＯＬＥＤの下部電極６６２に結合される。これにより、表示解像度を犠牲にすることなく大型キャパシタが得られる。

［00123］容量性駆動に基づくデジタル・アナログ変換器（ＤＡＣ）について詳細に説明する。図２８〜図２９を参照すると、容量性駆動に基づくＤＡＣ及びその動作の一例が示されている。図２８のＤＡＣ ７００は、変換器ブロック７０２及びコピア（copier）・ブロック７０４を含む。変換器ブロック７０２は、複数のトランジスタ及び複数のキャパシタを含む。図２８では、スイッチ・トランジスタ７１０、７１２、７１４、及び７１６、並びにキャパシタ７２０、７２２、７２４、及び７２６は、変換器ブロック７０２の構成要素の一例として示されている。トランジスタ及びキャパシタは、Ｖｒａｍｐノード７３０とノード７３２との間に直列に結合される。キャパシタ７２０、７２２、７２４、及び７２６は異なるサイズにされる。Ｖｒａｍｐノード７３０は、ランプ電圧発生器、例えば、図１の１２に結合され得る。変換器ブロック７０２は電流を発生させる。

［00124］コピア・ブロック７０４は、ノード７３２で変換器ブロック７０２に結合され、トランジスタ７４０、７４２、及び７４４、並びにキャパシタ７４６を含む。トランジスタ７４０は、変換器ブロック７０２により発生した電流を複製（コピー）する。トランジスタ７４２は、Ｉｏｕｔ ７５０を介して、ピクセル回路を含む外部回路へ電流を印加する。

［00125］変換器ブロック７０２で電流を発生させている間、トランジスタ７１０、７１２、７１４、及び７１６は、対応するビット値ｂ３〜ｂ０（ｂ＜３：０＞）に基づいて、オン又はオフの何れかである。その結果、ランプ電圧Ｖｒａｍｐが、ＯＮスイッチ（トランジスタ）に接続されたキャパシタへ印加される。キャパシタは異なるサイズにされるので、それぞれ、デジタル測定基準で、対応するビットの値を表す電流を発生させる。例えば、ｂ＜３：０＞が「１０１０」の場合、２つのキャパシタ（例えば、図２８の７２０及び７２４）がランプ電圧（７３０）に接続される。その結果、８Ｃ×Ｓ＋２Ｃ×Ｓに等しい電流が発生する。ここで、Ｃは単位キャパシタであり、Ｓはランプの傾斜である。キャパシタはランプを電流に変換する。合計の電流はトランジスタ７４０へ進み、トランジスタ７４０は、トランジスタ７４４がオンのときにこの電流をコピーする。

［00126］図２８の例では、変換器ブロック７０２により発生した電流はコピア・ブロック７０４を介して供給される。しかしながら、別の例では、変換器ブロック７０２は、ピクセル回路を含む外部回路に直接に接続され得る。

［00127］図３０〜図３１を参照すると、容量性駆動に基づくＤＡＣ及びその動作の別の例が示されている。図３０のＤＡＣ ８００は、変換器ブロック８０２及びコピア・ブロック８０４を含む。変換器ブロック８０２は、スイッチ・トランジスタにそれぞれ結合する複数のキャパシタを含む。図３０では、キャパシタ８２０、８２２、８２４、及び８２６が変換器ブロック８０２の構成要素の一例として示され、スイッチ・トランジスタ８１０、８１２、８１４、及び８１６はそれぞれ、キャパシタ８２０、８２２、８２４、及び８２６に結合される。トランジスタ８１０、８１２、８１４、及び８１６は、それぞれ、Ｖｒａｍｐノード８３０、８３２、８３４、及び８３６に結合され、Ｖｒａｍｐ１、Ｖｒａｍｐ２、Ｖｒａｍｐ３、及びＶｒａｍｐ４を受け取る。キャパシタ８２０、８２２、８２４、及び８２６は同じサイズを有し得る。Ｖｒａｍｐノード８３０、８３２、８３４、及び８３６のそれぞれは、ランプ電圧発生器、例えば、図１の１２に結合され得る。Ｖｒａｍｐノード８３０、８３２、８３４、及び８３６のランプ電圧Ｖｒａｍｐ１、Ｖｒａｍｐ２、Ｖｒａｍｐ３、Ｖｒａｍｐ４は互いに異なる。変換器ブロック８０２は電流を発生させる。

［00128］コピア・ブロック８０４はノード８３８で変換器ブロック８０２に結合され、トランジスタ８４０、８４２、及び８４４、並びにキャパシタ８４６を含む。トランジスタ８４０は、変換器ブロック８０２により発生した電流をコピーする。トランジスタ８４２は、Ｉｏｕｔ ８５０を介して、ピクセル回路を含む外部回路へ電流を印加する。コピア・ブロック８０４は図２８のコピア・ブロック７０４に対応する。

［00129］図３０の例では、キャパシタをサイズ決めを行う代わりに、各キャパシタへ適用されるランプの傾斜が変えられる。回路の基本動作は図２８のものと同じであるが、電流レベルは様々なランプの傾斜により定められる。例えば、ｂ＜３：０＞が「１０１０」の場合、２つのキャパシタ（例えば、図３０の８２０及び８２４）がランプ（例えば、図３０の８３０及び８３４）に接続される。その結果、Ｃ×８Ｓ＋Ｃ×２Ｓに等しい電流が発生する。ここで、Ｃはキャパシタであり、Ｓはランプの単位傾斜である。

［00130］本発明の上述の実施形態は、薄膜シリコン（例えば、ａ−Ｓｉ、ｎｃ−Ｓｉ、μｃ−Ｓｉ、ポリＳｉ）及びそれに関連するＳｉ集積回路ＣＭＯＳ技術、真空蒸着し溶液処理した有機体及びポリマー、並びに関連の無機／有機ナノコンポジット、並びに半導体酸化物（例えば、酸化インジウム、酸化亜鉛）を含む、様々な材料系のバックプレーン技術と関連した電力消費を低減することができる。更に、本発明の上述の実施形態により、低コストの駆動方式を使用して、より長寿命の要件に対して適用することが可能になる。また、本発明は、温度変化及び機械的応力の影響を受けにくい。

Claims (34)

1. 表示システムを駆動するドライバであって、
   電流を表示システムへ供給する双方向電流源であって、時変電圧に結合して前記時変電圧を前記電流に変換する変換器を含む、双方向電流源と、
   前記時変電圧の生成を制御するコントローラと
   を備えるドライバ。
2. 請求項１に記載のドライバであって、前記変換器がキャパシタを含む、ドライバ。
3. 請求項２に記載のドライバであって、前記表示システムが、列及び行に配列された複数のピクセル回路を含み、前記キャパシタがそれぞれの列に割り付けられ、前記列のピクセル回路が動作させられる、ドライバ。
4. 請求項３に記載のドライバであって、前記時変電圧が１列よりも多い列で共有される、ドライバ。
5. 請求項２に記載のドライバであって、前記キャパシタが、前記表示システムのピクセル回路のストレージ・キャパシタであり、前記時変電圧と関連する前記電流源として作用する、ドライバ。
6. 請求項５に記載のドライバであって、前記ピクセル回路のプログラミング・サイクル中又は駆動サイクル中に、前記時変電圧が前記ストレージ・キャパシタへ供給される、ドライバ。
7. 請求項１に記載のドライバであって、前記電流源が前記表示システムの電流プログラム型ピクセル回路に結合される、ドライバ。
8. 請求項１に記載のドライバであって、前記電流源からの前記電流がバイアス電流として前記表示システムのピクセル回路へ供給される、ドライバ。
9. 請求項１に記載のドライバであって、前記前記変換器が、出力ノードに結合して前記電流を供給する複数のキャパシタを備え、前記キャパシタのそれぞれが、異なるサイズを有し、制御信号に基づいて前記時変電圧を受け取る、ドライバ。
10. 請求項９に記載のドライバであって、前記変換器により生成した前記電流をコピーするため、およびコピーされた前記電流を前記表示システムへ供給するためのコピア・ブロックを備える、ドライバ。
11. 請求項１に記載のドライバであって、前記変換器が複数の時変電圧に結合され、
    前記変換器が、出力ノードに結合して一定電流を供給する複数のキャパシタを備え、前記キャパシタのそれぞれが、制御信号に基づいて対応する時変電圧を受け取る、
    ドライバ。
12. 請求項１１に記載のドライバであって、前記変換器により生成した前記電流をコピーするため、およびコピーされた前記電流を前記表示システムへ供給するためのコピア・ブロックを備える、ドライバ。
13. 請求項１に記載のドライバであって、前記変換器が、複数の層を有するインター・デジタル型キャパシタを含む、ドライバ。
14. 請求項１３に記載のドライバであって、前記ピクセルが電極及びＯＬＥＤ層を有する有機発光ダイオード（ＯＬＥＤ）デバイスを含み、前記インター・デジタル型キャパシタの前記層の１つが前記電極と相互接続される、ドライバ。
15. 請求項１４に記載のドライバであって、前記電極が透明電極であり、前記キャパシタの前記複数の層が、前記透明電極上の前記ＯＬＥＤ層からの光を覆うことなく、前記透明電極の下に設置される、ドライバ。
16. 請求項１４に記載のドライバであって、前記表示システムが、前記キャパシタの前記複数の層上に配される前記電極および前記ＯＬＥＤ層を有するトップ・エミッション型表示装置を含む、ドライバ。
17. ピクセル回路であって、
    ピクセル電流を発光デバイスへ供給するトランジスタと、
    前記トランジスタに電気的に結合するものであり、予め定められたタイミングで時変電圧に結合し、前記時変電圧に基づいて電流を供給するストレージ・キャパシタと
    を備えるピクセル回路。
18. 請求項１７に記載のピクセル回路であって、前記ストレージ・キャパシタが、プログラミング・データを供給するデータ線に結合され、プログラミング・サイクルの一部において前記データ線を介して前記時変電圧を受け取る、ピクセル回路。
19. 請求項１８に記載のピクセル回路であって、前記トランジスタがゲートと第１の端子と第２の端子とを有する駆動トランジスタであり、前記キャパシタが前記データ線と前記駆動トランジスタの前記ゲートとの間に結合する、ピクセル回路。
20. 請求項１９に記載のピクセルであって、前記駆動トランジスタの前記ゲートと前記駆動トランジスタの前記第１の端子及び前記第２の端子のうちの一方とを結合するスイッチ・トランジスタを備え、プログラミング・サイクル中、前記時変電圧が前記プログラミング電圧に達するまで、前記スイッチ・トランジスタはオンである、ピクセル。
21. 請求項１７に記載のピクセル回路であって、前記ストレージ・キャパシタが、電力供給線と前記発光デバイスとの間に結合され、駆動サイクル中に前記電力供給線を介して前記時変電圧を受け取る、ピクセル回路。
22. 請求項２１に記載のピクセル回路であって、前記トランジスタが、プログラミング・データを供給するデータ線と前記ストレージ・キャパシタとの間に結合するスイッチ・トランジスタである、ピクセル回路。
23. 請求項１７に記載のピクセルであって、前記キャパシタは複数の層を有するインター・デジタル型キャパシタである、ピクセル。
24. 請求項２３に記載のピクセル回路であって、前記発光デバイスは、電極及びＯＬＥＤ層を有する有機発光ダイオード（ＯＬＥＤ）デバイスであり、前記インター・デジタル型キャパシタの前記層の１つが前記電極に相互接続される、ピクセル回路。
25. 請求項２４に記載のピクセル回路であって、前記電極が透明電極であり、前記キャパシタの前記複数の層が、前記透明電極上の前記ＯＬＥＤ層からの光を覆うことなく前記透明電極の下に配される、ピクセル回路。
26. 請求項２４に記載のピクセル回路であって、ピクセル回路は、前記キャパシタの前記複数の層上に配列された前記電極および前記ＯＬＥＤ層を有するトップ・エミッション型ピクセル回路である、ピクセル回路。
27. ピクセル回路を動作させる方法であって、
    プログラミング動作の第１のサイクルにおいて、ピクセル回路のストレージ・キャパシタへ供給された時変電圧を、基準電圧からプログラミング電圧に変えるステップであって、前記ストレージ・キャパシタは、発光デバイスを駆動する駆動トランジスタに電気的に結合するものである、ステップと、
    前記プログラミング動作の第２のサイクルにおいて、前記時変電圧を前記プログラミング電圧で維持するステップと
    を含む方法。
28. 請求項２７に記載の方法であって、前記ピクセル回路が、前記ストレージ・キャパシタと前記駆動トランジスタの前記ゲート端子とに結合するスイッチ・トランジスタを備え、
    前記第１のサイクルにおいて前記スイッチ・トランジスタをオンにするステップと、
    前記第２のサイクルにおいて前記スイッチ・トランジスタをオフにするステップと
    を含む方法。
29. ピクセル回路を動作させる方法であって、
    プログラミング動作において、データ線からピクセル回路へプログラミング・データを供給するステップであって、前記ピクセル回路は、前記データ線に結合するトランジスタとストレージ・キャパシタとを含む、ステップと、
    駆動動作において、発光デバイスをオンにするための時変電圧を、電力供給線を介して前記ピクセル回路の前記ストレージ・キャパシタへ供給するステップと
    を含む方法。
30. 請求項２９に記載の方法であって、前記ピクセル回路がそれぞれの列及び行に配され、前記プログラミング動作において、前記ピクセルを連続してプログラミングする、方法。
31. 電極及びＯＬＥＤ層を有する有機発光ダイオード（ＯＬＥＤ）デバイスと、
    複数の層を有するインター・デジタル型キャパシタであって、前記ＯＬＥＤデバイスを動作させるために、前記ＯＬＥＤデバイスは前記複数の層上に配置され、前記インター・デジタル型キャパシタの前記層の１つは前記ＯＬＥＤデバイスの前記電極に相互接続される、インター・デジタル型キャパシタ
    とを備えるピクセル回路。
32. 請求項３１に記載のピクセル回路であって、前記電極は透明電極であり、前記キャパシタの前記複数の層は、前記透明電極上の前記ＯＬＥＤ層からの光を覆うことなく前記透明電極の下に配される、ピクセル回路。
33. 請求項３１に記載のピクセル回路であって、ピクセル回路は、前記キャパシタの前記複数の層上に配された前記電極および前記ＯＬＥＤ層を有するトップ・エミッション型ピクセル回路である、ピクセル回路。
34. 請求項３１に記載のピクセル回路であって、前記キャパシタはランプ電圧と関連して電流源として作用する、ピクセル回路。

Images