TWI389085B - 用於主動矩陣式發光裝置顯示器之系統及驅動方法 - Google Patents
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Description
本發明係有關於一種發光裝置顯示器,且特別係有關於一種用於發光裝置顯示器上之驅動技術。
近來,利用非晶矽(a-Si)、多晶矽、有機或其他驅動背板技術之主動矩陣式有機發光二極體(AMOLED)顯示器已逐漸引人注目,因為其具有優於主動矩陣式液晶顯示器之優點。例如,使用a-Si背板之AMOLED顯示器具有之好處包含低溫製造,此可廣泛利用不同之基板與實現可撓式顯示器之製作;以及其係具有低製作成本與可產出具有廣視角之高解析度顯示器。
AMLOED顯示器包含行與列之畫素陣列,其具有有機發光二極體(OLED)以及具有行與列之陣列設置其上的背板電路。因為OLED係為電流驅動裝置,此AMOLED之畫素電路應可以提供準確與持續的驅動電流。
驅動AMOLED顯示器之方法係為設計AMOLED畫素與電流相關之程式化。然而,與大寄生電容耦接之OLED所需的小量電流卻增加此電流程式化之AMOLED顯示器的程式化之建立時間。再者,難以設計一種外部驅動器以準確地供應此所需電流。例如,在CMOS技術中,電晶體必須在次臨界環境下運作以提供OLED所需的小量電流,此並非理想狀況。因此,為了使用電流程式化之AMOLED
畫素電路,需要一種合適之驅動架構。
電流比例增縮(current scaling)方法係用以處理與OLED所需之小量電流相關情況。在電流鏡畫素電路中,通過OLED之電流可藉由比鏡電晶體較小之驅動電晶體而加以縮放。然而,此方法在其他電流程式化之畫素電路中並不適用。而且,重調整二個鏡電晶體之大小會使不匹配效果增加。
本發明之目的在提供一種方法與系統,其可消除或減少至少一種現存系統的缺點。
根據本發明之概念所提供之顯示器系統包含:具有一個發光裝置與複數個電晶體之一個畫素電路;此複數個電晶體包含一個用以提供畫素電路至該發光裝置之驅動電晶體;一個用以程式化與驅動此畫素電路之驅動器,此驅動器提供一個可控制偏壓訊號至此畫素電路上以加速該畫素電路之程式化,以及以補償此畫素電路之時間相依參數;以及一個用以控制此驅動器之控制器以產生穩定之畫素電流。
根據本發明之另一個概念所提供之畫素電路包含:一個發光裝置,以及複數個電晶體;此複數個電晶體包含一個用以提供畫素電流至發光裝置之驅動電晶體;其中此畫素電路係被設計程式化且藉由一個驅動器驅動,此驅動器提供一個可控制偏壓訊號至畫素電路上以加速畫素電路之
程式化,以及以補償畫素電路之時間相依參數。
本發明之摘要不需闡述本發明之所有特徵。
熟習相關技藝者於研讀本發明後述之最佳實施例的詳細說明與所附之圖式後,當能瞭解本發明之其他概念與特徵。
本發明所闡述之實施例係為利用具有有機發光二極體(OLED)及驅動薄膜電晶體(TFT)之畫素。然而,此畫素可以包含任何OLED以外之發光二極體,以及此畫素可以包含任何除了TFT以外之驅動電晶體。值得注意的是,”畫素電路”及”畫素”可以替換地使用。
一種畫素之驅動技術,包含電流偏壓電壓程式化之(CBVP)驅動架構,係於此闡述。CBVP驅動架構利用電壓以為不同灰階(電壓程式化),以及利用偏壓以加速此程式化與補償畫素之時間相依參數,例如臨界電壓偏移與OLED電壓偏移。
第1圖繪示根據本發明實施例之畫素電路200。畫素電路200利用如下所述之CBVP驅動架構。第1圖之畫素電路200包含OLED 10、儲存電容器12、驅動電晶體14、以及開關電晶體16、18。每一個電晶體具有一個閘極端、一個第一端與一個第二端。在說明書中,”第一端”(“第二端”)可以,但不限於,汲極端或源極端(源極端或汲極端)。
電晶體14、16與18係為n型TFT電晶體。用在畫素
電路200之驅動技術亦可應用於具有p型電晶體之畫素電路上,如第5圖所示。
電晶體14、16與18可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFT)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。複數個畫素電路200可以形成AMOLED顯示器陣列。
二條選擇線SEL1及SEL2、一條訊號線VDATA、一條偏壓線IBIAS、一條電壓供給線VDD以及一條共用接地係提供至畫素電路200中。第1圖中,此共用接地係供予OLED頂部電極所用。共用接地並非畫素電路之一部分,且係在OLED 10形成時之最後階段形成。
驅動電晶體14之第一端係連接至電壓供給線VDD。驅動電晶體14之第二端係連接至OLED 10之陽極電極上。驅動電晶體14之閘極端係透過開關電晶體16而連接至訊號線VDATA上。儲存電容器12係連接於驅動電晶體14之第二端與閘極端之間。
開關電晶體16之閘極端係連接至第一選擇線SEL1。開關電晶體16之第一端係連接至訊號線VDATA。開關電晶體16之第二端係連接至驅動電晶體14之閘極端。
開關電晶體18之閘極端係連接至第二選擇線SEL2。電晶體18之第一端係連接至OLED 10之陽極電極及儲存電容器12上。開關電晶體18之第二端係連接至偏壓線IBIAS。OLED 10之陰極電極係連接至共用接地。
電晶體14與16以及儲存電容器12係連接至節點
A11。OLED 10、儲存電容器12、以及電晶體14與18係連接至B11。
畫素電路200之運作包含一種具有複數個程式化週期之程式化階段,以及具有驅動週期之驅動階段。在程式化階段中,節點B11被充電至具有驅動電晶體14之臨界電壓的負值,以及節點A11係被充電至具有程式化電壓VP。
結果,驅動電晶體14之閘極-源極電壓係為:VGS
=VP
-(-VT)
=VP
+VT
(1)
其中VGS表示驅動電晶體14之閘極-源極電壓,以及VT表示驅動電晶體14之臨界電壓。在驅動階段,電壓維持於電容器12中,而使需求之電流流經OLED 10。
畫素電路200之程式化與驅動階段係於下闡述。第2圖繪示應用在第1圖之畫素電路200中的範例運作程序。在第2圖中,VnodeB表示節點B11之電壓以及VnodeA表示節點A11之電壓。如第2圖所示,程式化階段具有二個操作週期X11、X12,以及驅動階段具有一個操作週期X13。
第一操作週期X11:選擇線SEL1與SEL2皆很高。偏壓電流IB流經偏壓線IBIAS,以及VDATA達到偏壓電壓VB。結果,節點B11之電壓為:
其中VnodeB表示節點B11之電壓,VT表示驅動電晶體14之臨界電壓,以及β表示由IDS=β(VGS-VT)2
決定之TFT電流-電壓(I-V)特性的係數。IDS表示驅動電晶
體14之汲極-源極電流。
第二操作週期X12:當SEL2低,且SEL1高時,VDATA達到程式化電壓VP。因為OLED 20之電容11很大,產生在前一個週期的節點B11電壓維持不變。因此,驅動電晶體14之閘極-源極電壓係為:VGS
=VP
+△VB
+VT
(3)
當根據第(4)方程式化而選擇適當的VB時,△VB係為零。驅動電晶體14之閘極-源極電壓,即VP+VT,係儲存於儲存電容器12中。
第三操作週期X13:IBIAS逐漸降低。SEL1漸為零。儲存於儲存電容器12之電壓係施加於驅動電晶體14之閘極端上。驅動電晶體於是打開。驅動電晶體14之閘極-源極電壓發展成大於儲存在儲存電容器12中的電壓。因此,通過OLED 10之電流變成與驅動電晶體14之臨界電壓偏移以及OLED特性無關。
第3圖繪示應用在第1圖之畫素電路200中的範例操作程序。在第3圖中,VnodeB表示節點B11之電壓以及VnodeA表示節點A11之電壓。
程式化階段具有二個操作週期X21、X22,以及驅動階段具有一個操作週期X23。第一操作週期X21與第2圖之第一操作週期X11相同。第三操作週期X33與第2圖之第三操作週期X13相同。第3圖中,選擇線SEL1與SEL2
具有相同時序。因此,SEL1與SEL2可以連接至一條共同選擇線。
第二操作週期X22:選擇線SEL1與SEL2皆很高。開關電晶體18開啟。流經IBIAS之偏壓電流IB係為零。
驅動電晶體14之閘極-源極電壓可為所述之VGS=VP+VT。驅動電晶體14之閘極-源極電壓,即VP+VT,係儲存於儲存電容器12中。
第4圖繪示第1圖的畫素電路200之模擬結果以及第2圖之波形。結果顯示因為在驅動電晶體(如,第1圖之14)中2伏特之VT偏移,在大部分之程式化電壓下,於OLED中的電流改變係幾乎為零百分比。模擬參數,例如臨界電壓,顯示在低程式化電壓下,此偏移有較高百分比。
第5圖繪示具有p型電晶體之畫素電路202。畫素電路202相當於第1圖之畫素電路200。畫素電路202利用如第6至7圖所示之CBVP驅動架構。畫素電路202包含OLED 20、儲存電容器22、驅動電晶體24以及開關電晶體26與28。電晶體24、26與28係為p型電晶體。每一個電晶體具有一個閘極端、一個第一端與一個第二端。
電晶體24、26與28可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。複數個畫素電路202可以形成AMOLED顯示器陣列。
二條選擇線SEL1及SEL2、一條訊號線VDATA、一條偏壓線IBIAS、一條電壓供給線VDD以及一條共用接地係
提供至畫素電路202中。
電晶體24與26以及儲存電容器22係連接至節點A12。OLED 20之陰極、儲存電容器22、以及電晶體24與28係連接至B12。因為OLED陰極係連接至畫素電路202之其他裝置上,此可確保與其他OLED製作的整合。
第6圖繪示應用在第5圖之畫素電路202的範例操作程序。第6圖相當於第2圖。第7圖繪示應用在第5圖之畫素電路202的另一個範例操作程序。第7圖相當於第3圖。第6至7圖之CBVP驅動架構所利用的IBIAS與VDATA係與第2至3圖所利用的相似。
第8圖繪示根據本發明實施例之畫素電路204。畫素電路204利用如下所述之CBVP驅動架構。第8圖之畫素電路204包含OLED 30、儲存電容32與33、驅動電晶體34、以及開關電晶體36、38與40。每一個電晶體34、35、36具有一個閘極端、一個第一端與一個第二端。畫素電路204之運作方式如同畫素電路200之運作方式。
電晶體34、36、38與40係為n型TFT電晶體。用在畫素電路204之驅動技術亦可應用於具有p型電晶體之畫素電路上,如第10圖所示。
電晶體34、36、38與40可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。複數個畫素電路204可以形成AMOLED顯示器陣列。
一條選擇線SEL、一條訊號線VDATA、一條偏壓線
IBIAS、一條電壓供給線VDD以及一條共用接地係提供至畫素電路204中。
電晶體34之第一端係連接至OLED 30之陰極電極上。驅動電晶體34之第二端係接地。驅動電晶體34之閘極端係透過開關電晶體36而連接至第一端上。儲存電容器32與33係為串聯且連接於驅動電晶體34之閘極與接地之間。
開關電晶體36之閘極端係連接至選擇線SEL上。開關電晶體36之第一端係連接至驅動電晶體34之第一端上。開關電晶體36之第二端係連接至驅動電晶體34之閘極端上。
開關電晶體38之閘極端係連接至選擇線SEL上。開關電晶體38之第一端係連接至訊號線VDATA。開關電晶體38之第二端係連接至儲存電容器32與33之端(即,節點C21)。
開關電晶體40之閘極端係連接至選擇線SEL上。開關電晶體40之第一端係連接至偏壓線IBIAS。開關電晶體40之第二端係連接至OLED 30之陰極電極上。OLED 30之陽極電極係連接至VDD。
OLED 30、電晶體34、36與40係連接至節點A21。儲存電容器32以及電晶體34與36係連接於節點B21。
畫素電路204之操作包含一種具有複數個程式化週期之程式化階段,以及具有驅動週期之驅動階段。在程式化階段中,第一儲存電容器32被充電至具有程式化電壓VP
加上驅動電晶體34之臨界電壓,以及第二儲存電容器33被充電至零。結果,驅動電晶體34之閘極-源極電壓係為:VGS
=VP
+VT
(5)
其中VGS表示驅動電晶體34之閘極-源極電壓,以及VT表示驅動電晶體34之臨界電壓。
畫素電路204之程式化階段與驅動階段係於下闡述。第9圖繪示應用在第8圖之畫素電路204中的範例運作程序。如第9圖所示,程式化階段具有二種操作週期X31、X32,以及驅動階段具有一種操作週期X33。
第一操作週期X31:選擇線SEL具有高的值。偏壓電流IB流經偏壓線IBIAS,以及VDATA達到VB-VP,其中VP係為程式化電壓以及VB係以下列方程式化決定:
結果,儲存於第一電容器32中之電壓為:VC
1=VP
+VT
(7)
其中VC1表示儲存於第一儲存電容器32中之電壓,VT表示驅動電晶體34之臨界電壓,β表示由IDS=β(VGS-VT)2
決定之TFT電流-電壓(I-V)的特性之係數。IDS表示驅動電晶體34之汲極-源極電流。
第二操作週期:當SEL處於高的狀態時,VDATA為零,以及IBIAS達到零。因為OLED 30之電容31以及偏壓線IBIAS之寄生電容很大,產生在前一個週期之節點A21的電壓維持不變。
因此,驅動電晶體34之閘極-源極電壓係為:VGS
=VP
+VT
(8)
其中VGS表示驅動電晶體34之閘極-源極電壓。
驅動電晶體34之閘極-源極電壓係儲存於儲存電容器32中。
第三操作週期X33:IBIAS逐漸降至零。SEL逐漸降至零。節點C21之電壓降至零。儲存於儲存電容器32之電壓係施加在驅動電晶體34之閘極端。驅動電晶體34之閘極-源極電壓發展成大於儲存於儲存電容器32中的電壓。考量驅動電晶體34之電流主要由其閘極-源極電壓所決定,流經OLED 30之電流變成與驅動電晶體34的臨界電壓偏移以及OLED特性無關。
第10圖繪示具有p型電晶體之畫素電路206。畫素電路206相當於第8圖之畫素電路204。畫素電路206利用CBVP驅動架構,如第11圖所示。第10圖之畫素電路206包含OLED 50、儲存電容器52與53、驅動電晶體54以及開關電晶體56、58與60。電晶體54、56、58與60係為p型電晶體。每一個電晶體具有一個閘極端、一個第一端與一個第二端。
電晶體54、56、58與60可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。複數個畫素電路206可以形成AMOLED顯示器陣列。
二條選擇線SEL1及SEL2、一條訊號線VDATA、一條
偏壓線ISIAS、一條電壓供給線VDD以及一條共用接地係提供至畫素電路206中。此共用接地係與第1圖之共用接地相同。
OLED 50之陽極電極、電晶體54、56與60係連接於節點A22。儲存電容器52以及電晶體54與56係連接於節點B22。開關電晶體58,以及儲存電容器52與53係連接於節點C22。
第11圖繪示應用在第10圖之畫素電路206中的示範操作程序。第11圖相當於第9圖。如第11圖所示,CBVP驅動架構所利用之IBIAS以及VDATA係與第9圖所用之相似。
第12圖繪示根據本發明實施例之畫素電路208。畫素電路208利用下述之CBVP驅動架構。在第12圖中,具有二列與一行之裝置係如範例所示。顯示器208可以包含多於二列與多於一行之裝置。
顯示器208包含OLED 70、儲存電容器72與73、電晶體76、78、80、82與84。電晶體76係為驅動電晶體。電晶體78、80與84係開關電晶體。每一個電晶體76、78、80、82與84包含一個閘極端、一個第一端以及一個第二端。
電晶體76、78、80、82與84係為n型TFT電晶體。用在畫素電路208之驅動技術亦可應用於具有p型電晶體之畫素電路上,如第16圖所示。
電晶體76、78、80、82與84可以由非晶矽、奈米/
微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。顯示器208可以形成AMOLED顯示器陣列。CBVP驅動架構與顯示器208之結合可應用於大面積、高解析度之AMOLED顯示器上。
電晶體76與80以及儲存電容72係連接至節點A31。開關電晶體82與84,以及儲存電容72與74係連接於節點B31。
第13圖繪示應用在第12圖之顯示器208中的示範操作程序。在第13圖中,”程式化週期[n]”表示顯示器208中第[n]列的程式化週期。
程式化時間係在二個連續列(n及n+1)之間共用。在第n列的程式化週期中,SEL[n]係為高的值,以及偏壓電流IB係流經電晶體78與80。當在節點B31之電壓為零時,在節點A31之電壓可自我調整至(IB/β)1/2+VT,其中VT表示驅動電晶體76之臨界電壓,以及β表示由IDS=β(VGS-VT)2
決定之TFT電流-電壓(I-V)特性之係數。IDS表示驅動電晶體76之汲極-源極電流。
在第n+1列之程式化週期中,VDATA改變至VP-VB。結果,在節點A31之電壓改變至VP+VT,若VB=(IB/β)1/2。因為在所有畫素上的電流係定值,IBIAS線一直具有合適之電壓,使得不需要對這條線預先充電,此可產生較短之程式化時間以及較低之能源消耗。更重要的是,在第n列之程式化週期開始時,節點B31之電壓由VP-VB改變至
零。因此,節點A31之電壓改變至(IB/β)1/2+VT,而且此已經調整至其最終值,而形成一個最快之建立時間。
在不同偏壓電流下,CBVP畫素電路之建立時間係繪示在第14圖。小量電流在此可作為IB,此造成較低之能源消耗。
第15圖繪示CBVP畫素電路之I-V特性,以及由於驅動電晶體(如第12圖之76)之臨界電壓中的2-V偏移而於畫素電路中成應之總誤差。結果顯示在畫素電路中的總誤差小於2%。值得注意的是,IB=4.5μA。
第16圖繪示具有p型電晶體之顯示器210。顯示器210相當於第12圖之顯示器208。利用CBVP驅動架構之顯示器210係顯示於第17圖中。在第12圖中,以一個具有二列與一行之裝置為例。顯示器210可以包含多於二列與多於一行之裝置。
顯示器210包含OLED 90、儲存電容器92與94、電晶體96、98、100、102與104。電晶體96係為驅動電晶體。電晶體100與104係為開關電晶體。電晶體24、26與28係為p型電晶體。每一個電晶體具有一個閘極端、一個第一端與一個第二端。
電晶體96、98、100、102與104可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。顯示器210可以形成AMOLED顯示器陣列。
第16圖中,驅動電晶體96係連接於OLED 90之陽極
與電壓供給線VDD之間。
第17圖繪示應用在第16圖之畫素電路210中的示範操作程序。第17圖相當於第13圖。第17圖CBVP驅動架構所利用IBIAS以及VDATA係與第13圖所用之相似。
根據CBVP驅動架構,提供至驅動電晶體之過度驅動電壓係產生而與其臨界電壓以及OLED電壓無關。
畫素裝置之特性的偏移(例如,驅動電晶體之臨界電壓偏移以及發光裝置在長時間顯示器操作下的衰退)係可藉由儲存於儲存電容器中的電壓以及施加此電壓至驅動電晶體之閘極上而加以補償。因此,畫素電路可提供穩定之電流通過發光裝置而不會有產生任何偏移,此可改進顯示器之操作期限。再者,因為電路簡單,其比起習知畫素電路有較高之產率、較低製作成本以及較高解析度。
因為上述畫素電路之建立時間比起習知畫素電路要小很多,因此適合用在大面積顯示器上,例如高清晰度TV;但其亦不排除可用於較小面積之顯示器上。
值得注意的是,用以驅動具有CBVP畫素電路(如,200、202、或204)之顯示器陣列的驅動器將畫素亮度資料轉換成電壓。
一種畫素之驅動技術,包含電壓偏壓電流程式化(VBCP)之驅動架構,係於此闡述。在VBCP驅動架構中,畫素電流係被縮小而不需要改變鏡電晶體大小。VBCP驅動架構利用電流提供至不同灰階(電流程式化),以及利用偏壓以加速此程式化與補償畫素之時間相依參數,例如臨
界電壓偏移。驅動電晶體之其中之一個端係連接至虛擬接地VGND上。藉由改變虛擬接地之電壓,畫素電流可以改變。在驅動器端,偏壓電流IB被加入程式化電流IP中,以及接著利用改變虛擬接地之電壓而將偏壓電流由畫素電路之程式化電流中移除。
第18圖繪示根據本發明另一個實施例之畫素電路212。畫素電路212利用下述之VBCP驅動架構。第18圖之畫素電路212包含OLED 110、儲存電容器111、開關網路112以及鏡電晶體114與116。鏡電晶體114與116形成電流鏡。電晶體114係為程式化電晶體。電晶體116係為驅動電晶體。開關網路112包含開關電晶體118與120。每一個電晶體114、116、118、120具有一個閘極端、一個第一端以及一個第二端。
電晶體114、116、118與120係為n型TFT電晶體。用在畫素電路212之驅動技術亦可應用於具有p型電晶體之畫素電路上,如第20圖所示。
電晶體114、116、118與120可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。複數個畫素電路212可以形成AMOLED顯示器陣列。
一條選擇線SEL、一條訊號線IDATA、一條虛擬接地線VGND、一條電壓供給線VDD以及一條共用接地係提供至畫素電路150中。
電晶體116之第一端係連接至OLED 110之陰極電極
上。電晶體116之第二端係連接VGND。電晶體114之閘極端、電晶體116之閘極端、以及儲存電容器111係連接至連結節點A41。
開關電晶體118與120之閘極端係連接至選擇線SEL上。開關電晶體120之第一端係連接至IDATA。開關電晶體118與120係連接至電晶體114之第一端。開關電晶體118連接至節點A41。
第19圖繪示第18圖之畫素電路212的操作範例。參照第18與19圖,應用在畫素電路212上之電流縮放技術係於下文中闡述。畫素電路212之操作具有程式化週期X41,以及驅動週期X42。
程式化週期X41:SEL係為高的。因此,開關電晶體118與120係開啟。VGND達到偏壓電壓VB。提供電流(IB+IP)通過IDATA,其中IP表示程式化電流,以及IB表示偏壓電流。等於(IB+IP)之電流通過開關電晶體118與120。
驅動電晶體116之閘極-源極電壓係自我調整至:
其中VT表示驅動電晶體116之臨界電壓,以及β表示由IDS=β(VGS-VT)2
決定之TFT電流-電壓(I-V)特性的係數。IDS表示驅動電晶體116之汲極-源極電流。
儲存於儲存電容器111中的電壓為:
其中VCS表示儲存於儲存電容器111中的電壓。
因為驅動電晶體116之端連接至VGND上,在程式化時間中流經OLED 110之電流為:
其中Ipixel表示流經OLED 110之畫素電流。若IB遠大於IP(IB>>IP),畫素電流Ipixel可為:
VB可由下列方程式化決定;
畫素電流Ipixel變成與程式化電流IP相等。因此,此可避免在程式化週期中不期望的發射。
因為不需重新調整大小,於電流鏡畫素電路中,二個鏡電晶體間可有較好之匹配。
第20圖繪示具有p型電晶體之畫素電路214。畫素電路214相當於第18圖之畫素電路212。畫素電路214利用VBCP驅動架構,如第21圖所示。畫素電路214包含OLED 130、儲存電容器131、開關網路132以及鏡電晶體134與136。鏡電晶體134與136形成電流鏡。電晶體134係為程式化電晶體。電晶體136係為驅動電晶體。開關網路132包含開關電晶體138與140。電晶體134、136、138
與140係為p型TFT電晶體。每一個電晶體134、136、138、140具有一個閘極端、一個第一端以及一個第二端。
電晶體134、136、138與140可以由非晶矽、奈米/微米結晶矽、多晶矽、有機半導體技術(如,有機TFTs)、NMOS技術、或CMOS技術(如,MOSFET)製作而成。複數個畫素電路214可以形成AMOLED顯示器陣列。
一條選擇線SEL、一條訊號線IDATA、一條虛擬接地線VGND,以及一條電壓供給線VSS係提供至畫素電路214。
電晶體136係連接於VGND與OLED 130的陰極電極之間。電晶體134之閘極端、電晶體136之閘極端、儲存電容器131以及開關網路132係連接於節點A42。
第21圖繪示應用在第20圖之畫素電路214中的示範性運作程序。第21圖相當於第19圖。利用IDATA與VGND之第21圖的VBCP驅動架構係與第19圖所用之相似。
用於畫素電路212與214之VBCP技術係可應用在除了電流鏡型畫素電路以外之電流程式化畫素電路。
例如,VBCP技術可適合用於AMOLED顯示器上。VBCP技術加強電流程式化畫素電路顯示器之建立時間,例如AMOLED顯示器。
值得注意的是,用以驅動具有VBCP畫素電路(如,212、214)之顯示器陣列的驅動器可將畫素亮度資料轉換成電流。
第22圖繪示用於具有複數個CBVP畫素電路151
(CBVP1-1、CBVP1-2、CBVP2-1、CBVP2-2)之顯示器陣列的驅動機構。CBVP畫素電路151係為一種CBVP驅動架構可應用於其上之畫素電路。例如,CBVP畫素電路151可以如第1、5、8、10、12或16圖所示之畫素電路。在第22圖中,繪示具有四個CBVP畫素電路151之範例。顯示器陣列150可具有多於四個或少於四個之CBVP畫素電路151。
顯示器陣列150係為AMOLED顯示器,其中複數個CBVP畫素電路151係以列與行方式設置。VDATA1(或VDATA2)及IBIAS1(或IBIAS2)係在共用行畫素之間被共用,此時SEL1(或SEL2)係在陣列結構中的共用列畫素間被共用。
SEL1及SEL2係透過位址驅動器152而被驅動。VDATA1及VDATA2係透過源極驅動器154而被驅動。IBIAS1及IBIAS2亦透過源極驅動器154而被驅動。控制器與排程器156係用以控制與排程程式化、區分等級以及其他用以操作顯示器陣列之運作,其包含下述對CBVP驅動架構之控制與排程。
第23圖繪示用在具有VBCP畫素電路之顯示器陣列160的驅動機構圖。在第23圖中,第18圖之畫素電路212係為VBCP畫素電路之一個範例。然而,顯示器陣列160可以包含任何其他VBCP驅動架構可用於其上之畫素電路。
第23圖之SEL1及SEL2相當於第18圖之SEL。第
18圖之VGND1及VGAD2相當於第18圖之VDATA。第23圖之IDATA1及IDATA2相當於第18圖之IDATA。第23圖中繪示一個具有四個VBCP畫素電路之範例。顯示器陣列160可具有多於四個或少於四個之VBCP畫素電路。
顯示器陣列160係為AMOLED顯示器,其中複數個VBCP畫素電路151係以列與行方式設置。IDATA1(或IDATA2)係在共用行畫素之間被共用,此時SEL1(或SEL2)及VGND1(或VGND2)係在陣列結構中之共用列畫素間被共用。
SEL1、SEL2、VGND1及VGND2係透過位址驅動器162而被驅動。IDATA1及IDATA係透過源極驅動器164而被驅動。控制器與排程器166係用以控制與排程程式化、區分等級以及其他用以操作顯示器陣列之運作,其包含下述對VBCP驅動架構之控制與排程。
在此係以參考方式併入所有引證案。
本發明已於上述一或多個實施例中闡述。然而,任何熟習此技藝者可瞭解些許之更動與潤飾仍不會脫離本發明於專利請求項中所界定之範圍。
10、20、30、50‧‧‧OLED(有機發光顯示器)
12、22、32、33、52、53、72、73、92、94、131‧‧‧儲存電容器
14、24、34、54‧‧‧驅動電晶體
16、18、26、36、28、38‧‧‧開關電晶體
202、204、206、214‧‧‧畫素電路
134、136‧‧‧鏡電晶體
132‧‧‧開關網路
150‧‧‧顯示器陣列
151‧‧‧畫素電路
152‧‧‧位址驅動器
154‧‧‧源極驅動器
156‧‧‧排程器
本發明之圖式如下:第1圖繪示根據本發明實施例之畫素電路;第2圖係為時序圖,其顯示應用在第1圖之畫素電路的範例波形;
第3圖係為時序圖,其顯示應用在第1圖之畫素電路的另一個範例波形;第4圖顯示第1圖之畫素電路之電流穩定性;第5圖係為畫素電路圖,其具有p型電晶體且符合第1圖之畫素電路;第6圖係為時序圖,其顯示應用在第5圖的畫素電路之範例波形;第7圖係為時序圖,其顯示應用在第5圖的畫素電路之另一個範例波形;第8圖繪示根據本發明另一個實施例之畫素電路圖;第9圖係為時序圖,其顯示應用在第8圖的畫素電路之範例波形;第10圖係為畫素電路圖,其具有p型電晶體且符合第8圖之畫素電路;第11圖係為時序圖,其顯示應用在第10圖的畫素電路之範例波形;第12圖繪示根據本發明實施例之畫素電路;第13圖係為時序圖,其顯示應用在第12圖顯示器之範例波形;第14圖顯示在不同偏壓電流下CBVP畫素電路之建立時間;第15圖顯示CBVP畫素電路之I-V特性以及在此畫素電流中感應之總誤差;第16圖係為具有p型電晶體且符合第12圖畫素電路
之畫素電路圖;第17圖係為時序圖,其顯示應用在第16圖顯示器之範例波形;第18圖繪示根據本發明另一個實施例之VBCP畫素電路;第19圖係為時序圖,其顯示應用在第18圖的畫素電路之範例波形;第20圖係為具有p型電晶體且符合第18圖的畫素電路之VBCP畫素電路圖;第21圖係為時序圖,其顯示應用在第20圖的畫素電路之範例波形;第22圖繪示用在具有CBVP畫素電路之顯示器陣列的驅動機構圖;以及第23圖繪示用在具有VBCP畫素電路之顯示器陣列的驅動機構圖。
150‧‧‧顯示器陣列
151‧‧‧畫素電路
152‧‧‧位址驅動器
154‧‧‧源極驅動器
156‧‧‧控制器與排程器
Claims (10)
- 一種顯示器系統,包含:一畫素電路,其具有:一發光裝置;一電容器;一第一開關電晶體,其具有一閘極端、一第一端及一第二端,該第一開關電晶體之該閘極端係連接至一第一選擇線,該第一開關電晶體之該等第一及第二端之一者係連接至一訊號線,而其餘另一端係連接至該電容器的一第一端;一第二開關電晶體,其具有一閘極端、一第一端及一第二端,該第二開關電晶體之該閘極端係連接至一第二選擇線,該第二開關電晶體之該等第一及第二端之一者係連接該電容器之一第二端及該發光裝置,而其餘另一端係連接至一偏壓線;一驅動電晶體,用以程式化驅動該發光裝置,該驅動電晶體具有一閘極,該閘極係連接至該電容器的該第一端;及驅動電路,其用於在一程式化週期程式化該畫素電路且在一驅動週期驅動該畫素電路,該驅動電路在該訊號線上,以一偏壓電壓及一程式化電壓的一函數關係提供一電壓或多個電壓,該程式化電壓係相依於該畫素電路的一程式化資料,及在該偏壓線上提供一可控制的偏 壓電流,該偏壓電流係獨立於用於該畫素電路的該程式化資料,以加速該程式化並補償該畫素電路的一時間相依參數。
- 如申請專利範圍第1項所述之顯示器系統,其中該發光裝置包含一有機發光二極體。
- 如申請專利範圍第1項所述之顯示器系統,其中該發光裝置包含一第一端及一第二端,且其中該發光裝置的該第一端或該第二端係連接至該驅動電晶體的該第一端或該第二端。
- 如申請專利範圍第1項所述之顯示器系統,其中該等電晶體之至少一者係為一薄膜電晶體。
- 如申請專利範圍第1項所述之顯示器系統’其中該等電晶體之至少一者係為一n型電晶體。
- 如申請專利範圍第1項所述之顯示器系統,其中該等電晶體之至少一者係為一p型電晶體。
- 如申請專利範圍第1項所述之顯示器系統,其中複數個畫素電路係以一或多個列及一或多個行的方式設置,而 形成一AMOLED顯示器陣列。
- 一種驅動一顯示器的方法,該顯示器包括畫素電路,及用於程式化及驅動該等畫素電路的驅動電路,各畫素電路具有一發光裝置、一電容器、一第一開關電晶體、一第二開關電晶體及用於驅動該發光裝置的一驅動電晶體,各電晶體具有一閘極端、一第一端及一第二端,該電容器具有一第一端及一第二端,該第一開關電晶體之該閘極端係連接至一第一選擇線,該第一開關電晶體之該等第一及第二端之一者係連接至一訊號線,而該第一開關電晶體的其餘另一端係連接至該電容器的該第一端,該第二開關電晶體之該閘極端係連接至一第二選擇線,該第二開關電晶體之該等第一及第二端之一者係連接該電容器之該第二端及該發光裝置,而該第二開關電晶體的其餘另一端係連接至一偏壓線,該驅動電晶體的該閘極端係連接至該電容器的該第一端,該方法包含下述步驟:在一程式化週期的一第一操作中,該驅動電路在該訊號線上提供一偏壓電壓,且在該偏壓線上提供一可控制的偏壓電流,該偏壓電流係獨立於該畫素電路的該程式化資料;在該程式化週期的一第二操作中,該驅動電路在該訊號線上提供一程式化電壓,該程式化電壓係相依於該 畫素電路的一程式化資料,其中該偏壓電壓及該程式化電壓及該偏壓電流加速該畫素電路的該程式化,並補償該畫素電路的一時間相依參數。
- 如申請專利範圍第8項所述之方法,其中於該程式化週期的該第二操作中之該提供步驟進一步包括以下步驟:撤銷在該偏壓線上之該偏壓電流。
- 如申請專利範圍第8項所述之方法,其中於該程式化週期的該第二操作之該提供步驟進一步包括以下步驟:撤銷該第二選擇線。
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