JP5184042B2

JP5184042B2 - 画素回路

Info

Publication number: JP5184042B2
Application number: JP2007269679A
Authority: JP
Inventors: 和佳川辺
Original assignee: Global OLED Technology LLC
Current assignee: Global OLED Technology LLC
Priority date: 2007-10-17
Filing date: 2007-10-17
Publication date: 2013-04-17
Anticipated expiration: 2027-10-17
Also published as: JP2009098386A; US20090102759A1; US8125416B2

Description

本発明は、有機ＥＬ素子を駆動する画素回路に関する。

従来より、薄型表示装置として、液晶表示装置が広く普及している。しかし、この液晶表示装置は、バックライトからの光を液晶によって制御し表示を行う。このため、完全な黒レベルを表示することが難しく、コントラストを十分高くすることが難しい。

一方、自発光型の有機ＥＬディスプレイは、映像の内容によって発光、非発光が画素毎に制御される。このため、発光しない黒レベルが表現でき、コントラストが高く、高画質化が実現できる。

特開２００６−５３３４８号公報

ここで、有機ＥＬディスプレイでは、画素毎に発光強度、発光頻度が異なるため、頻繁に明るく発光している画素とほとんど発光しない画素とでの劣化の違いが生じる。そして、頻繁に明るく発光している画素において、焼きつきが発生しやすかった。

本発明は、駆動電流に応じて発光する有機ＥＬ素子と、データ電圧が充電される保持容量と、ゲートに前記保持容量の充電電圧を受けて駆動電流を前記有機ＥＬ素子に供給する第１駆動トランジスタと、前記保持容量と、所定の電源とを接続し、有機ＥＬ素子における電圧降下に応じた電位をゲートに受けて前記保持容量への充電電流を流す第２駆動トランジスタと、を有し、前記第１駆動トランジスタおよび第２駆動トランジスタは、ｐチャネルトランジスタであり、前記第１駆動トランジスタのソースが第１電源に接続され、前記第２駆動トランジスタのソースが第２電源に接続され、前記第１電源より前記第２電源の方が高い電圧であり、前記保持容量は、前記有機ＥＬ素子の有機層を誘電体層として利用する部分を含み、前記保持容量にデータ電圧が充電され前記第１駆動トランジスタからの駆動電流が前記有機ＥＬ素子に流れる時点から前記第２駆動トランジスタが充電電流を前記保持容量に流し、保持容量の充電電圧の変化によって第１駆動トランジスタの駆動電流が停止することで、データ電圧に応じた期間であって、前記有機ＥＬ素子の電圧降下に応じた期間前記有機ＥＬ素子に駆動電流が供給されることを特徴とする。

本発明によれば、データ電圧に応じた期間であって、前記有機ＥＬ素子の電圧降下に応じた期間有機ＥＬ素子に駆動電流が供給される。従って、有機ＥＬ素子が劣化し、電圧降下が大きくなると、保持容量への充電電流が小さなりそれだけ長時間有機ＥＬ素子が発光する。このため、有機ＥＬ素子の劣化により発光期間が変わり、劣化による電流及び発光強度の減少を発光期間が長くなることで自動的に補正される。

以下、本発明の実施形態について、図面に基づいて説明する。

図１には、３つのｐチャネルトランジスタ２，４，５と、容量Ｃの保持容量３で構成される画素１１が示されている。有機ＥＬ素子１のカソードは、電源電位ＶＳＳが与えられた全画素共通のカソード電極１０に接続され、有機ＥＬ素子１のアノードは第１駆動トランジスタ２のドレイン端子と第２駆動トランジスタ４のゲート端子に接続されている。第１駆動トランジスタ２のゲート端子は、第２駆動トランジスタ４のドレイン端子及びゲートトランジスタ５のソース端子に接続されている。ゲートトランジスタ５のゲート端子は、ゲートライン６、ドレイン端子はデータライン７に接続されている。また、ゲートライン６には選択電圧、データライン７にデータ電圧が供給される。なお、ゲートトランジスタ５は、ｎチャネルトランジスタとしてもよく、その場合には、ゲートライン６をＨｉｇｈ電圧としてゲートトランジスタ５を選択してオンすることができる。

第１駆動トランジスタ２のソース端子は第１電源ライン８、第２駆動トランジスタ４のソース端子は第２電源ライン９に接続される。第１電源ライン８と第２電源ライン９には異なる第１電源ＶＤＤ１、第２電源電位ＶＤＤ２がそれぞれ供給される。

第２駆動トランジスタ４のドレイン端子は、保持容量３を介しカソード電極１０に接続されている。ここで、保持容量３は、その一端が第２駆動トランジスタ４のドレイン端子に接続されていれば、他端は第１電源ライン８や第２電源ライン９に接続されていてもよい。

なお、表示パネルは、画素１１がマトリクス状に配置され、その周辺に各種駆動回路が配置されて構成される。

このような画素１１において、ゲートライン６が選択（Ｌｏｗ電圧が供給）され、データライン７に第１駆動トランジスタ２をオンするＬｏｗ電圧が供給されると、第１駆動トランジスタ２はオンし、有機ＥＬ素子１に電流が流れて発光する。有機ＥＬ素子１のアノード電位Ｖａは第１電源電位ＶＤＤ１近くまで上昇し、第２駆動トランジスタ４がオフする。このため、保持容量３にデータライン７に供給されたＬｏｗ電圧が書き込まれ、ゲートライン６が非選択（Ｈｉｇｈ電圧が供給）されて保持容量３に書き込まれた電圧が確定する。

ここで、第２電源電位ＶＤＤ２を有機ＥＬ素子１がオンした際のアノード電位Ｖａに対し、第２駆動トランジスタ４の閾値Ｖｔｈ２以上の電圧つまりＶＤＤ２＞Ｖａ＋Ｖｔｈ２に設定しておくと、第２電源電位ＶＤＤ２から第２駆動トランジスタ４に定電流Ｉｃが流れ、保持容量３にチャージされていく。このチャージ電流Ｉｃは第２駆動トランジスタ４のドレイン電位がＶＤＤ２−Ｖｔｈ２となるまで継続されるが、それ以前に第１駆動トランジスタ２のゲート電圧ＶｇがＶＤＤ１−Ｖｔｈ１（第１駆動トランジスタ２の閾値電圧）より高くなり第１駆動トランジスタ２がオフする。これによって、有機ＥＬ素子１のアノード電位ＶａがＶＳＳ付近まで急速に低下するため、第２駆動トランジスタ４はオンしてそのドレイン端子はほぼＶＤＤ２になって終了する。

図２には、第１駆動トランジスタ２のゲート電位Ｖｇ、有機ＥＬ素子１のアノード電位Ｖａの時間に対する推移が示されている。書き込みが完了してから第２駆動トランジスタ４による定電流Ｉｃにより保持容量３は初期のＶｇ電位から徐々にチャージされ、Ｖｇは速度ｄＶｇ／ｄｔ＝Ｉｃ／Ｃ（式１）で上昇していく。Ｖｇが第１駆動トランジスタ２の閾値Ｖｔｈ１より低い期間（発光期間）では第１駆動トランジスタ２はオンしているため、有機ＥＬ素子１に電流が流れて発光し続けるが、チャージが進んで閾値Ｖｔｈ１を越えると消灯する。この発光期間ｔは、Ｖｇ初期電位Ｖｇ０と（式１）で示されるＶｇの変化速度によって次のように表される。ｔ＝（Ｃ／Ｉｃ）＊（ＶＤＤ２−Ｖｔｈ１−Ｖｇ０）（式２）。

この（式２）によれば、発光期間ｔは書き込み完了時のＶｇ初期電位Ｖｇ０とチャージ電流Ｉｃによって制御可能である。すなわち、データライン７上にアナログＶｇ０電圧を供給すれば、そのアナログＶｇ０電圧に応じた発光期間が得られる。より低いアナログＶｇ０電位を与えると発光期間は長く、より高いＶｇ０アナログ電位では発光期間は短くなるように制御できる。

一般に、有機ＥＬ素子１は、劣化すると高抵抗化する。従って、有機ＥＬ素子１に定電圧を与えて長時間電流を流し続けると、電流が低下し、それに伴って発光強度も劣化する。このため、画素の焼きつきが生じやすく、定電圧駆動の課題となっていた。

図１の画素１１においても、長期間有機ＥＬ素子１が発光し続けていると、有機ＥＬ素子１及び第１駆動トランジスタ２に流れる電流も同様に低下する。有機ＥＬ素子１に流れる電流が減少すると、第１駆動トランジスタ２のオン抵抗によりその電圧降下が小さくなり、第１有機ＥＬ素子１のアノード電位Ｖａは上昇する。そして、アノード電位Ｖａが上昇したことで第２駆動トランジスタ４のゲート電位も上昇するため、チャージ電流Ｉｃが小さくなる。チャージ電流Ｉｃが減少すると、（式２）により発光期間が長くなるため、有機ＥＬ素子１の劣化により発光期間が変わり、劣化による電流及び発光強度の減少を発光期間が長くなることで自動的に補正される。

ここで、（式２）に示されるように発光期間ｔは、チャージ電流Ｉｃや容量Ｃに依存するため、それらのばらつきを低減することが望ましい。例えば、保持容量３の容量Ｃのばらつきを抑制するにはより容量Ｃを大きく確保できることが望ましい。

図３には、図１の画素１１のレイアウト（平面図）が示してある。データライン７が左側、第１電源ライン８、第２電源ライン９が右側の垂直方向に配置されている。また、ゲートライン６は、画素の上側に水平方向に配置されている。データライン７上部にコンタクトで接続されここから右方向に半導体層が伸び、ここにゲートライン６の一部が突出してゲートトランジスタ５が構成されている。ゲートトランジスタ５のドレインから下方向に配線が伸び第２駆動トランジスタ４のドレインに接続されている。この第２駆動トランジスタ４のドレインから伸びる半導体層は、第２電源ライン９にコンタクトを介し接続され、ここがソースになっている。また、ゲートトランジスタ５のドレインには、コンタクトを介し第１駆動トランジスタ２のゲート電極が接続されている。第１駆動トランジスタ２は、ゲートトランジスタ５の下側で右にずれた位置に配置され、ソースが第１電源ライン８に接続され、ドレインが有機ＥＬ素子１のアノードへの配線に接続される水平方向に伸びる半導体層を有している。また、有機ＥＬ素子１のアノードと第２駆動トランジスタ４のドレインからの配線を接続するコンタクトからは第２駆動トランジスタのゲート電極が伸びている。また、ゲートトランジスタ５のドレインを構成する半導体層は、右方向に伸び、第１駆動トランジスタのゲート電極から伸びた配線との間で、保持容量３を構成している。

ここで、保持容量３の容量Ｃを大きく形成するには例えば図４に示されるような方法を用いるとよい。図４には、図３に示される図１の画素１１のレイアウト図において、有機ＥＬ素子１を誘電体として用いた保持容量の一例である保持容量３Ａとポリシリコンなどの無機半導体で形成された保持容量３Ｂの断面形状が示されている。有機ＥＬ素子１は、通常では透明電極（アノード）上に図４のように約１００ｎｍ程度の厚さの有機ＥＬ膜とカソード膜（カソード電極１０）が順次成膜されることで形成されるが、保持容量３Ａが形成される個所のみ、透明電極（有機ＥＬ素子１のアノードを形成する）と有機ＥＬ膜の間に酸化シリコンや窒化シリコンなどの絶縁膜１２を成膜する。すなわち、図３において、ゲートトランジスタ５から右側に伸びた部分（駆動トランジスタ２のゲート電極が接続される部分）に、実線で示されている四角形のように、この部分に透明電極を有機ＥＬ素子１のアノードと同時に形成する。また、この透明電極の上には薄い絶縁膜１２を介し有機ＥＬ膜を形成する。なお、図４においては、透明電極上の絶縁膜１２を斜線で示してあるが、他の部分の絶縁膜１２と同一材質で形成してもよいし、他の材質で形成してもよい。これによって、この部分に保持容量３Ａが形成される。なお、図３に示される有機ＥＬ１の部分には、絶縁膜１２を形成しないので、この部分には通常の有機ＥＬ素子１が形成される。このように、保持容量３Ａと有機ＥＬ素子１を同時に形成することができる。また、有機ＥＬ膜は非常に薄く形成され、他の有機膜より比較的誘電率が高いため、容量値Ｃを大きくすることができる。

第２駆動トランジスタ４のドレインを形成するポリシリコンなどを片方の電極として保持容量３Ｂを形成するには、不純物をドープされて形成されたポリシリコン電極とその他のメタルでゲート絶縁膜を挟むとよい。なお、他方のメタルは、ＶＳＳや他の電源に接続される。

有機ＥＬ膜やポリシリコン電極は光学的に活性化されやすいため、それらを用いて保持容量３を形成すると、外光などで第２駆動トランジスタ４のチャージ電流Ｉｃが増加しても、外光の影響で同様に誘電率が増加し、容量Ｃが増加することになる。このため、（式２）により、外光の発光期間ｔへの影響が低減される。温度に対しても同様に両者が作用するため、発光期間ｔの変動を最小限に抑制することができる。

さらに、センサーなどで外光量や温度変化量を計測し、その計測値に応じて第２電源ライン９の電位ＶＤＤ２を上げ下げし、チャージ電流Ｉｃを制御することでも同様に変動を抑制できる。

図１の画素１１は、上述のようにデータライン７に供給されるデータがアナログの場合にはアナログ電位により発光期間が制御される。一方、データライン７に供給されるデータがデジタルの場合には、２値の電圧が画素１１に書き込まれて階調が制御される。デジタルの場合には複数のサブフレームを用いて多階調化されてもよいし、複数のサブ画素を用いて多階調化されていてもよい。

また、第２駆動トランジスタ４をデプレッションタイプにしてそのゲート電圧がＶＤＤ１より小さければ必ずオンするようにすると、第２電源ライン９を省略できる。その場合には、第２駆動トランジスタ４のソース端子を第１電源ライン８に接続すればよい。第２駆動トランジスタ４がデプレッションタイプの場合、有機ＥＬ素子１に電流が流れた際のアノード電位ＶａがＶＤＤ１付近であっても、ある程度のチャージ電流Ｉｃを流すことができるため、画素１１を正常に動作させると共に、簡略化することができる。

第２駆動トランジスタ４のゲート端子を有機ＥＬ素子１と第１駆動トランジスタ２の接続点に接続するのではなく、図５のように、画素の外部にＶｃ発生回路２０を設け、ここからＶｃを与えてチャージ電流Ｉｃを制御してもよい。このＶｃ発生回路２０は、表示パネルの周辺回路として構成してもよいし、別に設けたＩＣなどに形成し、電圧Ｖｃを表示パネルに供給するようにしてもよい。

この構成の場合、個々の有機ＥＬ素子１の劣化を補正するのではなく、全体の劣化を同時に補正する。すなわち、Ｖｃを外部から与えることでチャージ電流Ｉｃを有機ＥＬ素子１の影響を受けることなく外部から制御できる。このため、画面の中央と外側との温度差で生じやすい有機ＥＬ素子１のアノード電位Ｖａの変動が補正に影響することを回避できる。外光や、温度による第１駆動トランジスタ２や有機ＥＬ素子１の電流変動は、先に述べたセンサーなどで計測されたデータをもとに、Ｖｃ発生回路２０がＶｃを上げ下げすることで回避可能である。

実施形態の画素回路を示す図である。電圧の変化状態を示す図である。画素のレイアウトを示す図である。画素回路の要部の断面構成を示す図である。別の実施形態の画素回路を示す図である。

符号の説明

１有機ＥＬ素子、２第１駆動トランジスタ、３保持容量、４第２駆動トランジスタ、５ゲートトランジスタ、６ゲートライン、７データライン、８第１電源ライン、９第２電源ライン、１０カソード電極、１１画素、１２絶縁膜、２０Ｖｃ発生回路。

Claims

駆動電流に応じて発光する有機ＥＬ素子と、
データ電圧が充電される保持容量と、
ゲートに前記保持容量の充電電圧を受けて駆動電流を前記有機ＥＬ素子に供給する第１駆動トランジスタと、
前記保持容量と、所定の電源とを接続し、有機ＥＬ素子における電圧降下に応じた電位をゲートに受けて前記保持容量への充電電流を流す第２駆動トランジスタと、
を有し、
前記第１駆動トランジスタおよび第２駆動トランジスタは、ｐチャネルトランジスタであり、前記第１駆動トランジスタのソースが第１電源に接続され、前記第２駆動トランジスタのソースが第２電源に接続され、前記第１電源より前記第２電源の方が高い電圧であり、
前記保持容量は、前記有機ＥＬ素子の有機層を誘電体層として利用する部分を含み、
前記保持容量にデータ電圧が充電され前記第１駆動トランジスタからの駆動電流が前記有機ＥＬ素子に流れる時点から前記第２駆動トランジスタが充電電流を前記保持容量に流し、保持容量の充電電圧の変化によって第１駆動トランジスタの駆動電流が停止することで、データ電圧に応じた期間であって、前記有機ＥＬ素子の電圧降下に応じた期間前記有機ＥＬ素子に駆動電流が供給される画素回路。
請求項１に記載の画素回路において、
前記保持容量は、前記有機ＥＬ素子の有機層を誘電体層として利用する一方の電極としての第１の保持容量と、前記第２駆動トランジスタのドレインを形成するポリシリコンの無機半導体を他方の電極として形成される第２の保持容量とでなる画素回路。