JP6207472B2 - 発光デバイス・ディスプレイを駆動するための方法およびシステム - Google Patents
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Description
レイを駆動するための方法およびシステムに関する。
の駆動バックプレーンを用いたアクティブ‐マトリクス有機発光ダイオード(AMOLE
D)ディスプレイが、アクティブ‐マトリクス液晶ディスプレイに対するその利点に起因
して、より魅力的なものとなった。a‐Siバックプレーンを使用するAMOLEDディ
スプレイは、たとえば、異なる基板の使用を広げ、かつ柔軟なディスプレイを実現可能に
する低温製造およびその低コスト製造を含む利点を有する。またOLEDは、広い視野角
を伴う高解像度ディスプレイをもたらす。
ックプレーン・エレクトロニクスを有し、かつ行および列のアレイとして配列されたピク
セルの行および列のアレイを含む。OLEDが電流駆動デバイスであることから、AMO
LEDのピクセル回路は、正確かつ一定の駆動電流を提供できる必要がある。
ルを図解している。図1において『Rowi』(i=1,2,3)は、AMOLEDディ
スプレイのi番目の行のマトリクス・ピクセル・アレイを表す。図1において『C』は、
ピクセル回路の駆動トランジスタのゲート‐ソース端子間にわたって補償電圧が現れる補
償電圧生成サイクルを表し、『VT‐GEN』は、駆動トランジスタのスレッショルド電
圧VTが生成されるVT生成サイクルを表し、『P』は、駆動トランジスタのゲートに対
してプログラミング電圧を印加することによってピクセル電流のレギュレーションが行わ
れる電流レギュレーション・サイクルを表し、『D』は、駆動トランジスタによりコント
ロールされた電流によってピクセル回路のOLEDが駆動される駆動サイクルを表す。
C』、VT生成サイクル『VT‐GEN』、電流レギュレーション・サイクル『P』、お
よび駆動サイクル『D』を含む。通常、これらの動作サイクルが、図1に示されるとおり
、マトリクス構造についてシーケンシャルに実行される。たとえば、第1行(すなわち、
Row1)の全プログラミング・サイクル(すなわち『C』、『VT‐GEN』、および
『P』)が実行され、その後、第2行(すなわち、Row2)がプログラムされる。
ルド電圧の生成に大きな時間配分を必要とすることから、このタイミング・スケジュール
が大面積ディスプレイで採用できない。さらに、2つの余分な動作サイクル(すなわち『
C』および『VT‐GEN』)の実行が、結果としてより大きな電力消費をもたらし、さ
らに余分なコントロール信号を必要として、それがより高い実装コストを招く。
およびシステムを提供することを目的とする。
アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイス、キ
ャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動トランジ
スタを有する。ピクセル回路は、プログラミングのためのパス、および駆動トランジスタ
のスレッショルドを生成するための第2のパスを含む。このシステムは、ピクセル・アレ
イにプログラミングのためのデータを提供するための第1のドライバ、および1つまたは
複数の駆動トランジスタのための駆動トランジスタのスレッショルドの生成をコントロー
ルするための第2のドライバを含む。第1のドライバおよび第2のドライバは、ピクセル
・アレイを駆動してプログラミングおよび生成動作を独立に実行する。
ィスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル・
アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ、
および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル回路は、プロ
グラミングのためのパス、および駆動トランジスタのスレッショルドを生成するための第
2のパスを含む。この方法は、1つまたは複数の駆動トランジスタのための駆動トランジ
スタのスレッショルドの生成をコントロールするステップ、そのコントロールするステッ
プとは独立に、ピクセル・アレイにプログラミングのためのデータを提供するステップを
含む。
セル・アレイを含むディスプレイ・システムが提供される。ピクセル回路は、発光デバイ
ス、キャパシタ、スイッチ・トランジスタ、および発光デバイスを駆動するための駆動ト
ランジスタを有する。このシステムは、ピクセル・アレイにプログラミングのためのデー
タを提供するための第1のドライバ、および行内の各ピクセル回路の老化ファクタを生成
し、対応するピクセル回路内にストアするための第2のドライバを含み、複数のフレーム
のための行内のピクセル回路のプログラミングおよび駆動は、ストアされた老化ファクタ
に基づく。ピクセル・アレイは、複数のセグメントに分割される。老化ファクタを生成す
るための第2のドライバによって駆動される信号ラインのうちの少なくとも1つは、セグ
メント内において共有される。
ディスプレイ・システムは、行および列で配列された複数のピクセル回路を含むピクセル
・アレイを含む。ピクセル回路は、発光デバイス、キャパシタ、スイッチ・トランジスタ
、および発光デバイスを駆動するための駆動トランジスタを有する。ピクセル・アレイは
、複数のセグメントに分割される。この方法は、各行について、セグメント信号を使用し
て各ピクセル回路の老化ファクタを生成し、老化ファクタを対応するピクセル回路内にス
トアするステップ、およびセグメント信号が各セグメントによって共有されること、およ
びストアされた老化ファクタに基づいて複数のフレームについて行内のピクセル回路をプ
ログラムし、駆動するステップを含む。
明らかなものとなろう。
機発光ダイオード(OLED)等の発光デバイスおよび薄膜トランジスタ(TFT)等の
複数のトランジスタを有するピクセル回路を使用して説明する。ピクセル回路は、OLE
D用のピクセル・ドライバを含むことができる。しかしながら、ピクセルがOLED以外
のいずれかの発光デバイスを含むこともでき、またピクセルがTFT以外のいずれかのト
ランジスタを含むこともできる。ピクセル回路内のトランジスタは、n型トランジスタ、
p型トランジスタ、またはそれらの組み合わせとすることができる。ピクセル内のトラン
ジスタは、アモルファス・シリコン、ナノ/マイクロ結晶質シリコン、ポリ・シリコン、
有機半導体テクノロジ(たとえば有機TFT)、NMOS/PMOSテクノロジまたはC
MOSテクノロジ(たとえば、MOSFET)を使用して製造できる。説明においては、
『ピクセル回路』および『ピクセル』が相互交換可能に使用されることがある。ピクセル
回路は、電流プログラム・ピクセルまたは電圧プログラム・ピクセルとすることができる
。以下の説明においては、『信号』および『ライン』が相互交換可能に使用されることが
ある。
ックを伴う。結果としてこれは、たとえばピクセルの老化、および処理の変動に起因する
ピクセル・エレメントの特性のシフトに抗して安定した電流を生成する。これは、OLE
Dの輝度の安定性を強化する。またこれは、電力消費および信号を低減し、結果として低
い実装コストをもたらす。
詳細に説明する。これらのスケジュールは、駆動トランジスタのスレッショルド電圧VT
を生成するためのサイクルの時間配分を拡張する。以下において説明するとおり、ディス
プレイ・アレイ内の行はセグメント化され、動作サイクルは、複数のカテゴリ、たとえば
2カテゴリに分割される。たとえば、第1のカテゴリが補償サイクルおよびVT生成サイ
クルを含み、第2のカテゴリが電流レギュレーション・サイクルおよび駆動サイクルを含
む。各カテゴリのための動作サイクルは、各セグメントについてシーケンシャルに実行さ
れるが、2つのカテゴリは、2つの隣接するセグメントについて実行される。たとえば、
電流レギュレーションおよび駆動サイクルが第1のセグメントについてシーケンシャルに
実行されている間、補償およびVT生成サイクルが第2のセグメントについて実行される
。
ント化されたタイミング・スケジュールの例を図解している。図2において『Rowk』
(k=1,2,3,...,j,j+1,j+2)は、ディスプレイ・アレイ内のk番目
の行を表し、矢印は、実行方向を示している。
生成サイクル『VT‐GEN』の時間配分を拡張する。これを達成するために、図2のセ
グメント化されたアドレシング・スキームが適用されるディスプレイ・アレイの行がいく
つかのセグメントとしてカテゴリ分けされる。各セグメントは、したがって、VT生成サ
イクルが実行される行を含む。図2においてRow1、Row2、Row3、...Ro
wjは、ディスプレイ・アレイの複数の行内の1つのセグメント内にある。
VT‐GEN』の実行を伴って開始する。その後、電流較正サイクル『P』がそのセグメ
ント全体について実行される。その結果としてVT生成サイクル『VT‐GEN』の時間
配分が、j.τPまで拡張され、それにおいてjは各セグメント内の行の数であり、τP
は、1番目の動作サイクル『C』(または電流レギュレーション・サイクル)の時間配分
である。
行の数、Zはセグメント内の反復回数の関数である。たとえば、図2においては、VT生
成が、セグメントの第1行から開始して最後の行に至り(1番目の反復)、その後プログ
ラミングが第1行から開始して最後の行に至る(2番目の反復)。したがって、Zが2に
セットされる。反復回数が増加すると、フレーム時間がZ×n×τPになり、それにおい
てZは反復回数であり、2より大きくなることがある。
イミング・スケジュールの例を図解している。図3において『Rowk』(k=1,2,
3,...,j,j+1)は、ディスプレイ・アレイ内のk番目の行を表す。
ル『C』、VT生成サイクル『VT‐GEN』、電流レギュレーション・サイクル『P』
、および駆動サイクル『D』を含む。
拡張するが、τPがτF/nとして保存され、それにおいてτPは1番目の動作サイクル
『C』の時間配分であり、τFはフレーム時間、nはディスプレイ・アレイ内の行の数で
ある。図3において、Row1〜Rowjは、ディスプレイ・アレイの複数の行内のセグ
メント内にある。
クル『P』が、次のセグメントの1番目の動作サイクル『C』と並列に実行される。この
ようにこのディスプレイ・アレイは、並列動作をサポートするべく設計され、すなわち互
いに影響を及ぼし合うことなく異なるサイクルを、たとえば補償およびプログラミング、
VT生成および電流レギュレーションを独立に実行する能力を有する。
・アレイ構造の例を図解している。図4においてSEL[a](a=1,...,m)は
、行を選択する選択信号を表し、CTRL[b](b=1,...,m)は、行内の各ピ
クセルにおいて駆動TFTのスレッショルド電圧を生成するコントロール信号を表し、V
DATA[c](c=1,...,n)は、プログラミング・データを提供するデータ信
号を表す。図4のAMOLEDディスプレイ10は、行および列で配列された複数のピク
セル回路12、SEL[a]およびCTRL[b]をコントロールするためのアドレス・
ドライバ14、およびVDATA[c]をコントロールするためのデータ・ドライバ16
を含む。ピクセル回路12の行(たとえばRow1,...,Rowm‐h,Rowm‐
h+1,...,Rowm)は、上記のとおりにセグメント化される。特定のサイクルを
並列に実行するために、AMOLEDディスプレイ10は、並列動作をサポートするべく
設計されている。
ュールが適用できるピクセル回路の例を図解している。図5のピクセル回路50は、OL
ED 52、ストレージ・キャパシタ54、駆動TFT 56、およびスイッチTFT
58および60を含む。選択ラインSEL1がスイッチTFT 58のゲート端子に接続
されている。選択ラインSEL2がスイッチTFT 60のゲート端子に接続されている
。スイッチTFT 58の第1の端子は、データ・ラインVDATAに接続され、スイッ
チTFT 58の第2の端子は、ノードA1において駆動TFT 56のゲートに接続さ
れる。スイッチTFT 60の第1の端子は、ノードA1に接続され、スイッチTFT
60の第2の端子は、グラウンド・ラインに接続される。駆動TFT 56の第1の端子
は、コントロール可能な電圧源VDDに接続され、駆動TFT 56の第2の端子は、ノ
ードB1においてOLED 52のアノード電極に接続される。ストレージ・キャパシタ
54の第1の端子は、ノードA1に接続され、ストレージ・キャパシタ54の第2の端子
は、ノードB1に接続される。ピクセル回路50は、セグメント化されたタイミング・ス
ケジュール、並列タイミング・スケジュール、およびそれらの組み合わせとともに使用可
能である。
は、トランジスタ58によりVDATAラインを通じて実行される。したがって、このピ
クセルは、並列動作を実装できる。
。図7において『X11』、『X12』、『X13』、および『X14』は、動作サイク
ルを表す。X11は図2および3の『C』に対応し、X12は図2および3の『VT‐G
EN』に対応し、X13は図2および3の『P』に対応し、X14は図2および3の『D
』に対応する。
1の間に負の電圧(‐Vcomp)まで充電され、その間、駆動TFT 56のゲート電
圧はゼロである。2番目の動作サイクルX12の間には、ノードB1が‐VTまで充電さ
れ、それにおいてVTは駆動TFT 56のスレッショルドである。このサイクルX12
は、それがスイッチ・トランジスタ60を介して実行され、スイッチ・トランジスタ58
を介さないことからデータ・ラインVDATAに影響を及ぼすことなく実行可能であり、
その結果、別の行のための別の行の動作サイクルを実行することが可能になる。3番目の
動作サイクルX13の間に、ノードA1がプログラミング電圧VPまで充電され、結果と
してVGS=VP+VTが得られ、それにおいてVGSは、駆動TFT 56のゲート‐
ソース電圧を表す。
ュールが適用できるピクセル回路の別の例を図解している。図7のピクセル回路70は、
OLED 72、ストレージ・キャパシタ74および76、駆動TFT 78、およびス
イッチTFT 80、82、および84を含む。第1の選択ラインSEL1が、スイッチ
TFT 80および82のゲート端子に接続されている。第2の選択ラインSEL2が、
スイッチTFT 84のゲート端子に接続されている。スイッチTFT 80の第1の端
子は、OLED 72のカソードに接続され、スイッチTFT 80の第2の端子は、ノ
ードA2において駆動TFT 78のゲート端子に接続される。スイッチTFT 82の
第1の端子は、ノードB2に接続され、スイッチTFT 82の第2の端子は、グラウン
ド・ラインに接続される。スイッチTFT 84の第1の端子は、データ・ラインVDA
TAに接続され、スイッチTFT 84の第2の端子は、ノードB2に接続される。スト
レージ・キャパシタ74の第1の端子は、ノードA2に接続され、ストレージ・キャパシ
タ74の第2の端子は、ノードB2に接続される。ストレージ・キャパシタ76の第1の
端子は、ノードB2に接続され、ストレージ・キャパシタ76の第2の端子は、グラウン
ド・ラインに接続される。駆動TFT 78の第1の端子は、OLED 72のカソード
電極に接続され、駆動TFT 78の第2の端子は、グラウンド・ラインに結合される。
OLED 72のアノード電極は、コントロール可能な電圧源VDDに結合される。ピク
セル回路70は、セグメント化されたタイミング・スケジュール、並列タイミング・スケ
ジュール、およびそれらの組み合わせを採用することができる。
ーションは、トランジスタ84によりVDATAラインを通じて実行される。したがって
、このピクセルは、並列動作を実装できる。
。図8において『X21』、『X22』、『X23』、および『X24』は、動作サイク
ルを表す。
対応し、X23は図2および3の『P』に対応し、X24は図2および3の『D』に対応
する。
圧の追加にブートストラップ効果を採用しており、それにおいてVTは、駆動TFT 7
8のスレッショルド電圧である。1番目の動作サイクルx21の間に、ノードA2が補償
電圧VDD‐VOLEDまで充電され、ノードB2がグラウンドまで放電されるが、それ
においてVOLEDは、OLED 72の電圧である。2番目の動作サイクルX22の間
に、ノードA2における電圧が駆動TFT 78のVTまで変化される。電流レギュレー
ションは、3番目の動作サイクルX23の間に生じ、その間にノードB2がプログラミン
グ電圧VPまで充電され、その結果、ノードA2がVP+VTまで変化する。
ュールは、ピクセル回路が駆動TFTの正確なスレッショルド電圧を生成するための充分
な時間を提供する。その結果として、ピクセルの老化、処理の変動、またはそれらの組み
合わせに抗して安定した電流が生成される。動作サイクルは、セグメント内の1つの行の
プログラミング・サイクルに、そのセグメント内の別の行のプログラミング・サイクルが
オーバーラップするようにセグメント内において共有される。したがって、高い表示速度
を、ディスプレイのサイズとは無関係に維持できる。
ドレシング・スキームによれば、ディスプレイ・アレイ内の行が、いくつかのセグメント
に分割される。ピクセル回路の老化ファクタ(たとえば、駆動TFTのスレッショルド電
圧、OLED電圧)はピクセル内にストアされる。ストアされている老化ファクタは、複
数のフレームのために使用される。老化ファクタの生成に必要な1またはそれより多くの
信号は、そのセグメント内において共有される。
る。その後、そのセグメントが正常な動作に置かれる。スレッショルド電圧の生成に必要
なデータ・ラインおよび選択ラインを除くすべての余分な信号は(たとえば、図10のV
SS)、各セグメント内の行の間において共有される。TFTの漏れ電流が小さいとすれ
ば、妥当なストレージ・キャパシタを使用したVTの蓄積は、より頻繁でない補償サイク
ルに帰結する。その結果、電力消費が劇的に低減する。
当てられる時間がセグメント内の行数倍に拡張され、より精密な補償をもたらす。a‐S
i:TFTの漏れ電流が小さい(たとえば10‐14台)ことから、生成されたVTをキ
ャパシタ内に蓄積し、ほかのいくつかのフレームに使用することができる。その結果、次
の後補償フレームの間の動作サイクルがプログラミングおよび駆動サイクルに還元される
。したがって、外部ドライバに、および寄生キャパシタンスの充電/放電に関連付けされ
る電力消費が同じいくつかのフレームの間で分割される。
レシング・スキームの例を図解している。共有シグナリング・アドレシング・スキームは
、インターフェースおよびドライバの複雑性を低減する。
2および3についての場合と同様にいくつかのセグメントに分割される。図9において、
『Row[j,k]』(k=1,2,3,...,h)は、j番目のセグメント内のk番
目の行を表し、『h』は各セグメント内の行の数であり、『L』は、同一の生成済みVT
を使用するフレームの数である。図9において、『Row[j,k]』(k=1,2,3
,...,h)は1つのセグメント内であり、『Row[j‐1,k]』(k=1,2,
3,...,h)は別のセグメント内である。
、図9の301)、プログラミング・サイクル『P』、および駆動サイクル『D』を含む
。補償区間300は、駆動TFTのスレッショルド電圧が生成されてピクセル内に蓄積さ
れる生成フレーム・サイクル302、補償サイクル『C & VT‐GEN』(たとえば
、図9の301)をディスプレイの通常の動作のほかに、および通常の動作フレームであ
るL‐1個の後補償フレーム・サイクル304を含む。生成フレーム・サイクル302は
、1つのプログラミング・サイクル『P』および1つの駆動サイクル『D』を含む。L‐
1個の後補償フレーム・サイクル304は、プログラミング・サイクル『P』および駆動
サイクル『D』のセットを直列に含む。
開始し、τPはプログラミング・サイクル『P』に割り当てられた時間配分である。最後
のフレームにおける駆動サイクル『D』のタイミングは、各行について、i×τPだけ縮
小され、それにおいて『i』は、そのセグメント内のその行に先行する行の数である(た
とえば、Row[j,h]の場合は(h‐1))。
いことから、遅れ時間の効果は無視できる。しかしながら、この効果を最小化するため、
遅れ時間に起因する平均輝度の損失がすべての行にわたって等しくなるように、その都度
プログラミング方向を変更するか、この効果を、補償サイクルの前および後のフレームの
プログラミング電圧において考慮する。たとえば、行のプログラミングのシーケンスを各
VT生成サイクルの後に変更する(すなわち、上から下と、下から上に向かうプログラミ
ングを反復する)。
を図解している。図10のピクセル回路90は、OLED 92、ストレージ・キャパシ
タ94および96、駆動TFT 98、およびスイッチTFT 100、102、および
104を含む。このピクセル回路90は、図7のピクセル回路70に類似である。駆動T
FT 98、スイッチTFT 100、および第1のストレージ・キャパシタ94は、ノ
ードA3において接続される。スイッチTFT 102および104、および第1および
第2のストレージ・キャパシタ94および96は、ノードB3において接続される。OL
ED 92、駆動TFT 98、およびスイッチTFT 100は、ノードC3において
接続される。スイッチTFT 102、第2のストレージ・キャパシタ96、および駆動
TFT 98は、コントロール可能な電圧源VSSに接続される。
る。図11において、『X31』、『X32』、『X33』、『X34』、および『X3
5』は、動作サイクルを表す。
X34は、図9の『P』に対応し、X35は図9の『D』に対応する。
ミング電圧の追加にブートストラップ効果を採用しており、それにおいてVTは、駆動T
FT 98のスレッショルド電圧である。補償サイクル(たとえば図9の301)は、最
初の3サイクルX31、X32、およびX33を含む。1番目の動作サイクルX31の間
に、ノードA3が補償電圧VDD‐VOLEDまで充電される。1番目の動作サイクルX
31のタイミングは、不要な放射の効果をコントロールするために小さい。2番目の動作
サイクルX32の間に、VSSが高い正電圧V1(たとえば、V1=20V)まで上昇し
、したがってノードA3が高い電圧にブートストラップされ、またノードC3もV1まで
上昇し、その結果としてOLED 92をオフにする。3番目の動作サイクルX33の間
に、ノードA3の電圧がスイッチTFT 100および駆動TFT 98を通じて放電さ
れてV2+VTに落ち着くが、それにおいてVTは駆動TFT 98のスレッショルド電
圧であり、V2は、たとえば16ボルトである。VSSは、電流レギュレーション・サイ
クルの前にゼロになり、ノードA3はVTになる。プログラミング電圧VPGが、4番目
の動作サイクルX34の間にブートストラップによって生成済みのVTに追加される。電
流レギュレーションは、4番目の動作サイクルX34内に生じ、その間にノードB3がプ
ログラミング電圧VPG(たとえば、VPG=6V)まで充電される。したがって、ノー
ドA3における電圧がVPG+VTに変化し、結果としてVTとは独立のオーバードライ
ブ電圧をもたらす。5番目のサイクルX35(駆動サイクル)の間のピクセル回路の電流
は、VTのシフトと独立になる。ここでは、VT生成区間の間のVTの蓄積に第1のスト
レージ・キャパシタ94が使用される。
において『ΔVT』は、駆動TFT(たとえば、図10の98)のスレッショルド電圧に
おけるシフトを表し、『lpixel内誤差(%)』は、ΔVTによって引き起こされる
ピクセル電流内の変化を表す。図12に示されているとおり、図10のピクセル回路90
は、駆動TFTのVT内における2Vのシフトの後でさえ、高度に安定した電流を提供す
る。
の例を図解している。図13のピクセル回路110は、図10のピクセル回路90に類似
であるが、2つのスイッチTFTを含む。ピクセル回路110は、OLED 112、ス
トレージ・キャパシタ114および116、駆動TFT 118、およびスイッチTFT
120および122を含む。駆動TFT 118、スイッチTFT 120、および第
1のストレージ・キャパシタ114は、ノードA4において接続される。スイッチTFT
122および第1および第2のストレージ・キャパシタ114および116は、ノード
B4において接続される。OLED 112のカソード、駆動TFT 118、およびス
イッチTFT 120は、ノードC4において接続される。第2のストレージ・キャパシ
タ116および駆動TFT 118は、コントロール可能な電圧源VSSに接続される。
いる。図15において、『X41』、『X42』、『X43』、『X44』、および『X
44』は、動作サイクルを表す。X41、X42、およびX43は、補償サイクル(たと
えば図9の301)に対応し、X44は、図9の『P』に対応し、X45は図9の『D』
に対応する。
ラミング電圧の追加にブートストラップ効果を採用している。補償サイクル(たとえば図
9の301)は、最初の3サイクルX41、X42、およびX43を含む。1番目の動作
サイクルX41の間に、ノードA4が補償電圧VDD‐VOLEDまで充電される。1番
目の動作サイクルX41のタイミングは、不要な放射の効果をコントロールするために小
さい。2番目の動作サイクルX42の間に、VSSが高い正電圧V1(たとえば、V1=
20V)まで上昇し、したがってノードA4が高い電圧にブートストラップされ、またノ
ードC4もV1まで上昇し、その結果としてOLED 112をオフにする。3番目の動
作サイクルX43の間に、ノードA4の電圧がスイッチTFT 120および駆動TFT
118を通じて放電されてV2+VTに落ち着くが、それにおいてVTは駆動TFT
118のスレッショルド電圧であり、V2は、たとえば16ボルトである。VSSは、電
流レギュレーション・サイクルの前にゼロになり、ノードA4はVTになる。プログラミ
ング電圧VPGが、4番目の動作サイクルX44の間にブートストラップによって生成済
みのVTに追加される。電流レギュレーションは、4番目の動作サイクルX44内に生じ
、その間にノードB4がプログラミング電圧VPG(たとえば、VPG=6V)まで充電
される。したがって、ノードA4における電圧がVPG+VTに変化し、結果としてVT
とは独立のオーバードライブ電圧をもたらす。5番目のサイクルX45(駆動サイクル)
の間のピクセル回路の電流は、VTのシフトと独立になる。ここでは、VT生成区間の間
のVTの蓄積に第1のストレージ・キャパシタ114が使用される。
ている。図15において、GSEL[a](a=1,...,k)は図10のSEL2に
対応し、SEL1[b](b=1,...,m)は図10のSEL1に対応し、GVSS
[c](c=1,...,k)図10のVSSに対応し、VDATA[d](d=1,.
..,n)は図10のVDATAに対応する。図15のAMOLEDディスプレイ200
は、行および列で配列された複数のピクセル回路90、GSEL[a]、SEL1[b]
、およびGVSS[c]をコントロールするためのアドレス・ドライバ204、およびV
DATA[s]をコントロールするためのデータ・ドライバ206を含む。ピクセル回路
90の行は、前述のとおりにセグメント化される。図15には、例としてセグメント[1
]およびセグメント[k]が示されている。
が互いに接続されてGSELおよびGVSS信号を形成している。
ている。図17において、GSEL[a](a=1,...,k)は図14のSEL2に
対応し、SEL1[b](b=1,...,m)は図14のSEL1に対応し、GVSS
[c](c=1,...,k)図14のVSSに対応し、VDATA[d](d=1,.
..,n)は図14のVDATAに対応する。図16のAMOLEDディスプレイ210
は、行および列で配列された複数のピクセル回路110、GSEL[a]、SEL1[b
]、およびGVSS[c]をコントロールするためのアドレス・ドライバ214、および
VDATA[s]をコントロールするためのデータ・ドライバ216を含む。ピクセル回
路110の行は、前述のとおりにセグメント化される。図15には、例としてセグメント
[1]およびセグメント[k]が示されている。
が互いに接続されてGSELおよびGVSS信号を形成している。
間においてVSSおよびGSEL信号を共有することによってその面積を減少させること
ができる。それに加えて、同一セグメント内のGVSSおよびGSELが併合されてセグ
メントGVSSおよびGSELラインが形成される。したがって、コントロール信号が低
減される。さらに、信号を駆動するブロックの数もまた低減され、より低い電力消費およ
びより低い実装コストがもたらされる。
らに別の例を図解している。図17のピクセル回路は、OLED 132、ストレージ・
キャパシタ134および136、駆動TFT 138、およびスイッチTFT 140、
142、および144を含む。第1の選択ラインSELが、スイッチTFT 142のゲ
ート端子に接続される。第2の選択ラインGSELが、スイッチTFT 144のゲート
端子に接続される。GCOMP信号ラインが、スイッチTFT 140のゲート端子に接
続される。スイッチTFT 140の第1の端子は、ノードA5に接続され、スイッチT
FT 140の第2の端子は、ノードC5に接続される。駆動TFT 138の第1の端
子は、ノードC5に接続され、駆動TFT 138の第2の端子は、OLED 132の
アノードに接続される。スイッチTFT 142の第1の端子は、データ・ラインVDA
TAに接続され、スイッチTFT 142の第2の端子は、ノードB5に接続される。ス
イッチTFT 144の第1の端子は、電圧源VDDに接続され、スイッチTFT 14
4の第2の端子は、ノードC5に接続される。第1のストレージ・キャパシタ134の第
1の端子は、ノードA5に接続され、第1のストレージ・キャパシタ134の第2の端子
は、ノードB5に接続される。第2のストレージ・キャパシタ136の第1の端子は、ノ
ードB5に接続され、第2のストレージ・キャパシタ136の第2の端子は、VDDに接
続される。
いる。図18において、動作サイクルX51、X52、X53、およびX54は、生成フ
レーム・サイクル(たとえば図9の302)を形成し、2番目の動作サイクルX53およ
びX54は、後補償フレーム・サイクル(たとえば図9の304)を形成する。X53お
よびX54は、通常の動作サイクルであるが、残りは補償サイクルである。
ラミング電圧の追加にブートストラップ効果を採用しており、それにおいてVTは、駆動
TFT 138のスレッショルド電圧である。補償サイクル(たとえば図9の301)は
、最初の2サイクルX51およびX52を含む。1番目の動作サイクルX51の間に、ノ
ードA5が補償電圧まで充電され、ノードB5が、スイッチTFT 142およびVDA
TAを介してVREFまで充電される。1番目の動作サイクルX51のタイミングは、不
要な放射の効果をコントロールするために小さい。2番目の動作サイクルX52の間にG
SELがゼロになり、したがってスイッチTFT 144をオフにする。ノードA5の電
圧はスイッチTFT 140および駆動TFT 138を介して放電されてVOLED+
VTに落ち着くが、それにおいてVOLEDはOLED 132の電圧であり、VTは駆
動TFT 138のスレッショルド電圧である。プログラミング・サイクルの間、すなわ
ち3番目の動作サイクルX53の間に、ノードB5がVP+VREFまで充電されるが、
それにおいてVPはプログラミング電圧である。したがって、駆動TFT 138のゲー
ト電圧がVOLED+VT+VPになる。ここでは、補償区間の間のVT+VOLEDの
蓄積に第1のストレージ・キャパシタ134が使用される。
造の例を図解している。図19においてGSEL[a](a=1,...,k)は、図1
7のGSELに対応し、SEL[b](b=1,...,m)は、図17のSEL1に対
応し、GCMP[c](c=1,...,k)は、図17のGCOMPに対応し、VDA
TA[d](d=1,...,n)は、図17のVDATAに対応する。図19のAMO
LEDディスプレイ220は、行および列で配列された複数のピクセル回路130、SE
L[a]、GSEL[b]、およびGCOMP[c]をコントロールするためのアドレス
・ドライバ224、およびVDATA[c]をコントロールするためのデータ・ドライバ
226を含む。ピクセル回路130の行は、前述のとおりにセグメント化される(たとえ
ば、セグメント[1]およびセグメント[k])。
COMP信号が互いに接続されてGSELおよびGCOMPラインを形成している。GS
ELおよびGCOMP信号は、そのセグメント内において共有される。それに加えて、同
一セグメント内のGVSSおよびGSELが併合されてセグメントGVSSおよびGSE
Lラインが形成される。したがって、コントロール信号が低減される。さらに、信号を駆
動するブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもた
らされる。
解している。図20のピクセル回路150は、図17のピクセル回路130に類似である
。ピクセル回路150は、OLED 152、ストレージ・キャパシタ154および15
6、駆動TFT 158、およびスイッチTFT 160、162、および164を含む
。スイッチTFT 164のゲート端子は、GSELではなくコントロール可能な電圧源
VDDに接続される。駆動TFT 158、スイッチTFT 162、および第1のスト
レージ・キャパシタ154は、ノードA6に接続される。スイッチTFT 162および
第1および第2のストレージ・キャパシタ154および156は、ノードB6に接続され
る。駆動TFT 158およびスイッチTFT 160および164は、ノードC6に接
続される。
いる。図21において、動作サイクルX61、X62、X63、およびX64は、生成フ
レーム・サイクル(たとえば図9の302)を形成し、2番目の動作サイクルX63およ
びX64は、後補償フレーム・サイクル(たとえば図9の304)を形成する。
ラミング電圧の追加にブートストラップ効果を採用しており、それにおいてVTは、駆動
TFT 158のスレッショルド電圧である。補償サイクル(たとえば図9の301)は
、最初の2サイクルX61およびX62を含む。1番目の動作サイクルX61の間に、ノ
ードA6が補償電圧まで充電され、ノードB6が、スイッチTFT 162およびVDA
TAを介してVREFまで充電される。1番目の動作サイクルx61のタイミングは、不
要な放射の効果をコントロールするために小さい。2番目の動作サイクルx62の間にV
DDがゼロになり、したがってスイッチTFT 164をオフにする。ノードA6の電圧
はスイッチTFT 160および駆動TFT 158を介して放電されてVOLED+V
Tに落ち着くが、それにおいてVOLEDはOLED 152の電圧であり、VTは駆動
TFT 158のスレッショルド電圧である。プログラミング・サイクルの間、すなわち
3番目の動作サイクルx63の間に、ノードB6がVP+VREFまで充電されるが、そ
れにおいてVPはプログラミング電圧である。駆動TFT 158のゲート電圧がVOL
ED+VT+VPとなることが明らかにされた。ここでは、補償区間の間のVT+VOL
EDの蓄積に第1のストレージ・キャパシタ154が使用される。
造の例を図解している。図22においてSEL[a](a=1,...,m)は、図22
のSELに対応し、GCMP[b](b=1,...,K)は、図22のGCOMPに対
応し、GVDD[c](c=1,...,k)は、図22のVDDに対応し、VDATA
[d](d=1,...,n)は、図22のVDATAに対応する。図22のAMOLE
Dディスプレイ230は、行および列で配列された複数のピクセル回路150、SEL[
a]、GCOMP[b]、およびGVDD[c]をコントロールするためのアドレス・ド
ライバ234、およびVDATA[c]をコントロールするためのデータ・ドライバ23
6を含む。ピクセル回路230の行は、前述のとおりにセグメント化される(たとえば、
セグメント[1]およびセグメント[k])。
号が互いに接続されてGVDDおよびGCOMPラインを形成している。GVDDおよび
GCOMP信号は、そのセグメント内において共有される。それに加えて、同一セグメン
ト内のGVDDおよびGCOMPが併合されてセグメントGVDDおよびGCOMPライ
ンが形成される。したがって、コントロール信号が低減される。さらに、信号を駆動する
ブロックの数もまた低減され、より低い電力消費およびより低い実装コストがもたらされ
る。
確なスレッショルド電圧が生成される。これは電力消費および信号を低減し、結果として
より低い実装コストをもたらす。
とオーバーラップされる。したがって、高い表示速度を、ディスプレイのサイズとは無関
係に維持できる。
れるVTは、ストレージ・キャパシタンスおよび駆動TFTのパラメータの関数であり、
その結果として特殊な不整合が、駆動トランジスタの所定のスレッショルド電圧のための
ストレージ・キャパシタ内の不整合の中で関連付けされる影響を生成されるVTに及ぼす
。VT生成サイクルの時間の増加は、生成されるVTに対するその特殊な不整合の効果を
低減する。本発明の実施態様によれば、フレーム・レートに影響を与えること、または行
数を低減することのいずれも伴わずにVTに割り当てられるタイミングの拡張が可能であ
り、したがって不完全な補償および空間的不整合の効果を、パネルのサイズとは無関係に
低減することができる。
ョルド電圧VTの高精度リカバリを可能にする。その結果としてパネル全体の一様性が向
上する。それに加えて、アドレシング・スキームのためのピクセル回路は、ピクセルの老
化に従って、予測可能な、より高い電流を提供することが可能であり、それによりOLE
Dの輝度の低下を補償する。
善し、またOLEDの輝度の低下も補償する。電力消費および実装コストにおけるオーバ
ーヘッドは、既存の補償駆動スキームと比較して90%超低減される。
電力応用に向いている。モバイル応用は、限定ではないが携帯情報端末(PDA)、携帯
電話等とすることができる。
者には明らかであろうが、請求項内に定義されている本発明の範囲から逸脱することなし
に多くの変形および修正を行うことが可能である。
16 データ・ドライバ、50 ピクセル回路、52 OLED、54 ストレージ・キ
ャパシタ、56 駆動TFT;トランジスタ、58 スイッチTFT;トランジスタ;ス
イッチ・トランジスタ、60 スイッチTFT;トランジスタ;スイッチ・トランジスタ
、70 ピクセル回路、72 OLED、74 ストレージ・キャパシタ、76 ストレ
ージ・キャパシタ、78 駆動TFT、80 スイッチTFT、82 スイッチTFT、
84 スイッチTFT、90 ピクセル回路、92 OLED、94 ストレージ・キャ
パシタ、96 ストレージ・キャパシタ、98 駆動TFT、100 スイッチTFT、
102 スイッチTFT、104 スイッチTFT、110 ピクセル回路、112 O
LED、114 ストレージ・キャパシタ、116 ストレージ・キャパシタ、118
駆動TFT、120 スイッチTFT、122 スイッチTFT、130 ピクセル回路
、132 OLED、134 ストレージ・キャパシタ、136 ストレージ・キャパシ
タ、138 駆動TFT、140 スイッチTFT、142 スイッチTFT、144
スイッチTFT、150 ピクセル回路、152 OLED、154 ストレージ・キャ
パシタ、156 ストレージ・キャパシタ、158 駆動TFT、160 スイッチTF
T、162 スイッチTFT、164 スイッチTFT、200 AMOLEDディスプ
レイ、204 アドレス・ドライバ、206 データ・ドライバ、210 AMOLED
ディスプレイ、214 アドレス・ドライバ、216 データ・ドライバ、220 AM
OLEDディスプレイ、224 アドレス・ドライバ、226 データ・ドライバ、23
0 AMOLEDディスプレイ、234 アドレス・ドライバ、236 データ・ドライ
バ、300 補償区間、302 生成フレーム・サイクル、304 後補償フレーム・サ
イクル。
Claims (10)
- ディスプレイ・システムであって、
行及び列で配列された複数のピクセル回路含み、複数のセグメントに分割され、各セグメントがピクセル・アレイの2以上の行の中に複数のピクセル回路のサブセットを含む、ピクセル・アレイであって、
各ピクセル回路が、発光デバイス、キャパシタ、前記発光デバイスを駆動するための駆動トランジスタ、プログラミング動作の間にデータ・ラインからのプログラミングデータを前記キャパシタに保存させるように前記ピクセル回路をプログラムするための前記データ・ラインに接続された第1のスイッチ・トランジスタ、及び、スレッショルド電圧生成動作の間に前記駆動トランジスタのスレッショルド電圧を生成するための第2のスイッチ・トランジスタを有する、ピクセル・アレイと、
ドライバであって、各セグメントについて、
前記セグメントの第1の行の複数のピクセル回路の中の1つのピクセル回路である第1のピクセル回路の中の前記第2のスイッチ・トランジスタを、前記第1のピクセル回路の前記スレッショルド電圧生成動作の間に、動作させることで、前記駆動トランジスタの前記スレッショルド電圧を生成させ、
前記第1のピクセル回路の前記スレッショルド電圧生成動作の間に、前記セグメントの第2の行の中の1つのピクセル回路である第2のピクセル回路の前記第1のスイッチ・トランジスタを動作させることで、前記第2のピクセル回路をプログラムさせ、
前記第1のピクセル回路の前記スレッショルド電圧生成動作は、(a)前記ディスプレイ・システムの1フレームのピクセル回路のプログラミングが終了するまでの時間を行数で除算して得られる行時間配分よりも長い継続時間を有し、(b)前記駆動トランジスタが接続された調整可能な電源を用いて、前記キャパシタと前記駆動トランジスタのゲート端子との間のノードをリセットすることで、前記第1のピクセル回路を前記スレッショルド電圧生成動作に先立ち事前充電する、
ように構成されたドライバと、
を含み、
前記ドライバは、さらに、前記複数のセグメントの中の1以上のセグメントのそれぞれが、ディスプレイ・データでプログラムされるか、または、発光するように駆動されて、前記スレッショルド電圧生成動作が行われていない間、前記複数のセグメントの他のセグメントのそれぞれにおいて、前記スレッショルド電圧生成動作を実行するように構成される、
ディスプレイ・システム。 - 請求項1に記載のディスプレイ・システムにおいて、
前記ドライバはさらに、
各セグメントについて、
前記第2のピクセル回路をプログラムした後、前記第1のピクセル回路で前記スレッショルド電圧生成動作が実行される間に第3のピクセル回路の前記第1のスイッチ・トランジスタを動作させることによって、前記セグメントの第3の行の中の1つのピクセル回路である第3のピクセル回路をプログラムすることで、前記第1のピクセル回路で前記スレッショルド電圧が生成される間に、前記第2のピクセル回路と前記第3のピクセル回路の両方がプログラムされるように構成される、ディスプレイ・システム。 - 請求項1に記載のディスプレイ・システムにおいて、
前記複数のピクセル回路のそれぞれは、前記スレッショルド電圧生成動作の第1の段階の間に事前充電され、前記スレッショルド電圧生成動作の第2の段階の間に前記スレッショルド電圧が前記キャパシタに充電され、前記スレッショルド電圧生成動作の前記第2の段階は、前記第1の段階よりも長い継続時間を有する、ディスプレイ・システム。 - 請求項3に記載のディスプレイ・システムにおいて、
前記調整可能な電源は、接続されている駆動トランジスタへ供給する電圧を、前記スレッショルド電圧生成動作の前記第1の段階の間に前記複数のピクセル回路のそれぞれにおいて、前記キャパシタと前記駆動トランジスタのゲート端子との間のノードより負側の電圧に設定する、ディスプレイ・システム。 - 請求項1に記載のディスプレイ・システムにおいて、
前記第1のピクセル回路及び前記第2のピクセル回路は、前記ピクセル・アレイのデータ・ラインを共有し、前記第1のピクセル回路の前記スレッショルド電圧生成動作が、前記データ・ラインに影響を与えることなく実行される、ディスプレイ・システム。 - 請求項1に記載のディスプレイ・システムにおいて、
前記複数のピクセル回路はそれぞれ、前記第1のスイッチ・トランジスタのゲート端子が第1の選択ラインに接続され、前記第2のスイッチ・トランジスタのゲート端子が第2の選択ラインに接続され、前記第1の選択ライン及び前記第2の選択ラインが前記ドライバにより駆動され、前記第2のスイッチ・トランジスタの第1の端子が前記駆動トランジスタの前記ゲート端子に接続され、前記第1のスイッチ・トランジスタの第1の端子が前記データ・ラインに接続され、前記第1のスイッチ・トランジスタの第2の端子が前記駆動トランジスタの前記ゲート端子に接続され、前記データ・ラインが前記ドライバにより駆動され、前記キャパシタが、前記駆動トランジスタの前記ゲート端子と前記発光デバイスとの間に接続されて構成される、ディスプレイ・システム。 - 請求項1に記載のディスプレイ・システムにおいて、
前記複数のピクセル回路はそれぞれ、前記キャパシタが第1のキャパシタであり、前記複数のピクセル回路のそれぞれがさらに第2のキャパシタ及び第3のスイッチ・トランジスタを含んで構成され、前記複数のピクセル回路はそれぞれ、前記第1のスイッチ・トランジスタのゲート端子が第1の選択ラインに接続され、前記第2のスイッチ・トランジスタ及び前記第3のスイッチ・トランジスタのゲート端子が第2の選択ラインに接続され、前記第1の選択ライン及び前記第2の選択ラインが前記ドライバにより駆動され、前記第1のスイッチ・トランジスタの第1の端子が前記データ・ラインに接続され、前記第1のスイッチ・トランジスタの第2の端子が前記第1のキャパシタ及び前記第2のキャパシタに接続され、前記第2のスイッチ・トランジスタの第1の端子が前記第1のキャパシタ及び前記第2のキャパシタに接続され、前記第3のスイッチ・トランジスタの第1の端子が前記駆動トランジスタ及び前記発光デバイスに接続され、前記第3のスイッチ・トランジスタの第2の端子が前記駆動トランジスタのゲート端子に接続され、前記第1のキャパシタ及び前記第2のキャパシタが前記駆動トランジスタの前記ゲート端子に直列に接続されて構成される、ディスプレイ・システム。 - ディスプレイを駆動する方法であって、
前記ディスプレイが、
行及び列で配列された複数のピクセル回路を含み、複数のセグメントに分割され、各セグメントがピクセル・アレイの2以上の行の中に複数のピクセル回路のサブセットを含む、ピクセル・アレイであって、各ピクセル回路が、発光デバイス、キャパシタ、発光するように前記発光デバイスを駆動するための駆動トランジスタ、前記キャパシタに保存されたデータ・ラインからのプログラミングデータのプログラミング動作の間、前記ピクセル回路をプログラムするためのデータ・ラインに接続された第1のスイッチ・トランジスタ、及び、前記駆動トランジスタのスレッショルド電圧を生成するための第2のスイッチ・トランジスタを有する、ピクセル・アレイを含み、
前記方法が、
各セグメントについて、
前記セグメントの第1の行の中の1つのピクセル回路である第1のピクセル回路のスレッショルド電圧生成動作の間、前記第1のピクセル回路に関連付けられたデータ・ラインに影響を与えることなく、前記スレッショルド電圧を生成するように第1のピクセル回路の第2のスイッチ・トランジスタをコントロールすることにより、前記第1のピクセル回路で駆動トランジスタのスレッショルド電圧を生成するステップと、
前記第1のピクセル回路に関連付けられた前記データ・ラインを介して前記セグメントの第2の行の中の1つのピクセル回路である第2のピクセル回路をプログラムするように前記第2のピクセル回路の前記第1のスイッチ・トランジスタをコントロールすることにより、前記第2のピクセル回路の前記プログラミング動作の間、前記第2のピクセル回路をプログラムするステップであって、前記プログラムするステップは、前記第1のピクセル回路の前記スレッショルド電圧が生成されている間、実行される、プログラムするステップと、
を含み、
前記スレッショルド電圧を生成するステップは、前記ディスプレイの1フレームのピクセル回路のプログラミングが終了するまでの時間を行数で除算して得られる行時間配分よりも長い継続時間を有し、
前記スレッショルド電圧を生成するステップは、
前記駆動トランジスタのゲート端子における電圧をリセットするように、第1段階の間、初期電圧で前記セグメントの前記第1のピクセル回路の前記キャパシタを事前に充電するステップと、
前記駆動トランジスタによって前記初期電圧を充電または放電することにより、第2の段階の間、前記キャパシタ上に前記駆動トランジスタの前記スレッショルド電圧を発生させるステップと、
を含み、
前記第2の段階は、前記ディスプレイのプログラミング時間配分よりも長い継続時間を有するとともに、
前記複数のセグメンの中の1以上のセグメントのそれぞれが、ディスプレイ・データでプログラムされるか、または、発光するように駆動されて、前記スレッショルド電圧生成動作が行われていない間、前記複数のセグメントの中の他のセグメントのそれぞれにおいて、前記スレッショルド電圧生成動作が実行される、
方法。 - 請求項8に記載の方法であって、さらに、各セグメントについて、
前記第1のピクセル回路に関連付けられた前記データ・ラインを介して前記セグメントの第3の行の中の1つのピクセル回路である第3のピクセル回路をプログラムするように、前記第3のピクセル回路の第1のスイッチ・トランジスタを動作させることで、前記第3のピクセル回路をプログラムするステップであって、前記第3のピクセル回路をプログラムするステップは、前記第1のピクセル回路において前記スレッショルド電圧が生成される間に実行される、前記第3のピクセル回路をプログラムするステップを含む、方法。 - 請求項8に記載の方法において、
前記事前に充電するステップは、コントロール可能な電源ラインの電圧を調整することによって実行される、方法。
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