JP5258160B2

JP5258160B2 - 画像表示装置

Info

Publication number: JP5258160B2
Application number: JP2005346305A
Authority: JP
Inventors: 親知高杉; 芳直小林
Original assignee: エルジーディスプレイカンパニーリミテッド
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2013-08-07
Anticipated expiration: 2025-11-30
Also published as: JP2007155754A

Description

本発明は、有機ＥＬディスプレイ装置等の画像表示装置に関し、特にアクティブ・マトリクス型の画像表示装置に関するものである。

従来から、発光層に注入された正孔と電子とが再結合することによって光を生じる機能を有する電流制御型の有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子を用いた、いわゆるアクティブ・マトリクス型の画像表示装置が提案されている。

この種の画像表示装置の各画素領域は、例えばアモルファスシリコンや多結晶シリコン等で形成された薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：以下「ＴＦＴ」という）や有機ＥＬ素子の一つである有機発光ダイオード（ＯｒｇａｎｉｃＬｉｇｈｔＥｍｉｔｔｉｎｇＤｉｏｄｅ：以下「ＯＬＥＤ」という）などで構成されており、各画素領域に適切な電流値が設定されることにより、各画素領域の輝度が制御される。

例えばＯＬＥＤなどの電流駆動型発光素子と、ＯＬＥＤに流れる電流を制御する、例えばＴＦＴなどの駆動トランジスタとが直列に配置された画素領域を複数持つ前記アクティブ・マトリクス型の画像表示装置では、各画素領域に設けられた駆動トランジスタの閾値電圧のばらつきにより、発光素子に流れる電流値が変化して輝度むらが発生する。この現象を改善するための手法として、例えば駆動トランジスタの閾値電圧を予め検出するとともに、検出した閾値電圧に基づいて発光素子に流れる電流を制御する方式（例えば非特許文献１）や、当該方式に基づく具体的な回路構成（例えば非特許文献２）などが開示されている。

Ｒ．Ｍ．Ａ．Ｄａｗｓｏｎ，ｅｔａｌ．（１９９８）．ＤｅｓｉｇｎｏｆａｎＩｍｐｒｏｖｅｄＰｉｘｅｌｆｏｒａＰｏｌｙｓｉｌｉｃｏｎＡｃｔｉｖｅ−ＭａｔｒｉｘＯｒｇａｎｉｃＬＥＤＤｉｓｐｌａｙ．ＳＩＤ９８Ｄｉｇｅｓｔ，ｐｐ．１１−１４．Ｓ．Ｏｎｏｅｔａｌ．（２００３）．ＰｉｘｅｌＣｉｒｃｕｉｔｆｏｒａ−ＳｉＡＭ−ＯＬＥＤ．ＰｒｏｃｅｅｄｉｎｇｓｏｆＩＤＷ ’０３，ｐｐ．２５５−２５８．

しかしながら、上記非特許文献１，２などに開示された回路構成は、図１に示すように、駆動トランジスタの閾値電圧を検出するため、図１に示すように、電源線、Ｔｔｈ制御線およびマージ線からなる制御線が必要であり、またこれらの各制御線は、それぞれ走査線と同一の本数を必要としている。走査線は画素領域の行毎に共通に設けられるため、画像表示装置を高精細化するため画素数を増大させると、それに応じて、走査線と制御線が増加する。例えば、ある画像表示装置において、画像信号線が９６０本、走査線が４８０本の場合、電源線、Ｔｔｈ制御線およびマージ線はそれぞれ４８０本必要である。この場合、これらの制御線を制御するために必要な駆動ＩＣの出力端子の数は４８０×３個である。したがって、走査線の数が増加するにつれて回路が複雑になる。

本発明は、上記に鑑みてなされたものであって、走査線の数が増加した場合であっても、回路の複雑化を抑制することができる画像表示装置を提供することを目的とする。

上述した課題を解決し、目的を達成するために、請求項１の発明は、複数の走査線と、前記走査線と立体交差する複数の画像信号線と、前記走査線と前記画像信号線との各交差領域もしくはこの近傍領域に配列される複数の画素領域と、前記画素領域のそれぞれに接続された複数種の複数の制御線と、を備え、前記画素領域のそれぞれは、発光素子と、第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記発光素子と接続され、前記発光素子を駆動するドライバ素子と、第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記ドライバ素子の前記制御端子と接続され、前記第２端子が前記ドライバ素子の前記第１端子と接続された第１のスイッチング素子と、第１端子と、第２端子とを有し、該第１の端子が前記ドライバ素子の前記第１の端子と接続された保持容量と、第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記保持容量の前記第２の端子と接続され、前記第２端子が前記画像信号線と接続され、前記制御端子が前記走査線と接続された第２のスイッチング素子と、第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記保持容量の前記第２の端子と接続された第３のスイッチング素子と、を有し、前記複数種の複数の制御線は、供給する信号によって分類されるＭ種類（Ｍは１以上の整数）の配線から成り、前記制御線の一端側が同種の前記配線毎に複数本ずつ束ねられ、該束ねられた同種の配線同士が電気的に接続されているとともに、前記Ｍ種類の配線は、前記ドライバ素子の前記第２端子及び前記第３のスイッチング素子の前記第２端子に直接または間接的に電源電圧を供給する、前記走査線と同じ数の電源線と、前記第１のスイッチング素子を制御する制御信号を前記第１のスイッチング素子の前記制御端子に供給する駆動線と、前記第３のスイッチング素子を制御する制御信号を前記第３のスイッチング素子の前記制御端子に供給するマージ線と、を含んで構成されていることを特徴とする。

請求項２の発明は、請求項１に記載した画像表示装置において、前記制御線を制御するための駆動ＩＣを設け、互いに束ねられ電気的に接続された同種の配線同士が前記駆動ＩＣの端子に電気的に接続されていることを特徴とする。

本発明によれば、供給する信号によって分類されるＭ種類の配線からなる複数の制御線の一端側を同種の配線毎に複数本ずつ束ね、電気的に接続することによって、走査線の数が増加した場合であっても、制御線に接続される駆動ＩＣの端子数および／または駆動ＩＣの数の増加を抑制することができる。その結果、回路の複雑化を抑制し、生産性の高い画像表示装置が実現される。

以下に、本発明にかかる画像表示装置の実施の形態を図面に基づいて詳細に説明する。なお、以下の実施の形態により本発明が限定されるものではない。

（実施の形態１）
図１は、本発明の実施の形態１を説明するための画像表示装置の１画素領域に対応する画素回路の構成を示す図である。図１に示す画像表示装置は、複数の画素をマトリックス状に配列された構造を有し、各画素には、発光素子の一つである有機発光素子ＯＬＥＤ、有機発光素子ＯＬＥＤを駆動するためのドライバ素子である駆動トランジスタＴｄを備えるとともに、閾値電圧検出手段を具現する閾値電圧検出用トランジスタＴｔｈ、閾値電圧保持容量Ｃｓ、および閾値電圧保持容量Ｃｓを所定箇所に所定期間接続するためのスイッチング素子であるスイッチングトランジスタＴｓ，Ｔｍを備えている。そして、電源線１０、Ｔｔｈ制御線１１、マージ線１２、走査線１３は行方向に配列される各画素回路に対して共通に接続される。また画素信号線１４は列方向に配列される各画素回路に対して共通に接続される。なお、図１に示す構成は、有機発光素子などを制御する画素回路の一般的構成であり、本発明の特徴を示すものではない。

図１において、駆動トランジスタＴｄは、制御端子であるゲート電極と第１の端子であるドレイン電極との間に与えられる電位差に応じて有機発光素子ＯＬＥＤに流れる電流量を制御するための制御素子（駆動素子）である。なお、第１の端子として駆動トランジスタＴｄのソース電極を用いるようにしてもよい。

閾値電圧検出用トランジスタＴｔｈは、オン状態となったときに、駆動トランジスタＴｄのゲート電極とドレイン電極とを電気的に接続する。この時、駆動トランジスタＴｄのゲート電極からドレイン電極に向かって電流が流れる。この電流は、実質的に駆動トランジスタＴｄのソースに対するゲートの電位が駆動トランジスタＴｄの閾値電圧Ｖｔｈとなるまで流れるため、かかる電流が実質的に流れなくなると、駆動トランジスタＴｄのソースに対するゲートの電位が駆動トランジスタＴｄの閾値電圧Ｖｔｈが検出される。

有機発光素子ＯＬＥＤは、Ａｌ、Ｃｕ、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有する。有機発光素子ＯＬＥＤは、その両端のＯＬＥＤの閾値電圧以上の電位差（アノード−カソード間電位差）が印加されると、発光層に注入された正孔と電子とが再結合することによって発光層から光を発する。

駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴｓおよびスイッチングトランジスタＴｍは、例えば、薄膜トランジスタとして構成される。なお、以下で参照される各図面においては、各薄膜トランジスタについてのチャネル（ｎ型またはｐ型）については、特に明示していないが、ｎ型またはｐ型のいずれを用いてもよい。本実施形態においては、各トランジスタＴｄ、Ｔｔｈ、Ｔｓ、Ｔｍはｎ型のトランジスタである。また、各薄膜トランジスタについて、特に、明記していないが、非晶質シリコン膜、微結晶シリコン膜、ポリシリコン膜を用いても良い。

電源線１０は、駆動トランジスタＴｄおよびスイッチングトランジスタＴｍに電源電圧を供給する。駆動線であるＴｔｈ制御線１１は、閾値電圧検出用トランジスタＴｔｈに、該トランジスタＴｔｈを制御するための信号を供給する。マージ線１２は、スイッチングトランジスタＴｍに、該トランジスタＴｍを制御するための信号を供給する。走査線１３は、スイッチングトランジスタＴｓを制御するための信号を供給する。画像信号線１４は、保持容量Ｃｓに画像信号を供給する。

なお、図１では、有機発光素子ＯＬＥＤに所定の電源電圧を供給するために、高電位のグラウンド線と低電位の電源線１０との間に有機発光素子ＯＬＥＤを配するようにしているが、高電位側を電源線１０として可変電位とし、低電位側をグラウンド線として固定電位にしたり、または高電位側、低電位側の双方を電源線とし、両方を可変電位としてもよい。

ところで、トランジスタには、一般的にゲート・ソース間およびゲート・ドレイン間に寄生容量が存在する。これらのうち、本実施形態における駆動トランジスタＴｄのゲート電位に影響を与えるのは、駆動トランジスタＴｄのゲート・ソース間容量ＣｇｓＴｄ、駆動トランジスタＴｄのゲート・ドレイン間容量ＣｇｄＴｄ、および閾値電圧検出用トランジスタＴｔｈのゲート・ソース間容量ＣｇｓＴｔｈ、閾値電圧検出用トランジスタＴｔｈのゲート・ドレイン間容量ＣｇｄＴｔｈである。なお、これらの寄生容量と、有機発光素子ＯＬＥＤが固有に有している有機発光素子自体が有する容量Ｃｏｌｅｄを加えたものを図２に示す。

つぎに、図２に示した画素回路の動作について、図３〜図７を参照して説明する。ここで、図３は、図２に示した画素回路の一般的な動作を説明するためのシーケンス図であり、図４〜図７は、４つの期間に区分された準備期間（図４）、閾値電圧検出期間（図５）、書き込み期間（図６）および発光期間（図７）の各区間の動作を説明するための図である。なお、以下に説明する動作は、制御部（図示略）の制御下で行われる。

（準備期間）
準備期間の動作については、図３および図４を参照して説明する。準備期間では、電源線１０が高電位（Ｖｐ）、マージ線１２が高電位（ＶｇＨ）、Ｔｔｈ制御線１１が低電位（ＶｇＬ）、走査線１３が低電位（ＶｇＬ）、画像信号線１４がゼロ電位とされる。これにより、図４に示すように、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴｓがオフ、駆動トランジスタＴｄがオン、スイッチングトランジスタＴｍがオンとされ、電源線１０→駆動トランジスタＴｄ→有機発光素子容量Ｃｏｌｅｄという経路で電流が流れ、有機発光素子容量Ｃｏｌｅｄに電荷が蓄積される。なお、この準備期間で有機発光素子容量Ｃｏｌｅｄに電荷を蓄積する理由は、後述する閾値電圧検出期間に駆動トランジスタＴｄのドレイン・ソース間電流（以下「Ｉｄｓ」と表記）が流れなくなる状態（すなわち駆動トランジスタＴｄのソースに対するゲートの電位が閾値電圧に略等しい状態）を検出する際に、有機発光素子容量ＣｏｌｅｄをＩｄｓに流す電流の供給源として作用させるためである。

（閾値電圧検出期間）
つぎに、閾値電圧検出期間の動作について図３および図５を参照して説明する。閾値電圧検出期間では、電源線１０がゼロ電位、マージ線１２が高電位（ＶｇＨ）、Ｔｔｈ制御線１１が高電位（ＶｇＨ）、走査線１３が低電位（ＶｇＬ）、画像信号線１４がゼロ電位とされる。これにより、図５に示すように、閾値電圧検出用トランジスタＴｔｈがオンとなり、駆動トランジスタＴｄのゲートとドレインとが接続される。

また、保持容量Ｃｓおよび有機発光素子容量Ｃｏｌｅｄに蓄積された電荷が放電され、駆動トランジスタＴｄ→電源線１０という経路で電流が流れる。そして、駆動トランジスタＴｄのソースに対するゲートの電位が閾値電圧Ｖｔｈに達すると、駆動トランジスタＴｄが実質的にオフとされ、駆動トランジスタＴｄの閾値電圧Ｖｔｈが検出される。

（書き込み期間）
さらに、書き込み期間の動作について図３および図６を参照して説明する。書き込み期間では、データ電位（−Ｖｄａｔａ）を保持容量Ｃｓに供給することにより、駆動トランジスタＴｄのゲート電位を所望電位に変化させることが行われる。具体的には、電源線１０がゼロ電位、マージ線１２が低電位（ＶｇＬ）、Ｔｔｈ制御線１１が高電位（ＶｇＨ）、走査線１３が高電位（ＶｇＨ）、画像信号線１４がデータ電位（−Ｖｄａｔａ）とされる。

これにより、図６に示したように、スイッチングトランジスタＴｓがオン、スイッチングトランジスタＴｍがオフとなり、有機発光素子容量Ｃｏｌｅｄに蓄積された電荷が放電され、有機発光素子容量Ｃｏｌｅｄ→閾値電圧検出用トランジスタＴｔｈ→保持容量Ｃｓという経路で電流が流れ、保持容量Ｃｓに電荷が蓄積される。すなわち、有機発光素子容量Ｃｏｌｅｄに蓄積された電荷は、保持容量Ｃｓに移動する。

ここで、駆動トランジスタＴｄの閾値電圧をＶｔｈ、保持容量Ｃｓの容量値をＣｓ、閾値電圧検出用トランジスタＴｔｈがオンの場合の全容量（すなわち駆動トランジスタＴｄのゲートに接続された静電容量および寄生容量）をＣａｌｌとすると、駆動トランジスタＴｄのゲート電位Ｖｇは、次式で表される（なお、上記仮定は、以下の式についても及ぶものとする）。

Vg＝Vth−(Cs/Call)・Vdata ・・・（１）

また、保持容量Ｃｓの両端の電位差ＶＣｓは、次式で表される。
VCs＝Vg−(−Vdata)＝Vth＋[(Call−Cs)/Call]・Vdata ・・・（２）

上記（２）式に示される全容量Ｃａｌｌは、閾値電圧検出用トランジスタＴｔｈの導通時の全容量であり、次式で表される。
Call＝Coled＋Cs＋CgsTth＋CgdTth＋CgsTd ・・・（３）

なお、上記（３）式に駆動トランジスタＴｄのゲート・ドレイン間容量ＣｇｄＴｄが含まれていないのは、駆動トランジスタＴｄのゲート・ドレイン間が閾値電圧検出用トランジスタＴｔｈによって接続され、駆動トランジスタＴｄ両端が略同電位となっているからである。また、保持容量Ｃｓと有機発光素子容量Ｃｏｌｅｄとの間には、一般的にはＣｓ＜Ｃｏｌｅｄの関係がある。

（発光期間）
最後に、発光期間の動作について図３および図７を参照して説明する。発光期間では、電源線１０がマイナス電位（−ＶＤＤ）、マージ線１２が高電位（ＶｇＨ）、Ｔｔｈ制御線１１が低電位（ＶｇＬ）、走査線１３が低電位（ＶｇＬ）、画像信号線１４がゼロ電位とされる。

これにより、図７に示したように、駆動トランジスタＴｄがオン、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴｓがオフとなり、有機発光素子ＯＬＥＤ→駆動トランジスタＴｄ→電源線１０という経路で電流が流れ、有機発光素子ＯＬＥＤが発光する。

このとき、駆動トランジスタＴｄのドレインからソースに流れる電流（すなわちＩｄｓ）は、駆動トランジスタＴｄの構造および材質から決定される定数β、駆動トランジスタＴｄのソースに対するゲート電位Ｖｇｓ、駆動トランジスタＴｄの閾値電圧Ｖｔｈを用いて次式で表される。
Ids'＝(β/2)・(Vgs−Vth)² ・・・（４）

つぎに、ＶｇｓとＩｄｓとの関係を考察するため、画素回路の寄生容量を考慮しない場合のＶｇｓを算出する。

図７において、発光時には駆動トランジスタＴｄが導通しており、また駆動トランジスタＴｄのゲート電位は、書き込み電位（−Ｖｄａｔａ）に対応する電荷が保持容量Ｃｓと有機発光素子容量Ｃｏｌｅｄに容量に応じて配分された状態となるので、電位差Ｖｇｓは、次式で表せる。
Vgs＝Vth＋Coled/(Cs＋Coled)・Vdata ・・・（５）

したがって、ＶｇｓとＩｄｓとの関係式は、上記（４）式、（５）式を用いて次式のようになる。
Ids＝(β/2)・(Coled/(Cs＋Coled)・Vdata)²
＝a・Vdata² ・・・（６）

（６）式に示されるように、閾値電圧Ｖｔｈに依存しない電流Ｉｄｓを得ることができる。なお、有機発光素子ＯＬＥＤの輝度は、自身に流れる電流に比例するので、閾値電圧Ｖｔｈに依存しない輝度が得られることになる。

このように、上記非特許文献１，２などに示された画素回路は、駆動トランジスタＴｄの閾値電圧の変化や、駆動トランジスタＴｄを含む各トランジスタが有する寄生容量の影響を補償することを主眼とするものであった。

ところが、この種の画素回路では、走査線と同数の電源線、Ｔｔｈ制御線およびマージ線（これらのうち「電源線」、「Ｔｔｈ制御線」および「マージ線」の総称を「制御線」という）が通常、必要であり、走査線の数が増加するにつれて駆動回路が複雑かつ高価になるという欠点があった。このことは、すでに述べたとおりである。

そこで、この実施の形態では、電源線、Ｔｔｈ制御線およびマージ線について、同種の配線毎に一端側を複数本ずつ束ねている。更に、その束ねられた同種の配線同士を電気的に接続し、束ねた配線同士が同じ駆動ＩＣの端子に電気的に接続されている。それ故、走査線の増加に伴い増える駆動ＩＣの端子数を抑制することができる。例えば、走査線の数をＮ本とし、同種の制御線がＮ本の場合、互いに束ねられた配線の束ね数をｎとすれば、表示部の外部に引き出される同種の配線の数をＮ本からＮ／ｎ本に減少させることができるので、制御線が接続される駆動ＩＣの端子数もＮ／ｎ個に減少させることができる。なお、本発明でいうところの制御線の種類は、図１などに示した電源線、Ｔｈ制御線およびマージ線に限定されるものではなく、走査線以外の同期可能な配線の全てを含めることができる。

図８は、実施の形態１にかかる画像表示装置の表示部における配線構成の一例を示す図である。同図に示す例では、太実線で示した電源線、一点鎖線で示したマージ線および二点鎖線で示したＴｔｈ制御線のそれぞれをｎ本（同図の例では４本）ずつ束ねるような構成としている。このような構成により、制御線にかかる駆動回路の端子数は従来の１／ｎ（同図の例では１／４）で済む。その結果、駆動回路の簡素化（例えば駆動ＩＣ数の削減や駆動ＩＣの小型化等）が可能となり、生産性の高い画像表示装置を実現できる。

図９は、本発明の実施の形態１にかかる制御手法を説明するためのシーケンス図であり、電源線、マージ線、Ｔｔｈ制御線それぞれの３本ずつを束ねた構成におけるシーケンスを示すものである。制御線のそれぞれを３本ずつ束ねたため、束ねる前の３本の制御線それぞれに対応する３本の走査線（走査線１３−１、走査線１３−２および走査線１３−３）と画像信号線から供給される３つの信号パルスとを順次同期させて駆動する必要がある。具体的に、走査線１３−１は画像信号線の信号パルスＰ１と同期させ、走査線１３−２は画像信号線の信号パルスＰ２と同期させ、走査線１３−３は画像信号線の信号パルスＰ３と同期させて駆動するようにする。

なお、図９に示すシーケンスでは、各制御線（電源線、Ｔｔｈ制御線、マージ線）ごとに３本ずつを束ねるような構成について例示したが、これらの束ね数は任意である。例えば、各制御線の総本数をそれぞれＮ本とすれば、束ね数ｎとして、２≦ｎ≦Ｎを満足する整数を選択することができる。なお、ｎはＮの公約数であることが好ましい。

また、各制御線をｎ本ずつ束ねた場合の画像表示装置の駆動方法を一般化すると、つぎのように説明することができる。

ｎ本ずつ束ねられた制御線に対応する画素回路について、まず、最初に走査される走査線（第１の走査線とする）に対応する画素回路に対して、第１の走査線に走査信号が供給されるタイミングで所定の画素データ（画素信号、図９では画素信号Ｐ１に対応）が書き込まれる。このとき、第２〜第ｎの走査線に対応する画素回路には画像データが未入力の状態であり、待ち時間となる。次に、２番目に走査される走査線（第２の走査線とする）に対応する画素回路に対して、第２の走査線に走査信号が供給されるタイミングで所定の画素データ（図９では画素信号Ｐ２に対応）が書き込まれる。このとき、第３〜第ｎの走査線に対応する画素回路には画像データが未入力の状態であり、待ち時間となる。また、第１の走査線に対応する画素回路には既に画像データが入力済みの状態であり、待ち時間となる。以下同様に、ｋ番目（ｋは、２≦ｋ≦ｎを満たす整数）に走査される走査線（第ｋの走査線とする）に対応する画素回路に対して、第ｋの走査線に走査信号が供給されるタイミングで所定の画像データが書き込まれる。このとき、第１〜第ｋ−１の走査線に対応する画素回路および第ｋ＋１〜第ｎの走査線に対応する画素回路は待ち時間となる。第ｋの走査線に対応する画素回路は、画像データの書き込み前に、少なくともｋ−１本分の走査時間に相当する待ち時間が設けられる。また、第ｋの走査線に対応する画素回路は、画像データの書き込み後に、少なくともｎ−ｋ本分の走査時間に相当する待ち時間がそれぞれ設けられる。最後に、ｎ番目に走査される走査線（第ｎの走査線とする）に対応する画素回路に対して、第ｎの走査線に走査信号が供給されるタイミングで所定の画像データが書き込まれる。なお、第ｎの走査線に対応する画素回路は、画像データの書き込みの前に、少なくともｎ−１本分の走査時間に相当する待ち時間が設けられる。このような制御が行われる結果、制御線を束ねない場合と同等の動作が保証される。

以上、説明したように、この実施の形態の画像表示装置によれば、画像信号線に交差配列されたＮ本（Ｎは２以上の整数）の走査線と、有機発光素子、駆動トランジスタおよび閾値電圧検出用トランジスタを駆動／制御するための電力または制御信号を出力する電源線や駆動線などの複数種のそれぞれＮ本の制御線と、が具備され、該制御線の一端側のそれぞれが、同一の束ね数ｎ（ｎは２≦ｎ≦Ｎを満足する整数）で束ねられて配線されているので、制御線が電気的に接続される駆動ＩＣの端子数を低減することができる。その結果、走査線の数の増加に付随して生ずる回路の複雑化を抑制し、生産性が高い画像表示装置を実現できる。

（実施の形態２）
図１１は、駆動トランジスタＴｄのソースに対するゲートの電位Ｖｇｓと、ドレイン・ソース間電流（Ｉｄｓ）^1/2の関係（Ｖ−Ｉ^1/2特性）を示す図である。同図において、実線部の波形は実測値の一例であり、破線部の波形は、前述の（６）式に従う特性を示した計算値である。なお、同図の縦軸は（Ｉｄｓ）^1/2、横軸はＶｇｓである。

トランジスタの特性には、トランジスタのドレイン・ソース間電位差Ｖｄｓの変化に対してＩｄｓが略一定となる飽和領域と、Ｖｄｓの変化に対してＩｄｓが略比例して変化する線形領域と、がある。また、飽和領域においては、Ｖｇｓの変化に対して（Ｉｄｓ）^1/2は直線的に変化する。例えば、図１１を参照すると、Ｖｇｓ＞６Ｖの領域において（Ｉｄｓ）^1/2は直線的に変化しており、Ｖｇｓ＞６Ｖにおいては少なくとも飽和領域であることがわかる。なお、同図には図示していないが、Ｖｇｓをさらに大きくすると（Ｉｄｓ）^1/2の直線的な変化から外れ、線形領域となる。

また、Ｖｇｓに対する（Ｉｄｓ）^1/2の変化の傾きは飽和領域において最大値が存在する。この傾きが最大となるＶ−Ｉ^1/2特性曲線における接線が図１１における計算値の直線であり、この直線と横軸（（Ｉｄｓ）^1/2＝０）との交点が駆動トランジスタＴｄの閾値電圧Ｖｔｈである。同図に示されるように、閾値電圧Ｖｔｈ（図１１の例では閾値電圧Ｖｔｈは約２Ｖ）以下においても、駆動トランジスタＴｄのドレイン・ソース間には電流が流れる。

このため、閾値電圧検出期間の終了時においてＶｇｓが閾値電圧Ｖｔｈの計算値となっていても、実際には駆動トランジスタＴｄのドレインとソース間には電流が流れる。

一方、制御線を束ね、該束ねた制御線同士を電気的に接続した画像表示装置において、束ねられた制御線に対応する画素回路に対して同一フレーム内でＶｔｈを検出した後、束ねられた制御線に対応する各画素回路に対して走査線に順次走査信号を供給して画像データを書き込む場合、図９に示すように、各走査線１３−１、１３−２、１３−３に対応する画素間で画像データの書き込み前の待ち時間が異なる。この待ち時間においては、閾値電圧検出用トランジスタＴｔｈがＯＮ状態であること、並びに、駆動トランジスタＴｄのドレイン・ソース間に電流が流れる環境にあること等の理由により、例えば、図１０に示すように、走査線１３−１に対応する画素回路では画像データの書き込みが行われ、走査線１３−２、１３−３に対応する画素回路では閾値電圧保持容量Ｃｓ及び有機発光素子容量Ｃｏｌｅｄに蓄積された電荷が駆動トランジスタを介して電源線に向かって流れている場合がある。この場合、走査線１３−２、１３−３に対応する画素回路では、待ち時間においても駆動トランジスタＴｄのＶｇｓは低下を続けることとなる。それゆえ、同一輝度の画像データを各走査線１３−１、１３−２、１３−３に対応する画素回路に書き込んだとしても、書き込み後のソースに対するゲートの電位Ｖｇｓは、走査線１３−１に対応する画素回路で高く、走査線１３−３に対応する画素回路で低くなる。その結果、画像表示装置全体で見れば、制御線をｎ本ずつ束ねた場合、ｎ本ごとに明暗の差が視認される場合がある。なお、ここでいう「フレーム」とは、画像表示装置のディスプレイに表示される画像を書き換える周期を意味するものであり、例えば、６０Ｈｚで駆動されるディスプレイであれば、１フレーム周期が１６．６７ｍｓとなる。

そこで、この実施の形態では、上述のような明暗差の発生の可能性を低減するため、「書き込みおよび待ち時間」の処理フェーズに、駆動トランジスタＴｄのソースに対するゲートの電位Ｖｇｓを小さくすることにより、駆動トランジスタＴｄのソース・ドレイン間に流れる電流量を低減するため、駆動トランジスタＴｄのソース電圧を、駆動トランジスタＴｄのタイプに基づいて変更するようにする。具体的には、駆動トランジスタＴｄがｎ型の場合には電源線の電位を上昇させ、またｐ型の場合には下降させる。本実施形態においては、駆動トランジスタＴｄがｎ型であるため、図１２に示すシーケンス図のように、電源線１０の電位を上昇させている。その結果、画像データ書き込み前の待ち時間において、駆動トランジスタＴｄのソースに対するゲートの電位Ｖｇｓが小さくなり、有機発光素子容量Ｃｏｌｅｄおよび保持容量Ｃｓから駆動トランジスタＴｄを介して電源線に抜ける電荷量が抑制され、複数の走査線間におけるＶｔｈ検出値のバラツキを低減することができる。その結果、画像表示装置によって、表示される画像の明暗差が低減される。なお、本実施形態においては、「書き込みおよび待ち時間」のフェーズ中に電源線の電位を常に上昇させているが、少なくとも各走査線１３−１，１３−２，１３−３のいずれかに走査信号が供給されている間に、電源線の電位を駆動トランジスタＴｄのソースに対するゲートの電位を小さくするように変動させればよい。また、電源線の電位の変動量は０．５Ｖ以上であることが好ましい。電源線１０の電位を０．５Ｖ上昇させることにより、ＶｇｓとＶｄｓは共に０．５Ｖ低下し、Ｉｄｓは電源線１０の電位を上昇させない場合に比べて１/２となり、Ｖｔｈ検出値が０に近づくことを抑制できる。

このように、本実施形態によれば、複数の制御線が束ねられ、配線同士が電気的に接続されている場合において、閾値電圧検出用トランジスタＴｔｈを制御することにより、駆動トランジスタＴｄのゲート・ドレインの間を電気的に短絡し、駆動トランジスタＴｄのゲートを介してドレイン・ソース間に電流を流す第１の工程から、各画素領域に対応する走査線に順次走査信号を供給することにより、画素信号線から画素信号を順次各画素領域に供給する第２の工程に移るとき、各画素領域における駆動トランジスタＴｄのゲート・ソース間の電位差を第１の工程よりも小さくする。その結果、駆動トランジスタＴｄのドレインとソースとの間に流れる電流量を低減することができ、表示画像の輝度バラツキを抑制することが可能となる。なお、上記した電位差をより小さくする具体的な手段としては、電源線１０の電位を制御する方法やＴｔｈ制御線１１の電位を制御する方法等が考えられる。

本発明の実施の形態１を説明するための画像表示装置の１画素に対応する画素回路の構成を示す図である。図１に示した画素回路上にトランジスタの寄生容量および有機発光素子容量を示した回路構成を示す図である。図２に示した画素回路の一般的な動作を説明するためのシーケンス図である。図３に示した準備期間の動作を説明する図である。図３に示した閾値電圧検出期間の動作を説明する図である。図３に示した書き込み期間の動作を説明する図である。図３に示した発光期間の動作を説明する図である。実施の形態１にかかる画像表示装置の表示部における配線構成の一例を示す図である。本発明の実施の形態１にかかる制御手法を説明するためのシーケンス図である。図８に示すような配線構成がなされた画像表示装置における隣接する２画素分の画素回路を抽出して示した図である。駆動トランジスタＴｄのソースに対するゲート電位Ｖｇｓと、ドレイン・ソース間電流値の平方根（Ｉｄｓ）^1/2の関係（Ｖ−Ｉ^1/2特性）を示す図である。本発明の実施の形態２にかかる制御手法を説明するためのシーケンス図である。

符号の説明

１０電源線
１１Ｔｔｈ制御線
１２マージ線
１３，１３−１〜１３−３走査線
１４画像信号線
ＯＬＥＤ有機発光素子
Ｔｄ駆動トランジスタ
Ｔｔｈ閾値電圧検出用トランジスタ
Ｔｓ，Ｔｍスイッチングトランジスタ
Ｃｓ閾値電圧保持容量

Claims

複数の走査線と、
前記走査線と立体交差する複数の画像信号線と、
前記走査線と前記画像信号線との各交差領域もしくはこの近傍領域に配列される複数の画素領域と、
前記画素領域のそれぞれに接続された複数種の複数の制御線と、
を備え、
前記画素領域のそれぞれは、
発光素子と、
第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記発光素子と接続され、前記発光素子を駆動するドライバ素子と、
第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記ドライバ素子の前記制御端子と接続され、前記第２端子が前記ドライバ素子の前記第１端子と接続された第１のスイッチング素子と、
第１端子と、第２端子とを有し、該第１端子が前記ドライバ素子の前記制御端子と接続された保持容量と、
第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記保持容量の前記第２端子と接続され、前記第２端子が前記画像信号線と接続され、前記制御端子が前記走査線と接続された第２のスイッチング素子と、
第１端子と、第２端子と、該第１端子と該第２端子との間の通電状態を制御するための制御信号が入力される制御端子とを有し、前記第１端子が前記保持容量の前記第２端子と接続された第３のスイッチング素子と、
を有し、
前記複数種の複数の制御線は、供給する信号によって分類されるＭ種類（Ｍは１以上の整数）の配線から成り、前記制御線の一端側が同種の前記配線毎に複数本ずつ束ねられ、該束ねられた同種の配線同士が電気的に接続されているとともに、
前記Ｍ種類の配線は、前記ドライバ素子の前記第２端子及び前記第３のスイッチング素子の前記第２端子に直接または間接的に電源電圧を供給する、前記走査線と同じ数の電源線と、
前記第１のスイッチング素子を制御する制御信号を前記第１のスイッチング素子の前記制御端子に供給する駆動線と、
前記第３のスイッチング素子を制御する制御信号を前記第３のスイッチング素子の前記制御端子に供給するマージ線と、
を含んで構成されており、
前記複数の走査線のうち、少なくとも一つの前記走査線に走査信号が供給されている間における前記ドライバ素子の前記制御端子と前記ドライバ素子の前記第２端子の間の電位差が、前記ドライバ素子の閾値電圧を検出する間における前記ドライバ素子の前記制御端子と前記ドライバ素子の前記第２端子の間の電位差よりも小さくなるように前記電源線の電位が制御されることを特徴とする画像表示装置。
前記制御線を制御するための駆動ＩＣを設け、互いに束ねられ電気的に接続された同種の配線同士が前記駆動ＩＣの同じ端子に電気的に接続されていることを特徴とする請求項１に記載の画像表示装置。