JP5334387B2 - 画像表示装置 - Google Patents
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Description
図1は、本発明にかかる実施の形態の説明に好適な画像表示装置の概略構成を示す図である。図1において、画像表示装置の表示パネル5には、電源線10、Tth制御線11、マージ線12および走査線13からなる各制御線および画像信号線14が配設されている。これらの各制御線は、表示パネル5に設けられたラインドライバ20に接続されている。一方、画像信号線14は、制御線と異なる方向に沿って配設されるとともに、表示パネル5に設けられたデータドライバ22に接続されている。なお、図1では図示を省略しているが、表示パネル5は、有機EL素子を具備し、マトリックス状に配列される複数の画素回路を有しており、これらの画素回路には各制御線および画像信号線14が接続されている。
図2は、本発明の好適な実施の形態にかかる画像表示装置の1画素を構成する画素回路の構成例を示す図である。なお、図1と同一の構成部には同一の符号を付して示している。
図3は、図2における画像表示装置において、複数の画素回路で構成される画素回路群を示す図である。なお、図3においては、閾値電圧検出用トランジスタTth、スイッチングトランジスタTs、有機発光素子OLED自体が有する素子容量Coled、および電源線10およびマージ線12を除く他の制御線などの回路要素の図示を省略している。
Cadd21>Cadd22>Cadd23 …(1−2)
つぎに、図2に示す画素回路の動作について説明する。発光素子を有する画素回路にあっては、一般的に、準備期間、閾値電圧検出期間(以下「Vth検出期間」という)、書き込み期間および発光期間という4つの期間を経て動作する。
つぎに、上述した本発明にかかる課題、すなわち「給電線の電圧降下および発光輝度の階調に依存して発生する輝度むらの補償を高階調側および低階調側の双方において両立させて行う」という本願課題の解決手法について説明する。
Vgs’=α’×Vdata1+β×Vth+γ …(3−2)
Vgs_emit=α×Vdata1+β×Vth+γ−ΔV_drop…(5−2)
+ΔV_offset−ΔV_drop’… (9−1)
=ΔV_offset−ΔV_drop’
=ΔV_drop−ΔV_drop’
=ΔV_dif …(10)
+Cs・(Coled+Cadd)/(Coled+Cadd+Cs+CgsTthon)・Vdata
+(-CgsTthon・VgH+CgsTthoff・VgL-Cs・Vdd)}/(Cs+CgsTthoff) …(12)
Coled:有機発光素子OLEDの素子容量の容量値
Cadd:付加容量の容量値
Cs:保持容量の容量値
CgsTthon:閾値電圧検出用トランジスタTthオン時のゲート−ソース間の寄生容量値
CgsTthoff:閾値電圧検出用トランジスタTthオフ時のゲート−ソース間の寄生容量値
VgH:閾値電圧検出用トランジスタTthオン時のゲート印加電位
VgL:閾値電圧検出用トランジスタTthオフ時のゲート印加電位
−Vdd:有機発光素子OLED発光時における電源線10の印加電位
なお、閾値電圧検出用トランジスタTthのゲート−ドレイン間の寄生容量値ならびにスイッチングトランジスタTs,Tmおよび駆動トランジスタTdの各寄生容量値については、その影響も小さいため、上式での表記は省略している。
β=(Cs+CgsTthon)/(Cs+CgsTthoff) …(14)
γ=(-CgsTthon・VgH+CgsTthoff・VgL-Cs・Vdd)/(Cs+CgsTthoff) …(15)
図6は、図2とは異なる画素回路の構成例を示す図である。図6に示す画素回路は、図2に示す画素回路とは異なり、駆動トランジスタTdを含めた2個のトランジスタを用いて構成するとともに、画像信号線14をスイッチングトランジスタTsを介さずに保持容量Csと直接接続させ、また第1電源線35および第2電源線36の2つの電源線を用いて、有機発光素子OLEDおよび駆動トランジスタTdを制御している。
+{Cs・(Coled+Cadd)}/{(Coled+Cadd+Cs+CgsTson)・(Cs+CgsTsoff)}・Vdata
+(-CgsTson・VgH+CgsTsoff・VgL)/(Cs+CgsTsoff) …(16)
Coled:有機発光素子OLEDの素子容量の容量値
Cadd:付加容量の容量値
Cs:保持容量の容量値
CgsTson:閾値電圧検出用トランジスタTthオン時のゲート−ソース間の寄生容量値
CgsTsoff:閾値電圧検出用トランジスタTthオフ時のゲート−ソース間の寄生容量値
VgH:閾値電圧検出用トランジスタTthオン時のゲート印加電位
VgL:閾値電圧検出用トランジスタTthオフ時のゲート印加電位
なお、閾値電圧検出用トランジスタTsのゲート−ドレイン間の寄生容量値および駆動トランジスタTdの寄生容量値については、その影響も小さいため、上式での表記は省略している。
β=(Cs+CgsTson)/(Cs+CgsTsoff) …(18)
γ=(-CgsTson・VgH+CgsTsoff・VgL)/(Cs+CgsTsoff) …(19)
図7は、図2および図6とは異なる画素回路の構成例を示す図である。図7に示す画素回路は、図2に示す画素回路と同様に、駆動トランジスタTdを含めた4個のトランジスタを用いて構成しているが、駆動トランジスタTdのソース側に有機発光素子OLEDのアノードを接続する構成が採用されている。
+Cs・(Coled+Cadd)/(Coled+Cadd+Cs)・(Cs+CgsTroff)・Vdata
+Cs・(-Vdd+Voled)/(Cs+CgsTroff) …(20)
Coled:有機発光素子OLEDの素子容量の容量値
Cadd:付加容量の容量値
Cs:保持容量の容量値
CgsTron:閾値電圧検出用トランジスタTrオン時のゲート−ソース間の寄生容量値
CgsTroff:閾値電圧検出用トランジスタTrオフ時のゲート−ソース間の寄生容量値
VgH:閾値電圧検出用トランジスタTrオン時のゲート印加電位
VgL:閾値電圧検出用トランジスタTrオフ時のゲート印加電位
なお、閾値電圧検出用トランジスタTrのゲート−ドレイン間の寄生容量値ならびにスイッチングトランジスタTs,Tmおよび駆動トランジスタTdの各寄生容量値については、その影響も小さいため、上式での表記は省略している。
β=Cs/(Cs+CgsTroff) …(22)
γ=Cs・(-Vdd+Voled)/(Cs+CgsTroff) …(23)
つぎに、上述した画像表示装置の各画素回路群における付加容量Caddの実装手法について説明する。
なお、ここでは、便宜上、電圧降下量ΔVssを“1V”と仮定する。
(2)つぎに、付加容量Caddが最小になる給電側の画素回路(ラインドライバ20に最も近い画素回路)の書込み効率ηolbを計算する(ステップ2)。
なお、ここでは、書き込み効率ηolbを“0.6”に設定する。
(3)つぎに、付加容量Caddが最大になる終端側の画素回路(ラインドライバ20に最も遠い画素回路)の書込み効率ηedgeを計算する(ステップ3)。
例えば、画素信号線振り幅(ΔVdata)を“10V”とする。一方、電圧降下量ΔVss=1Vに設定されているので、書込み効率によって補うべきゲート電位も“1V”である。したがって、終端側の画素回路における書込み効率ηedgeは、
ηedge=ηolb+(ΔVss/ΔVdata)
=0.6+(1/10)
=0.7
となる。
ステップ2およびステップ3により、給電側の書込み効率ηolbと終端側の書込み効率ηedgeとが設定された。
(4)つぎに、給電側および終端側の画素回路における各付加容量を決定する(ステップ4)。
具体的には、上記(13)式で示されるαを用いて成立する次式に基づいて、付加容量Caddを決定すればよい。
ηolb=Cs・(Coled+Cadd)/{(Coled+Cadd+Cs+CgsTthon)・(Cs+CgsTthoff)}=0.6
ηedge=Cs・(Coled+Cadd)/{(Coled+Cadd+Cs+CgsTthon)・(Cs+CgsTthoff)}=0.7
なお、電圧降下の影響は、基本的にΔV=I×Rd×L/W(ただし、Rd:配線のシート抵抗、L:配線長,W:配線の太さ)の式で表されるため、Rd,Wは各画素回路群において一定であると仮定すれば、付加容量Caddの面積を調整することにより付加容量Caddの容量値を決定することができる。
(5)最後に、給電側の画素回路から終端側の画素回路の間の付加容量Caddの容量値を決定する(ステップ5)。
上述のように、電圧降下量ΔVは、ラインドライバ20からの距離Lの増加に伴って線段階的に増加するので、容量値の決定に際しては、給電側の画素回路から終端側の画素回路までの書き込み効率がηolb〜ηedgeまで、線形若しくは略線形に変化するように付加容量Caddの面積を変化させればよい。
例えば、1ラインごとに増やすべき付加容量Caddの容量値をΔCaddとし、表示パネルのライン数を“320ライン(QVGA)”と仮定すれば、
ΔCadd=(Cadd_edge−Cadd_olb)/表示パネルのライン数
で求めることができる。
10 電源線
11 Tth制御線
12 マージ線
13 走査線
14 画像信号線
20 ラインドライバ
22 データドライバ
35 第1電源線
36 第2電源線
45 リセット線
Cadd 付加容量
Coled 素子容量
Cs 保持容量
OLED 有機発光素子
Td 駆動トランジスタ
Tm,Ts スイッチングトランジスタ
Tr,Tth 閾値電圧検出用トランジスタ
Claims (4)
- 複数の画素回路と、前記各画素回路に対して電源電圧を共通に供給する電源線と、を有する画像表示装置において、
前記各画素回路は、
第1端子、前記電源線と接続された第2端子、及び前記第1端子と第2端子との間の導通状態を制御する制御信号が供給される制御端子を有する駆動素子と、
一端が前記第1端子に接続され、他端が接地されるとともに前記駆動素子により発光が制御される発光素子と、
一端が前記駆動素子の前記制御端子に接続され、他端が画像データ電位を供給するための画像信号線に接続され、前記発光素子の発光輝度に応じた画像データを一時的に保持する第1容量素子と、
一端が前記駆動素子の第1端子に接続され、他端が前記電源線に接続される第2容量素子と、
前記駆動素子における閾値電圧の検出を制御するために前記制御端子と前記第1端子の間に接続される閾値電圧検出素子と、
を備え、
前記電源線が共通に接続される前記複数の画素回路の第1容量素子に前記画像信号線から所定の前記画像データ電位が印加された場合、前記電源線に生じる電圧降下量が大きい前記画素回路ほど、前記第1容量素子への書き込み電位が増加するように、前記第2容量素子の容量値を大きくすることを特徴とする画像表示装置。 - 前記第2容量素子の容量値が、前記各画素回路間で略線形に変化していることを特徴とする請求項1に記載の画像表示装置。
- 前記第2容量素子の他端は、前記第1容量素子が前記画像データを保持している期間中に、略一定の電位を維持している電位線に接続されていることを特徴とする請求項1〜2のいずれか一つに記載の画像表示装置。
- 前記電位線は、前記閾値電圧検出素子の導通/非導通を制御する制御線であることを特徴とする請求項3に記載の画像表示装置。
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