JP4831892B2 - 半導体装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の駆動方法に関する。より詳細には、半導体基板上又は絶縁表面上に作製されたトランジスタを有するアクティブマトリクス型半導体装置の駆動方法に関する。
【０００２】
【従来の技術】
イメージセンサ機能を有する半導体装置には、光電変換素子と該光電変換素子を制御する一つまたは複数のトランジスタが設けられる。光電変換素子としては、ＰＮ型のフォトダイオードが用いられる場合が多い。その他には、ＰＩＮ型のフォトダイオード、アバランシェ型ダイオード、ｎｐｎ埋め込み型ダイオード、ショットキー型ダイオード、フォトトランジスタ、Ｘ線用のフォトコンダクタ、及び赤外線用のセンサなどがある。
【０００３】
イメージセンサ機能を有する半導体装置は、大別してＣＣＤ型とＣＭＯＳ型に分類される。ＣＭＯＳ型の半導体装置は、増幅用回路を搭載していないものはパッシブ型、増幅用回路を搭載しているものはアクティブ型に分類される。増幅用回路は、光電変換素子が読み取った被写体の画像信号を増幅したりする機能を有しているため、ノイズなどの影響を受けにくく、増幅用回路が搭載されたアクティブ型のＣＭＯＳ型半導体装置は多く採用されている。
【０００４】
アクティブ型のCMOS型の半導体装置は、光電変換素子の出力端子に入力インピーダンスの高い増幅用回路の入力端子を接続している。そのため、被写体の情報を読み取る領域を劣化させることがなく、何回でも該被写体の情報を読み取ることが可能である。これを一般的に非破壊読み出しとよぶ。
【０００５】
この非破壊読み出しを利用して、蓄積時間の異なる信号を出力させることによりダイナミックレンジ（明暗比）を拡大する方法が研究されている。一例として挙げると、“O.Yadid-Pecht et. al., Proc. SPIE,vol.2654,pp82-92,1996”にて報告されているように、ソース信号線駆動回路を画素部の上下に一つずつ配置して、蓄積時間の異なる信号をそれぞれに出力する方法が研究されている。また他の例としては、“ISSCC99:p308:A 640x512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC”にて報告されているように、蓄積時間をＴ、２Ｔ、４Ｔ、・・・、(2^K)×Ｔ（ここでＴはフレーム期間を示す）のように２のべき乗で変化させて読み取る方法が研究されている。
【０００６】
なお本明細書において、蓄積時間とは、画素に設けられた光電変換素子が初期化されてから、画素から信号を出力する時までの期間を指す。光電変換素子の受光部に光を照射し、信号を蓄積している時間のことでもあり、露光時間ともよばれる時間のことを指す。
【０００７】
図３に光電変換素子が設けられた半導体装置の概略図の一例を示す。図３の半導体装置は、画素部１０４、画素部１０４の周辺に配置されたソース信号線駆動回路１０１、ゲート信号線駆動回路１０２、リセット信号線駆動回路１０３を有している。ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ、最終出力増幅用回路１０１ｄを有する。
【０００８】
画素部１０４は、マトリクス状に配置された複数の画素１００を有している。なお本明細書において、画素部１０４には、ｘ列（縦）×ｙ行（横）個の画素１００がマトリクス状に設けられているとする。
【０００９】
図４には、ｉ行ｊ列目に設けられた画素１００の回路図を示す。画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用トランジスタ１１２と、増幅用トランジスタ１１３と、リセット用トランジスタ１１４と、光電変換素子１１１とを有している。
【００１０】
図３、図４に示す半導体装置のそれぞれの画素１００に設けられた光電変換素子１１１は、被写体から反射した光が照射されることによって、その電位を変化させる。
【００１１】
この状態において、ゲート信号線（Ｇｉ）が選択されると、ゲート信号線（Ｇｉ）に接続されたスイッチング用トランジスタ１１２がオン状態になり、光電変換素子１１１の電位に応じた信号が、スイッチング用トランジスタ１１２を介して信号出力線（Ｓｊ）に出力される。そして、信号出力線（Ｓｊ）に出力された信号は、ソース信号線駆動回路１０１に送られる。
【００１２】
ここで、上述した構成を有する半導体装置の駆動方法について、図１５を用いて説明する。図１５において、横軸は時間の経過を示す。なお本明細書において、リセット信号線Ｒ（Ｒ１〜Ｒｙのうちのいずれか一つ）にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を１フレーム期間（Ｆ）とする。また本明細書において、リセット信号線Ｒに信号を印加して、次の行のリセット信号線Ｒに信号を印加する期間を水平走査期間（Ｐ）とする。
【００１３】
まず、リセット信号線駆動回路１０３から１行目のリセット信号線（Ｒ１）に入力されるリセット信号によってリセット信号線（Ｒ１）が選択される。なお本明細書において、リセット信号線が選択されるとは、該リセット信号線に接続されている全てのリセット用トランジスタ１１４がオンの状態になることを意味する。つまりここでは、リセット信号線（Ｒ１）に接続されている全ての画素（１行目の画素）のリセット用トランジスタ１１４がオンの状態になる。そうすると、１行目の光電変換素子１１１が初期化される。
【００１４】
リセット信号線（Ｒ１）の選択が終了すると同時に、次の行のリセット信号線（Ｒ２）が選択される。そして、リセット信号線（Ｒ２）に接続されている全ての画素のリセット用トランジスタ１１４がオンの状態になり、２行目の画素が有する光電変換素子１１１が初期化される。
【００１５】
このようにして順に、全てのリセット信号線（Ｒ１〜Ｒｙ）が選択されていく。そして、選択されたリセット信号線Ｒに接続された画素１００が有する光電変換素子１１１が初期化される。
【００１６】
次いでゲート信号線（Ｇ１〜Ｇｙ）に印加される信号について説明する。１行目のリセット信号線（Ｒ１）にリセット信号が入力されてから、６個の水平走査期間（６×Ｐ）が経過すると、ゲート信号線駆動回路１０２からゲート信号線（Ｇ１）に入力されるゲート信号によって、ゲート信号線（Ｇ１）が選択される。そうすると、ゲート信号線（Ｇ１）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、１行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。なお、この場合における画素１００により出力された信号の蓄積時間（Ｌ）は、６個の水平走査期間（６×Ｐ）である。
【００１７】
次いで、ゲート信号線駆動回路１０２から２行目のゲート信号線（Ｇ２）に入力されるゲート信号によって、２行目のゲート信号線（Ｇ２）が選択される。そうすると、ゲート信号線（Ｇ２）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、２行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。この場合における画素１００により出力された信号の蓄積時間（Ｌ）は、６個の水平走査期間（６×Ｐ）である。
【００１８】
このようにして順に、全てのゲート信号線（Ｇ１〜Ｇｙ）が選択されていく。そして、選択されたゲート信号線（Ｇ１〜Ｇｙ）に接続された画素１００の信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。図１５から分かるように、本駆動方法を用いると、画素１００により出力された画素１００の信号の蓄積時間（Ｌ）は、全て同じであり、６個の水平走査期間（６×Ｐ）となっている。
【００１９】
次いで、図１６を用いてゲート信号線（Ｇ１〜Ｇｙ）に出力されるゲート信号とのタイミングと、リセット信号線（Ｒ１〜Ｒｙ）に出力されるリセット信号のタイミングと、ｉ行ｊ列目の画素１００に設けられた光電変換素子１１１の電位との関係について説明する。
【００２０】
始めに、リセット信号線駆動回路１０３からリセット信号線（Ｒｉ）に入力されるリセット信号によってリセット信号線（Ｒｉ）が選択される。そうするとリセット信号線（Ｒｉ）に接続されている全ての画素１００（ｉ行目の画素１００）のリセット用トランジスタ１１４がオンの状態になる。そうすると、ｉ行目の画素１００が有する光電変換素子１１１が初期化される。
【００２１】
光電変換素子１１１が初期化された後、光電変換素子１１１に光が照射されていると、光強度に応じた電荷が光電変換素子１１１に発生する。そして、リセット動作により光電変換素子１１１に充電された電荷が、徐々に放電され、光電変換素子１１１のｎチャネル型端子の電位が低くなってくる。
【００２２】
図１６に示すように、光電変換素子１１１に明るい光が照射されている場合は、放電される量が多いため、光電変換素子１１１のｎチャネル型端子の電位は低くなる。一方、光電変換素子１１１に暗い光が照射されている場合は、放電される量が少なく、光電変換素子１１１のｎチャネル型端子の電位は、明るい光が照射されている場合に比べると、あまり低くなっていない。
【００２３】
そして、リセット信号線（Ｒｉ）にリセット信号が入力されてから、６個の水平走査期間（６×Ｐ）が経過すると、ゲート信号線駆動回路１０２からｊ行目のゲート信号線（Ｇｉ）に入力されるゲート信号によって、ゲート信号線（Ｇｉ）が選択される。そうすると、ゲート信号線（Ｇｉ）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、光電変換素子１１１のｎチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子１１１に照射された光の強度に比例している。
【００２４】
なお、非常に明るい光が照射された場合は、光電変換素子１１１のｎチャネル型端子の電位が低くなってくるが、その電位が電源基準線１２１の電位まで低くなると、電位は変化しなくなる。このような状況を飽和と呼ぶ。
【００２５】
また光電変換素子１１１は、蓄積時間において、照射された光によって生成される電荷を蓄積している。よって、蓄積時間が異なると、たとえ同じ光強度の光であっても、光によって生成される電荷の総量が異なるため、信号値も異なる。例えば、強い光が光電変換素子１１１に照射された場合は、短い蓄積時間で飽和してしまう。また、弱い光が光電変換素子１１１に照射された場合であっても、蓄積時間が長いと、いずれは飽和状態に達する。つまり信号は、光電変換素子１１１に照射される光の強さと蓄積時間との積によって決定する。
【００２６】
図１６において、ゲート信号が入力された時点では、暗い光が照射された光電変換素子１１１の電位は、リセット信号が入力された時点に比べて少し低下しているが、まだ飽和状態には及ばない。
【００２７】
一方、明るい光が照射された光電変換素子１１１は既に飽和状態になっている。この場合には、画素１００から出力される信号を正確に読み取ることが出来ない。そのため、明るい光が照射された光電変換素子１１１を有する画素１００の信号を読み取る際の蓄積時間はもう少し短い方が好ましい。
【００２８】
【発明が解決しようとする課題】
上述した駆動方法を用いると、画素１００から出力される信号の蓄積時間（Ｌ）は全て６個の水平走査期間（６×Ｐ）となっており、言い換えると、画素１００から出力される信号は、全て同じ蓄積時間でしか出力出来なかった。
【００２９】
そのため、画素１００に照射される光強度が強い場合には、光電変換素子１１１の電位が飽和状態になることがあり、被写体の情報を正確に読み取ることが出来なかった。また画素１００に照射される光強度が弱い場合には、光電変換素子１１１の電位の変化が微弱であるため、画素１００から出力される信号にあまり違いがなく、被写体の情報を正確に読み取ることが出来なかった。
【００３０】
また、“O.Yadid-Pecht et. al., Proc. SPIE,vol.2654,pp82-92,1996”にて報告された方法を用いた場合、画素から出力される信号の蓄積時間は、２種類のみであった。しかも、駆動回路を画素部の上下に一つずつ配置しているため、駆動回路部が大型化してしまうという欠点もあった。
【００３１】
また、“ISSCC99:p308:A 640x512 CMOS Image Sensor with Ultra Wide Dynamic Range Floating-Point Pixel-Level ADC”にて報告された方法を用いた場合、画素から出力される信号の蓄積時間をＴ、２Ｔ、４Ｔ、・・・、(2^K)×Ｔのように変化させている。その結果、ｋが増加すると、読み取り時間がとても長くなってしまうという欠点が存在した。例えばｋ＝３の場合（ダイナミックレンジを８倍にする場合）には、通常の読み取り時間に比べて８倍の読み取り時間が必要となっていた。
【００３２】
【課題を解決するための手段】
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じた。図１７を用いて本発明の駆動方法について説明する。
【００３３】
図１７において、横軸は時間の経過を示している。また図１７には、従来の駆動方法によるゲート信号線Ｇａ、Ｇ（ａ＋１）に印加される信号のタイミングチャートと、本願の駆動方法によるゲート信号線（Ｇａ〜Ｇ（ａ＋１））、ゲート信号線（Ｇｂ〜Ｇ（ｂ＋２））、ゲート信号線（Ｇｃ〜Ｇ（ｃ＋２））とに印加される信号のタイミングチャートを示す。なお、ａ、ｂ、ｃはともに自然数とする。
【００３４】
図１７に示すように、従来の駆動方法においては、水平走査期間（Ｐ）にゲート信号線（Ｇ１〜Ｇｙ）のいずれか一本が選択される。つまり、１フレーム期間には、ｙ回（ゲート信号線（Ｇ１〜Ｇｙ）の本数と同じ数）の垂直走査が行われていた。
【００３５】
一方、本発明の駆動方法においては、水平走査期間（Ｐ）にゲート信号線（Ｇ１〜Ｇｙ）のいずれか３本が選択され、１フレーム期間に（３×ｙ）回の垂直走査を行う。なお１水平走査期間（Ｐ）に３本のゲート信号線（Ｇ１〜Ｇｙ）を同時に選択すると、同じ信号出力線（Ｓ１〜Ｓｘ）に接続している画素のうちの３つの画素から出力される信号が、同じ信号出力線（Ｓ１〜Ｓｘ）に出力されるため、信号が混ざってしまう。そのため、本発明では水平走査期間（Ｐ）を３つに分割する。そしてそれぞれを第１サブ水平走査期間、第２サブ水平走査期間、第３サブ水平走査期間とする。そしてそれぞれのサブ水平走査期間において、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか一本を選択する。そうすると、信号出力線（Ｓ１〜Ｓｘ）に画素から出力される信号が混ざることなく、１水平走査期間（Ｐ）中に最大で３本のゲート信号線（Ｇ１〜Ｇｙ）を選択することが出来る。
【００３６】
なおここでは水平走査期間（Ｐ）を３つに分割した例を示すが、本発明はこれに限定されず、水平走査期間（Ｐ）は設計者の任意の数に分割することが出来る。
【００３７】
また第１サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Ｇ（Ｇ１〜Ｇｙのうちのいずれか一つ）に印加される信号を第１サブゲート信号とし、第２サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Ｇに印加される信号を第２サブゲート信号とする。また、第３サブ水平走査期間において、ゲート信号線駆動回路から、ゲート信号線Ｇに印加される信号を第３サブゲート信号とする。
【００３８】
図１９に示すように、ある水平走査期間（Ｐ）においては、第１サブ水平走査期間において、ａ行目のゲート信号線（Ｇａ）が選択され、第２サブ水平走査期間において、ｂ行目のゲート信号線（Ｇｂ）が選択され、第３サブ水平走査期間において、ｃ行目のゲート信号線（Ｇｃ）が選択される。
【００３９】
そして、次の水平走査期間（Ｐ）においては、第１サブ水平走査期間において、（ａ＋１）行目のゲート信号線（Ｇａ）が選択され、第２サブ水平走査期間において、（ｂ＋１）行目のゲート信号線（Ｇｂ）が選択され、第３サブ水平走査期間において、（ｃ＋１）行目のゲート信号線（Ｇｃ）が選択される。
【００４０】
このようにして順に全てのゲート信号線（Ｇ１〜Ｇｙ）が、第１サブ水平走査期間、第２サブ水平走査期間、および第３サブ水平走査期間のそれぞれの期間において選択される。言い換えると、全てのゲート信号線（Ｇ１〜Ｇｙ）に順に第１サブゲート信号、第２サブゲート信号、および第３サブゲート信号を印加させる。本発明では、ゲート信号線（Ｇ１〜Ｇｙ）に、第１サブゲート信号、第２サブゲート信号、および第３サブゲート信号が印加されるタイミングを変化させる。その結果、光電変換素子を有する画素からは、複数の信号が出力され、さらにその複数の信号の蓄積時間はそれぞれ異なる。
【００４１】
すなわち本発明では、水平走査期間（Ｐ）をｎ個（ｎは自然数）に分割することにより、１フレーム期間内において、（ｎ×ｙ）回の水平走査を行うことが出来るため、読み取り時間が長くなってしまうことを防ぐことが出来る。またそれぞれの画素からは、ｎ個の信号を出力することが出来、さらに複数の信号の蓄積時間はそれぞれ異なる。そのため、画素１００に照射された光強度に適した信号を選択することが可能となる。
【００４２】
【発明の実施の形態】
（実施の形態１）
本発明の駆動方法は、光電変換素子を有するどのような半導体装置にも適用される。図３、図４には、本発明が適用される半導体装置の一例を示す。
【００４３】
図３の半導体装置は、画素部１０４、画素部１０４の周辺に配置されたソース信号線駆動回路１０１、ゲート信号線駆動回路１０２、リセット信号線駆動回路１０３を有している。ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ、及び最終出力増幅用回路１０１ｄを有する。
【００４４】
なお、図３にはソース信号線駆動回路１０１が、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力線駆動回路１０１ｃ、及び最終出力増幅用回路１０１ｄが設けられた例を示したが、本発明はこれに限定されない。ソース信号線駆動回路１０１については、実施例において詳しく説明する。
【００４５】
画素部１０４は、マトリクス状に配置された複数の画素１００を有している。なお本明細書において、画素部１０４には、ｘ列（縦）×ｙ行（横）個の画素１００がマトリクス状に設けられているとする。
【００４６】
図４には、ｉ行ｊ列目に設けられた画素１００の回路図を示す。画素１００は、信号出力線（Ｓ１〜Ｓｘ）のいずれか１つと、電源線（ＶＢ1〜ＶＢｘ）のいずれか１つと、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか１つと、リセット信号線（Ｒ１〜Ｒｙ）のいずれか１つとを有している。また、画素１００は、スイッチング用トランジスタ１１２と、増幅用トランジスタ１１３と、リセット用トランジスタ１１４と、光電変換素子１１１とを有している。
【００４７】
光電変換素子１１１は、ｎチャネル型端子、ｐチャネル型端子、およびｎチャネル型端子とｐチャネル型端子の間に設けられている光電変換層を有している。ｐチャネル型端子及びｎチャネル型端子の一方は、電源基準線１２１に接続されており、もう一方は増幅用トランジスタ１１３のゲート電極に接続されている。
【００４８】
スイッチング用トランジスタ１１２のゲート電極はゲート信号線（Ｇｉ）に接続されている。そしてスイッチング用トランジスタ１１２のソース領域及びドレイン領域は、一方は増幅用トランジスタ１１３のソース領域に接続されており、もう一方は信号出力線（Ｓｊ）に接続されている。スイッチング用トランジスタ１１２は、光電変換素子１１１の信号を出力するときのスイッチング素子として機能するトランジスタである。
【００４９】
増幅用トランジスタ１１３のドレイン領域は電源線（ＶＢｊ）に接続されている。そして増幅用トランジスタ１１３のソース領域はスイッチング用トランジスタ１１２のソース領域又はドレイン領域に接続されている。増幅用トランジスタ１１３は、画素部１０４の下部に設けられたバイアス用トランジスタ（図示せず）とソースフォロワ回路を形成する。そのため、増幅用トランジスタ１１３とバイアス用トランジスタの極性は同じである方がよい。
【００５０】
リセット用トランジスタ１１４のゲート電極は、リセット信号線（Ｒｉ）に接続されている。リセット用トランジスタ１１４のソース領域とドレイン領域は、一方は電源線（ＶＢｊ）に接続されており、もう一方は、光電変換素子１１１及び増幅用トランジスタ１１３のゲート電極に接続されている。リセット用トランジスタ１１４は、光電変換素子１１１を初期化（リセット）するための素子（スイッチング素子）として機能するトランジスタである。
【００５１】
なお図４に示す画素１００の構成はあくまで一例であり、本発明はこれに限定されない。例えば、図４に示す画素１００に、１つのトランジスタ（転送用トランジスタ）を追加してもよく、そのような構成を有する半導体装置に本発明を適用することも出来る。また光電変換素子１１１として、フォトダイオードやフォトゲートなどを用いてもよい。つまり、画素１００はどのような構成でもよく、画素１００が有するトランジスタやコンデンサの数、及びそれらの接続の構成は特に限定されない。また、画素１００の構成に応じて、ゲート信号線駆動回路１０２、リセット信号線駆動回路１０３などの駆動回路の数を変化させてもよく、半導体装置に設けられる駆動回路の数は特に限定されない。
【００５２】
次いで、上述した構成を有する半導体装置に適用した本発明の駆動方法について、図１、図２を用いて説明する。
【００５３】
図１において、横軸は時間の経過を示しており、またリセット信号線（Ｒ１〜Ｒｙ）、ゲート信号線（Ｇ１〜Ｇｙ）とに印加される信号のタイミングチャートを示す。なお本実施例においては、ｙは１４とするが、本発明はこれに限定されず、リセット信号線（Ｒ１〜Ｒｙ）とゲート信号線（Ｇ１〜Ｇｙ）の数（ｙの値）は設計者が任意に定めることができる。
【００５４】
なお本明細書において、リセット信号線Ｒ（Ｒ１〜Ｒｙのうちのいずれか一つ）にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を１フレーム期間（Ｆ）とする。また本明細書において、リセット信号線Ｒに信号を印加して、次の列のリセット信号線Ｒに信号を印加する期間を水平走査期間（Ｐ）とする。そして、水平走査期間（Ｐ）を３つに分割した期間をそれぞれ第１サブ水平走査期間、第２サブ水平走査期間、第３サブ水平走査期間とする。
【００５５】
また第１サブ水平走査期間において、ゲート信号線駆動回路１０２から、ゲート信号線Ｇ（Ｇ１〜Ｇｙのうちのいずれか一つ）に印加される信号を第１サブゲート信号とし、第２サブ水平走査期間において、ゲート信号線駆動回路１０２から、ゲート信号線Ｇに印加される信号を第２サブゲート信号とする。また、第３サブ水平走査期間において、ゲート信号線駆動回路１０２から、ゲート信号線Ｇに印加される信号を第３サブゲート信号とする。
【００５６】
まず、リセット信号線駆動回路１０３から１行目のリセット信号線（Ｒ１）に入力されるリセット信号によってリセット信号線（Ｒ１）が選択される。そうすると、リセット信号線（Ｒ１）に接続されている全ての画素（１行目の画素）のリセット用トランジスタ１１４がオンの状態になり、１行目の画素１００が有する光電変換素子１１１が初期化される。
【００５７】
リセット信号線（Ｒ１）の選択が終了すると同時に、２行目のリセット信号線（Ｒ２）が選択される。そして、リセット信号線（Ｒ２）に接続されている全ての画素１００のリセット用トランジスタ１１４がオンの状態になり、２行目の画素１００が有する光電変換素子１１１が初期化される。
【００５８】
このようにして順に、全てのリセット信号線（Ｒ１〜Ｒｙ）が選択されていく。そして、選択されたリセット信号線Ｒに接続された画素１００が有する光電変換素子１１１が初期化される。
【００５９】
次いでゲート信号線（Ｇ１〜Ｇｙ）に印加される信号のタイミングチャートについて説明する。
【００６０】
１行目のリセット信号線（Ｒ１）にリセット信号が入力されてから、３個の水平走査期間（３×Ｐ）が経過すると、ゲート信号線駆動回路１０２から１行目のゲート信号線（Ｇ１）に入力される第１サブゲート信号によって、ゲート信号線（Ｇ１）が選択される。そうすると、ゲート信号線（Ｇ１）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、１行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。なお、この場合における画素１００により出力された信号の蓄積時間（Ｌ）は、３個の水平走査期間（３×Ｐ）である。
【００６１】
次いで、ゲート信号線駆動回路１０２から１２行目のゲート信号線（Ｇ１２）に入力される第２サブゲート信号によって、ゲート信号線（Ｇ１２）が選択される。そうすると、ゲート信号線（Ｇ１２）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、１２行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。
【００６２】
また、ゲート信号線駆動回路１０２からｂ行目（ｂは自然数）のゲート信号線（Ｇｂ）（図示せず）に入力される第３サブゲート信号によって、ゲート信号線（Ｇｂ）が選択される。そうすると、ゲート信号線（Ｇｂ）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、ｂ行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。
【００６３】
このようにして、第１サブゲート信号は１行目のゲート信号線（Ｇ１）に第１サブ水平走査期間において出力され、第２サブゲート信号は１２行目のゲート信号線（Ｇ１２）に第２サブ水平走査期間において出力され、第３サブゲート信号はｂ行目のゲート信号線（Ｇｂ）に第３サブ水平走査期間において出力される。そして、第１サブ水平走査期間、第２サブ水平走査期間、及び第３サブ水平走査期間を合わせた期間が１水平走査期間（Ｐ）となる。
【００６４】
次いで、リセット信号線（Ｒ１）にリセット信号が入力されてから、４個の水平走査期間（４×Ｐ）が経過すると、ゲート信号線駆動回路１０２から２行目のゲート信号線（Ｇ２）に入力される第１サブゲート信号によって、ゲート信号線（Ｇ２）が選択される。そうすると、ゲート信号線（Ｇ２）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、２行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。なお、この場合における２行目の画素１００により出力された信号の蓄積時間（Ｌ）は、３個の水平走査期間（３×Ｐ）である。
【００６５】
次いで、ゲート信号線駆動回路１０２から１３行目のゲート信号線（Ｇ１３）に入力される第２サブゲート信号によって、ゲート信号線（Ｇ１３）が選択される。そうすると、ゲート信号線（Ｇ１３）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、１３行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。
【００６６】
また、ゲート信号線駆動回路１０２から７行目のゲート信号線（Ｇ７）に入力される第３サブゲート信号によって、ゲート信号線（Ｇ７）が選択される。そうすると、ゲート信号線（Ｇ７）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、７行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。
【００６７】
このようにして、第１サブゲート信号は２行目のゲート信号線（Ｇ２）に第１サブ水平走査期間において出力され、第２サブゲート信号は１３行目のゲート信号線（Ｇ１３）に第２サブ水平走査期間において出力され、第３サブゲート信号は７行目のゲート信号線（Ｇ７）に第３サブ水平走査期間において出力される。
【００６８】
そして、リセット信号線（Ｒ１）にリセット信号が入力されてから、６個の水平走査期間（６×Ｐ）が経過すると、ゲート信号線駆動回路１０２からゲート信号線（Ｇ１）に入力される第２サブゲート信号によって、ゲート信号線（Ｇ１）が選択される。そうすると、ゲート信号線（Ｇ１）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、１行目の画素１００により出力された信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。この場合における画素１００により出力された信号の蓄積時間（Ｌ）は、６個の水平走査期間（６×Ｐ）である。
【００６９】
次いで、ゲート信号線駆動回路１０２から９行目のゲート信号線（Ｇ９）に入力される第３サブゲート信号によって、ゲート信号線（Ｇ９）が選択される。そうすると、ゲート信号線（Ｇ９）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、９行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。
【００７０】
そして、リセット信号線（Ｒ１）にリセット信号が入力されてから、１２個の水平走査期間（１２×Ｐ）が経過すると、ゲート信号線駆動回路１０２からゲート信号線（Ｇ１）に入力される第３サブゲート信号によって、ゲート信号線（Ｇ１）が選択される。そうすると、ゲート信号線（Ｇ１）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、１行目の画素１００により信号が信号出力線（Ｓ１〜Ｓｘ）に出力される。この場合における画素１００により出力された信号の蓄積時間（Ｌ）は、１２個の水平走査期間（１２×Ｐ）である。
【００７１】
このようにして、第１サブ水平走査期間において、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか一つに第１サブゲート信号が入力され、第２サブ水平走査期間において、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか一つに第２サブゲート信号が入力され、第３サブ水平走査期間において、ゲート信号線（Ｇ１〜Ｇｙ）のいずれか一つに第３サブゲート信号が入力されるという動作が繰り返される。このとき、ある水平走査期間において、第１サブゲート信号が入力されるゲート信号線（Ｇ１〜Ｇｙ）、第２サブゲート信号が入力されるゲート信号線（Ｇ１〜Ｇｙ）、および第３サブゲート信号が入力されるゲート信号線（Ｇ１〜Ｇｙ）はそれぞれ異なる。
【００７２】
そして順に、全てのゲート信号線（Ｇ１〜Ｇｙ）が第１サブ水平走査期間、第２サブ水平走査期間、及び第３サブ水平走査期間においてそれぞれ選択される。その結果、全てのゲート信号線（Ｇ１〜Ｇｙ）に第１サブゲート信号、第２サブゲート信号、及び第３サブゲート信号がそれぞれ入力される。
【００７３】
そして１フレーム期間（Ｆ）が経過すると、再びリセット信号線駆動回路１０３からリセット信号線（Ｒ１）に入力されるリセット信号によってリセット信号線（Ｒ１）が選択される。そして、図１に示すような上述した動作を繰り返す。
【００７４】
なお、リセット信号線（Ｒ１〜Ｒｙ）にリセット信号が入力されてから、ゲート信号線（Ｇ１〜Ｇｙ）に第１サブゲート信号が入力されるまでの期間（本実施の形態では３×Ｐ）、第２サブゲート信号が入力されるまでの期間（本実施の形態では６×Ｐ）、第３サブゲート信号が入力されるまでの期間（本実施の形態では１２×Ｐ）はそれぞれ異なる。その結果、画素１００により３個の信号を出力することができ、さらにその３個の信号の蓄積時間は異なっている。
【００７５】
なお、第１サブゲート信号は、ゲート信号線駆動回路１０２から第１サブ水平走査期間の期間にのみ出力され、第２サブゲート信号は第２サブ水平走査期間の期間にのみ出力され、第３サブゲート信号は第３サブ水平走査期間の期間にのみ出力される。そのため、例えばリセット信号線（Ｒ１）にリセット信号が入力されてから、６個の水平走査期間（６×Ｐ）が経過した後に画素１００により出力された信号の蓄積時間（Ｌ）は、正確には６個の水平走査期間（６×Ｐ）と、１個のサブ水平走査期間とを足した期間となる。しかし、サブ水平走査期間は蓄積時間（Ｌ）と比較すると十分小さいため、本明細書において、上記のような場合における蓄積時間（Ｌ）は、６個の水平走査期間（６×Ｐ）と見なすことにする。
【００７６】
また実施の形態では、水平走査期間（Ｐ）を３つに均等に分割したが、本発明はこれに限定されない。水平走査期間（Ｐ）は設計者が任意の数に分割することができる。
【００７７】
また本実施の形態では、蓄積時間（Ｌ）が３×Ｐ、６×Ｐ、１２×Ｐの２のべき乗倍ずつになるように信号を出力したが、本発明はこれに限定されない。例えば蓄積時間（Ｌ）を２倍ずつになるように信号を出力するようにしてもよいし、１０倍ずつになるように信号を出力するようにしてもよい。
【００７８】
（実施の形態２）
次いで、図２を用いて第１サブゲート信号、第２サブゲート信号、第３サブゲート信号がゲート信号線（Ｇ１〜Ｇｙ）に出力されるタイミングと、リセット信号がリセット信号線（Ｒ１〜Ｒｙ）に出力されるタイミングと、光電変換素子１１１の電位との関係について説明する。なお本実施の形態においては、一例として、ｉ行ｊ列目に設けられた画素１００について説明する。
【００７９】
始めに、リセット信号線駆動回路１０３からｉ行目のリセット信号線（Ｒｉ）に入力されるリセット信号によってリセット信号線（Ｒｉ）が選択される。そうするとリセット信号線（Ｒｉ）に接続されている全ての画素（ｉ行目の画素）のリセット用トランジスタ１１４がオンの状態になる。そうすると、ｉ行目の画素が有する光電変換素子１１１が初期化される。
【００８０】
そして、リセット信号線（Ｒｉ）にリセット信号が入力されてから、３個の水平走査期間（３×Ｐ）が経過すると、ゲート信号線駆動回路１０２からｉ行目のゲート信号線（Ｇｉ）に入力される第１サブゲート信号によって、ゲート信号線（Ｇｉ）が選択される。そうすると、ゲート信号線（Ｇｉ）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、光電変換素子１１１のｎチャネル型端子の電位を信号として読み出す。この信号は、光電変換素子１１１に照射された光の強度に比例している。
【００８１】
次いで、リセット信号線（Ｒｉ）にリセット信号が入力されてから、６個の水平走査期間（６×Ｐ）が経過すると、ゲート信号線駆動回路１０２からｉ行目のゲート信号線（Ｇｉ）に入力される第２サブゲート信号によってゲート信号線（Ｇｉ）が選択される。そうすると、ゲート信号線（Ｇｉ）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、光電変換素子１１１のｎチャネル型端子の電位を信号として読み出す。
【００８２】
次いで、リセット信号線（Ｒｉ）にリセット信号が入力されてから、１２個の水平走査期間（１２×Ｐ）が経過すると、ゲート信号線駆動回路１０２からｉ行目のゲート信号線（Ｇｉ）に入力される第３サブゲート信号によってゲート信号線（Ｇｉ）が選択される。そうすると、ゲート信号線（Ｇｉ）に接続されたスイッチング用トランジスタ１１２がオンの状態となり、光電変換素子１１１のｎチャネル型端子の電位を信号として読み出す。
【００８３】
そして、１フレーム期間（Ｆ）が経過すると、リセット信号線駆動回路１０３から（ｉ＋１）行目のリセット信号線（Ｒ（ｉ＋１））に入力されるリセット信号によってリセット信号線（Ｒ（ｉ＋１））が選択される。そして、再びリセット用トランジスタ１１４をオンの状態にして光電変換素子１１１をリセットし、上述の動作を繰り返していく。
【００８４】
本発明により、１フレーム期間において、複数の信号が画素１００から出力され、その複数の信号の蓄積時間はそれぞれ異なっている。図２では、実線で示す光電変換素子１１１の電位は暗い光が照射された場合であり、点線で示す光電変換素子１１１の電位は明るい光が照射された場合を示している。
【００８５】
図２において、第１サブゲート信号が入力された時点では、明るい光が照射された光電変換素子１１１の電位と、暗い光が照射された光電変換素子１１１の電位には大きな差はない。
【００８６】
しかし、第２サブゲート信号が入力された時点では、明るい光が照射された光電変換素子１１１は既に飽和状態に近くなっている。それに対して、暗い光が照射された光電変換素子１１１の電位は、第１サブゲート信号が入力された時点に比べて少し低下しているが、まだ飽和状態には及ばない。
【００８７】
第３サブゲート信号が入力された時点では、既に明るい光が照射された光電変換素子１１１は既に飽和状態にある。一方、暗い光が照射された光電変換素子１１１の電位は飽和状態に近くなっている。
【００８８】
画素１００から出力される信号は、画素１００が有する光電変換素子１１１に照射される光の強さ（光電変換素子１１１の電位）と蓄積時間との積によって決定することは上述した。つまり、暗い光が照射された光電変換素子１１１を有する画素１００の信号は、第３サブゲート信号が入力された時点の光電変換素子１１１の電位と、蓄積時間（１２×Ｐ）との積によって決定されることが好ましい。これは第１サブゲート信号が入力された時点、第２サブゲート信号が入力された時点では、未だ飽和状態には及ばないためある。
【００８９】
また明るい光が照射された光電変換素子１１１を有する画素１００の信号は、第２サブゲート信号が入力された時点の光電変換素子１１１の電位と蓄積時間（６×Ｐ）との積によって決定されることが好ましい。これは第１サブゲート信号が入力された時点では、飽和状態には及ばない状態であり、一方第３サブゲート信号が入力された時点では、既に飽和状態になっているためである。
【００９０】
本発明の駆動方法を用いることにより、１フレーム期間内に、画素から複数の信号を出力することができ、さらにその複数の信号はそれぞれ蓄積時間が異なっている。そのため、その複数の信号から、画素に照射された光強度に適した信号を選択することが出来る。
【００９１】
【実施例】
（実施例１）
本実施例では、図３に示したソース信号線駆動回路１０１について詳しく説明する。ソース信号線駆動回路１０１は、バイアス用回路１０１ａ、サンプルホールド回路１０１ｂ、信号出力用駆動回路１０１ｃ、最終出力増幅用回路１０１ｄを有している。なお、本発明はこれに限定されず、ソース信号線駆動回路１０１には、アナログ・デジタル信号変換回路や雑音低減回路などを設けてもよい。
【００９２】
バイアス用回路１０１ａは、それぞれの画素が有する増幅用トランジスタと対になって、ソースフォロワ回路を形成する。サンプルホールド回路１０１ｂは、信号をいったん保存したり、アナログ・デジタル変換を行ったり、雑音を低減する回路を有する。また、信号出力用駆動回路１０１ｃは、一時的に保存されていた信号を、順に出力していくための信号を出力する回路を有する。そして、最終出力増幅用回路１０１ｄは、サンプルホールド回路１０１ｂと信号出力用駆動回路１０１ｃにより出力された信号を増幅する回路を有する。なお、最終出力増幅用回路１０１ｄは、信号を増幅する必要のない場合には設けなくてもよい。
【００９３】
バイアス用回路１０１ａ、サンプルホールド回路１０１ｂおよび信号出力線用駆動回路１０１ｃのｊ列目周辺部分１０１ｅの回路図を図５に示す。なお、本実施例では、全てのトランジスタがｎチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはｎチャネル型でもｐチャネル型でもどちらでもよい。
【００９４】
バイアス用回路１０１ａは、バイアス用トランジスタ２１０ａを有している。バイアス用トランジスタ２１０ａは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ２１０ａのゲート電極は、バイアス信号線２００に接続されている。バイアス用トランジスタ２１０ａのソース領域とドレイン領域は、一方は信号出力線（Ｓｊ）に接続されており、もう一方は電源基準線２１０ｂに接続されている。なお本実施例では、ｎチャネル型トランジスタをバイアス用トランジスタ２１０ａに用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタをバイアス用トランジスタ２１０ａと増幅用トランジスタに用いることもできるが、その場合には、バイアス用トランジスタ２１０ａは電源基準線ではなく電源線に接続される。
【００９５】
サンプルホールド回路１０１ｂは、転送用トランジスタ２１１、２１２、２１３と、放電用トランジスタ２１４ａ、２１５ａ、２１６ａと、出力用トランジスタ２１７、２１８、２１９とを有する。転送用トランジスタ２１１、２１２、２１３のゲート電極は、それぞれ転送用信号線２０１、２０２、２０３に接続されている。
【００９６】
転送用トランジスタ２１１、２１２、２１３のソース領域とドレイン領域は、一方は信号出力線（Ｓｊ）に接続され、もう一方は放電用トランジスタ２１４ａ、２１５ａ、２１６ａのソース領域及びドレイン領域の一方に接続されている。転送用トランジスタ２１１、２１２、２１３がオン状態になると、信号出力線（Ｓｊ）の電位がコンデンサ２１４ｂ、２１５ｂ、２１６ｂに保持される。
【００９７】
なお本実施例では、ｎチャネル型トランジスタを転送用トランジスタ２１１、２１２、２１３に用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。
【００９８】
コンデンサ２１４ｂは放電用トランジスタ２１４ａのソース領域及びドレイン領域と電源基準線２１４ｃに接続されている。放電用トランジスタ２１４ａのゲート電極は、放電用信号線２０４に接続されている。
【００９９】
コンデンサ２１５ｂは放電用トランジスタ２１５ａのソース領域及びドレイン領域と電源基準線２１５ｃに接続されている。放電用トランジスタ２１５ａのゲート電極は、放電用信号線２０５に接続されている。
【０１００】
コンデンサ２１６ｂは放電用トランジスタ２１６ａのソース領域及びドレイン領域と電源基準線２１６ｃに接続されている。放電用トランジスタ２１６ａのゲート電極は、放電用信号線２０６に接続されている。
【０１０１】
なおコンデンサ２１４ｂ、２１５ｂ、２１６ｂには、信号出力線（Ｓｊ）から出力された信号が一時的に保持される。また放電用トランジスタ２１４ａ、２１５ａ、２１６ａがオン状態になることによって、コンデンサ２１４ｂ、２１５ｂ、２１６ｂの電荷を電源基準線２１４ｃ、２１５ｃ放電して初期化させる。
【０１０２】
本実施例では、コンデンサ２１４ｂには、ｊ列目に設けられた複数の画素１００のうち、第１サブゲート信号が入力された画素１００から出力された信号が一時的に保持されるとする。またコンデンサ２１５ｂには、第２サブゲート信号が入力された画素１００から出力された信号が一時的に保持され、コンデンサ２１６ｂには第３サブゲート信号が入力された画素１００から出力された信号が一時的に保持されるとする。
【０１０３】
２１７、２１８、２１９は出力用トランジスタである。出力用トランジスタ２１７のソース領域とドレイン領域は、一方はコンデンサ２１４ｂに接続され、他方は最終出力用トランジスタ２２０のソース領域とドレイン領域の一方に接続されている。また出力用トランジスタ２１７のゲート電極は、出力用信号線２０７に接続されている。
【０１０４】
出力用トランジスタ２１８のソース領域とドレイン領域は、一方はコンデンサ２１５ｂに接続され、他方は最終出力用トランジスタ２２０のソース領域とドレイン領域の一方に接続されている。また出力用トランジスタ２１８のゲート電極は、出力用信号線２０８に接続されている。
【０１０５】
出力用トランジスタ２１９のソース領域とドレイン領域は、一方はコンデンサ２１６ｂに接続され、他方は最終出力用トランジスタ２２０のソース領域とドレイン領域の一方に接続されている。また、出力用トランジスタ２１９のゲート電極は、出力用信号線２０９に接続されている。
【０１０６】
最終出力用トランジスタ２２０のソース領域とドレイン領域の他方は最終出力線２２２に接続されている。そして最終出力用トランジスタ２２０のゲート電極は最終選択線（ＳＳｊ）に接続されている。
【０１０７】
２２１ａは最終リセット用トランジスタであり、２２１ｂは電源基準線である。最終リセット用トランジスタ２２１ａのソース領域とドレイン領域は、一方は電源基準線２２１ｂに接続され、他方は最終出力線２２２に接続されている。また最終リセット用トランジスタ２２１ａのゲート電極は最終リセット線ＳＲｊに接続されている。なお最終リセット用トランジスタ２２１ａがオン状態になることによって、最終出力線２２２の電位を、電源基準線２２１ｂの電位に初期化させる。
【０１０８】
次いで図５に示したソース信号線駆動回路１０１のタイミングチャートを、図６を用いて説明する。図６において、リセット信号線（Ｒ１〜Ｒｙ）にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を１フレーム期間（Ｆ）とする。そして、リセット信号線（Ｒ１〜Ｒｙ）に信号を印加して、次の列のリセット信号線（Ｒ１〜Ｒｙ）に信号を印加するまでの期間を水平走査期間（Ｐ）とする。水平走査期間（Ｐ）は、第１サブ水平走査期間、第２サブ水平走査期間、第３サブ水平走査期間の３つに分割される。
【０１０９】
第１サブ水平走査期間において、転送用信号線２０１が選択され、転送用信号線２０１に接続された転送用トランジスタ２１１がオンの状態になる。そうすると、第１サブゲート信号が入力された画素１００から出力された信号がコンデンサ２１４ｂに一時的に保持される。また同様に、出力用信号線２０９が選択され、出力用信号線２０９に接続された出力用トランジスタ２１９がオンの状態になる。そうすると、コンデンサ２１６ｂに保持されていた信号が最終出力線２２２に出力される。
【０１１０】
次いで、第２サブ水平走査期間において、転送用信号線２０２が選択され、転送用信号線２０２に接続された転送用トランジスタ２１２がオンの状態になる。そうすると、第２サブゲート信号が入力された画素１００から出力された信号がコンデンサ２１５ｂに一時的に保持される。また同様に、出力用信号線２０７が選択され、出力用信号線２０７に接続された出力用トランジスタ２１７がオンの状態になる。そうすると、コンデンサ２１４ｂに保持されていた信号が最終出力線２２２に出力される。
【０１１１】
次いで、第３サブ水平走査期間において、転送用信号線２０３が選択され、転送用信号線２０３に接続された転送用トランジスタ２１３がオンの状態になる。そうすると、第３サブゲート信号が入力された画素１００から出力された信号がコンデンサ２１６ｂに一時的に保持される。また同様に、出力用信号線２０８が選択され、出力用信号線２０８に接続された出力用トランジスタ２１８がオンの状態になる。そうすると、コンデンサ２１５ｂに保持されていた信号が最終出力線２２２に出力される。
【０１１２】
なおそれぞれのサブ水平走査期間では、最終リセット線（ＳＲ１〜ＳＲｘ）と最終出力線（ＳＳ１〜ＳＳｘ）とが交互に選択される。本実施例では、第１サブ水平走査期間においては、コンデンサ２１６ｂに保持されていた信号が最終出力線２２２に出力され、第２サブ水平走査期間においては、コンデンサ２１４ｂに保持されていた信号が最終出力線２２２に出力され、第３サブ水平走査期間においては、コンデンサ２１６ｂに保持された信号が最終出力線２２２に出力される。
【０１１３】
ここで、サブ水平走査期間における最終リセット線（ＳＲ１〜ＳＲｘ）と、最終出力線（ＳＳ１〜ＳＳｘ）に印加する信号のタイミングチャートについて説明する。なお本実施例では、第２サブ水平走査期間を例に挙げて説明する。
【０１１４】
第２サブ水平走査期間においては、転送用信号線２０２と、出力用信号線２０７が選択される。そして１列目の最終リセット線（ＳＲ１）を選択する。そうすると、最終リセット用トランジスタ２２１ａがオンの状態となり、最終出力線２２２がある電位値までに初期化される。そして、１列目の最終選択線（ＳＳ１）を選択され、最終選択用トランジスタ２２０がオンの状態となる。そうすると、１列目のコンデンサ２１４ｂに一時的に保持されていた信号が最終出力線２２２に出力される。
【０１１５】
次いで、２列目の最終リセット線（ＳＲ２）を選択すると、最終リセット用トランジスタ２２１ａがオンの状態となり、最終出力線２２２をある電位値までに初期化する。そして、２列目の最終選択線（ＳＳ２）が選択されると、最終選択用トランジスタ２２０がオンの状態となる。そうすると、２行目のコンデンサ２１４ｂに一時的に保持されていた信号が最終出力線２２２に出力される。
【０１１６】
そして最終出力線２２２に出力された信号は、最終出力増幅用回路１０１ｄで増幅され、外部へ出力される。
【０１１７】
このようにして順に、全ての最終リセット線（ＳＲ１〜ＳＲｘ）と最終出力線（ＳＳ１〜ＳＳｘ）とが交互に選択されていく。そうすると、全ての列のコンデンサ２１４ａに保持されていた信号が最終出力線２２２に出力される。
【０１１８】
次いで、放電用信号線２０４が選択される。そして、放電用信号線２０４に接続された全ての放電用トランジスタ２１４ａがオンの状態になり、放電用トランジスタ２１４ａに接続された全てのコンデンサ２１４ｂが、電源基準線２１４ｃの電位まで初期化される。
【０１１９】
なお本実施例では、コンデンサ２１４ｂに保持された信号が読み出された直後に、放電用信号線２０４を選択して、コンデンサ２１４ｂを初期化した場合を示したが、本発明はこれに限定されない。放電用信号線２０４を選択するタイミングは特に限定されない。
【０１２０】
なおコンデンサ２１４ｂを初期化する場合には、放電用信号線２０４を選択し、コンデンサ２１５ｂを初期化する場合には、放電用信号線２０５を選択し、コンデンサ２１６ｂを初期化する場合には、放電用信号線２０６を選択する。そうすると、放電用信号線２０４、２０５、２０６に接続された放電用トランジスタ２１４ａ、２１５ａ、２１６ａがそれぞれオン状態になり、電源基準線２１４ｃ、２１５ｃ、２１６ｃの電位まで初期化される。
【０１２１】
なお本実施例では、実施の形態において水平走査期間（Ｐ）を３つに分割した例を示したため、１列に３つのコンデンサを設けた例を示したが、本発明はこれに限定されない。１列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、１水平走査期間を複数のサブ水平走査期間に分割する場合には、１水平走査期間に複数行分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個（サブ水平走査期間数）あることが望ましい。
【０１２２】
本実施例は、実施の形態１、２と自由に組み合わせることが可能である。
【０１２３】
（実施例２）
本実施例では、実施例１とは異なるソース信号線駆動回路１０１の例について説明する。バイアス用回路１０１ａ、サンプルホールド回路１０１ｂおよび信号出力線用駆動回路１０１ｃのｊ列目周辺部分１０１ｅの回路図を図７に示す。なお、本実施例では、全てのトランジスタがｎチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはｎチャネル型でもｐチャネル型でもどちらでもよい。
【０１２４】
バイアス用回路１０１ａは、バイアス用トランジスタ３１０ａを有している。バイアス用トランジスタ３１０ａは、各画素の増幅用トランジスタと同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ３１０ａのゲート電極は、バイアス信号線３００に接続されている。バイアス用トランジスタ３１０ａのソース領域およびドレイン領域は、一方は信号出力線（Ｓｊ）に接続されており、もう一方は電源基準線３１０ｂに接続されている。
【０１２５】
なお本実施例では、ｎチャネル型トランジスタをバイアス用トランジスタ３１０ａに用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタをバイアス用トランジスタ３１０ａと増幅用トランジスタに用いることもできるが、その場合には、バイアス用トランジスタ３１０ａは電源基準線ではなく電源線に接続される。
【０１２６】
サンプルホールド回路１０１ｂは、転送用トランジスタ３１１、３１２、３１３と、放電用トランジスタ３１４ａ、３１５ａ、３１６ａと、最終選択用トランジスタ３１７、３１８、３１９と、最終リセット用トランジスタ３２１ａ、３２２ａ、３２３ａとを有する。
【０１２７】
転送用トランジスタ３１１、３１２、３１３のゲート電極は、転送用信号線３０１、３０２、３０３にそれぞれ接続されている。
【０１２８】
転送用トランジスタ３１１、３１２、３１３のソース領域とドレイン領域は、一方は信号出力線（Ｓｊ）に接続され、もう一方はコンデンサ３１４ｂ、３１５ｂ、３１６ｂと放電用トランジスタ３１４ａ、３１５ａ、３１６ａのソース領域及びドレイン領域の一方に接続されている。転送用トランジスタ３１１、３１２、３１３がオン状態になると、信号出力線（Ｓｊ）の電位がコンデンサ３１４ｂ、３１５ｂ、３１６ｂに転送される。
【０１２９】
なお、本実施例では、ｎチャネル型トランジスタを転送用トランジスタ３１１、３１２、３１３に用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。
【０１３０】
コンデンサ３１４ｂは放電用トランジスタ３１４ａのソース領域及びドレイン領域と電源基準線３１４ｃに接続されている。放電用トランジスタ３１４ａのゲート電極は、放電用信号線３０５に接続されている。
【０１３１】
コンデンサ３１５ｂは放電用トランジスタ３１５ａのソース領域及びドレイン領域と電源基準線３１５ｃに接続されている。放電用トランジスタ３１５ａのゲート電極は、放電用信号線３０５に接続されている。
【０１３２】
コンデンサ３１６ｂは放電用トランジスタ３１６ａのソース領域及びドレイン領域と電源基準線３１６ｃに接続されている。放電用トランジスタ３１６ａのゲート電極は、放電用信号線３０５に接続されている。
【０１３３】
なおコンデンサ３１４ｂ、３１５ｂ、３１６ｂは、信号出力線（Ｓｊ）から出力された信号を一時的に保持する。また放電用トランジスタ３１４ａ、３１５ａ、３１６ａは、コンデンサ３１４ｂ、３１５ｂ、３１６ｂの電荷を放電して、電源基準線３１４ｃ、３１５ｃ、３１６ｃの電位まで初期化させる。
【０１３４】
本実施例では、コンデンサ３１４ｂには、第１サブゲート信号が入力された画素１００から出力された信号が一時的に保持されるとする。またコンデンサ３１５ｂには、第２サブゲート信号が入力された画素１００から出力された信号が一時的に保持され、コンデンサ３１６ｂには第３サブゲート信号が入力された画素１００から出力された信号が一時的に保持されるとする。
【０１３５】
３１７、３１８、３１９は最終選択用トランジスタである。最終選択用トランジスタ３１７、３１８、３１９のゲート電極は最終選択線（ＳＳｊ）に接続されている。
【０１３６】
最終選択用トランジスタ３１７のソース領域とドレイン領域は、一方はコンデンサ３１４ｂに接続され、他方は最終出力線３０７に接続されている。最終選択用トランジスタ３１８のソース領域とドレイン領域は、一方はコンデンサ３１５ｂに接続され、他方は最終出力線３０８に接続されている。最終選択用トランジスタ３１９のソース領域とドレイン領域は、一方はコンデンサ３１６ｂに接続され、他方は最終出力線３０９に接続されている。
【０１３７】
３２１ａ、３２２ａ、３２３ａは最終リセット用トランジスタであり、３２１ｂ、３２２ｂ、３２３ｂは電源基準線である。最終リセット用トランジスタ３２１ａ、３２２ａ、３２３ａのゲート電極は最終リセット線（ＳＲｊ）に接続されている。そして、最終リセット用トランジスタ３２１ａのソース領域とドレイン領域は、一方は電源基準線３２１ｂに接続され、他方は最終出力線３０７に接続されている。
【０１３８】
最終リセット用トランジスタ３２２ａのソース領域とドレイン領域は、一方は電源基準線３２２ｂに接続され、他方は最終出力線３０８に接続されている。また、最終リセット用トランジスタ３２３ａのソース領域とドレイン領域は、一方は電源基準線３２３ｂに接続され、他方は最終出力線３０９に接続されている。
【０１３９】
なお最終リセット線（ＳＲ１〜ＳＲｘ）は、最終出力線３０７、３０８、３０９を初期化するために設けられている。最終リセット線（ＳＲ１〜ＳＲｘ）のいずれか一つが選択され、最終リセット用トランジスタ２２１ａがオンの状態になると、最終出力線３０７、３０８、３０９のそれぞれの電位は、電源基準線３２１ｂ、３２２ｂ、３２３ｂの電位に初期化される。
【０１４０】
次いで図７に示したソース信号線駆動回路１０１のタイミングチャートを、図８を用いて説明する。図７において、リセット信号線（Ｒ１〜Ｒｙ）にリセット信号が印加されてから、再びリセット信号が印加されるまでの期間を１フレーム期間（Ｆ）とする。そして、リセット信号線（Ｒ１〜Ｒｙ）に信号を印加して、次の列のリセット信号線（Ｒ１〜Ｒｙ）に信号を印加するまでの期間を水平走査期間（Ｐ）とする。
【０１４１】
なお、本実施例のソース信号線駆動回路の駆動方法においては、水平走査期間（Ｐ）は、サンプリング期間とシフトレジスタ動作期間に分割される。そして、サンプリング期間は、第１サブサンプリング期間、第２サブサンプリング期間、第３サブサンプリング期間の３つに分割される。
【０１４２】
第１サブサンプリング期間においては、転送用信号線３０１が選択される。転送用信号線３０１が選択されると、転送用信号線３０１に接続された転送用トランジスタ３１１がオンの状態になる。そうすると、第１サブゲート信号が入力された画素１００から出力された信号がコンデンサ３１４ｂに一時的に保持される。
【０１４３】
次いで、第２サブサンプリング期間において、転送用信号線３０２が選択され、転送用信号線３０２に接続された転送用トランジスタ３１２がオンの状態になる。そうすると、第２サブゲート信号が入力された画素１００から出力された信号がコンデンサ３１５ｂに一時的に保持される。
【０１４４】
次いで、第３サブサンプリング期間において、転送用信号線３０３が選択され、転送用信号線３０３に接続された転送用トランジスタ３１３がオンの状態になる。そうすると、第３サブゲート信号が入力された画素１００から出力された信号がコンデンサ２１６ｂに一時的に保持される。以上でサンプリング期間は終了する。
【０１４５】
次いで、シフトレジスタ動作期間においては、コンデンサ３１４ｂ、３１５ｂ、３１６ｂのそれぞれに保持された信号が最終出力線３０７、３０８、３０９に出力される。
【０１４６】
まず１列目の最終リセット線（ＳＲ１）を選択する。最終リセット線（ＳＲ１）を選択すると、１列目の最終リセット線（ＳＲ１）に接続された最終リセット用トランジスタ３２１ａ、３２２ａ、３２３ａがオンの状態となり、最終出力線３０７、３０８、３０９が電源基準線３２１ｂ、３２２ｂ、３２３ｂの電位まで初期化される。
【０１４７】
次いで１列目の最終選択線（ＳＳ１）を選択する。最終選択線（ＳＳ１）が選択すると、１列目の最終選択線（ＳＳ１）に接続された最終選択用トランジスタ３１７、３１８、３１９がオンの状態となる。そうすると、１列目のコンデンサ３１４ｂ、３１５ｂ、３１６ｂに一時的に保持されていた信号が最終出力線３０７、３０８、３０９に出力される。
【０１４８】
次いで、２列目の最終リセット線（ＳＲ２）を選択する。最終リセット線（ＳＲ２）を選択すると、２列目の最終リセット線（ＳＲ２）に接続された最終リセット用トランジスタ３２１ａ、３２２ａ、３２３ａがオンの状態となり、最終出力線３０７、３０８、３０９が電源基準線３２１ｂ、３２２ｂ、３２３ｂの電位まで初期化される。
【０１４９】
次いで２列目の最終選択線（ＳＳ２）を選択する。最終選択線（ＳＳ２）を選択すると、２列目の最終選択線（ＳＳ２）に接続された最終選択用トランジスタ３１７、３１８、３１９がオンの状態となる。そうすると、２列目のコンデンサ３１４ｂ、３１５ｂ、３１６ｂに一時的に保持されていた信号が最終出力線３０７、３０８、３０９に出力される。
【０１５０】
このようにして順に、全ての最終リセット線（ＳＲ１〜ＳＲｘ）と最終出力線（ＳＳ１〜ＳＳｘ）とが交互に選択されていく。そうすると、全ての列のコンデンサ３１４ｂ、３１５ｂ、３１６ｂに保持されていた信号が最終出力線３０７、３０８、３０９に出力される。
【０１５１】
そして最後に放電用信号線３０５が選択され、放電用信号線３０５に接続された全ての放電用トランジスタ３１４ａ、３１５ａ、３１６ａがオンの状態になり、放電用トランジスタ３１４ａ、３１５ａ、３１６ａに接続された全ての列のコンデンサ３１４ｂ、３１５ｂ、３１６ｂが、電源基準線３１４ｃ、３１５ｃ、３１６ｃの電位まで初期化される。
【０１５２】
なお最終出力線３０７、３０８、３０９に出力された信号は、最終出力増幅用回路１０１ｄで増幅され、外部へ出力される。
【０１５３】
なお本実施例では、上述した実施の形態において水平走査期間を３つに分割した例を示したため、１列に３つのコンデンサ（３１４ｂ、３１５ｂ、３１６ｂ）を設けた例を示したが、本発明はこれに限定されない。１列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、１水平走査期間を複数のサブ水平走査期間に分割する場合には、１水平走査期間に複数列分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個（サブ水平走査期間数）あることが望ましい。
【０１５４】
本実施例は、実施の形態１、２、および実施例１と自由に組み合わせることが可能である。
【０１５５】
（実施例３）
本実施例では、ソース信号線駆動回路１０１の実施例１、２とは異なる例について、図９、１０を用いて説明する。
【０１５６】
バイアス用回路１０１ａ、サンプルホールド回路１０１ｂおよび信号出力線用駆動回路１０１ｃのｊ列目周辺部分１０１ｅの回路図を図９に示す。なお、本実施例では、全てのトランジスタがｎチャネル型トランジスタとするが、本発明はこれに限定されず、トランジスタはｎチャネル型でもｐチャネル型でもどちらでもよい。
【０１５７】
バイアス用回路１０１ａは、バイアス用トランジスタ５５１０ａを有している。バイアス用トランジスタ５５１０ａは、各画素の増幅用トランジスタ１１３と同じ極性を有し、ソースフォロワ回路を形成する。バイアス用トランジスタ５５１０ａのゲート電極は、バイアス信号線５５１１に接続されている。バイアス用トランジスタ５５１０ａのソース領域およびドレイン領域は、一方は信号出力線（Ｓｊ）に接続されており、もう一方は電源基準線５５１０ｂに接続されている。
【０１５８】
なお本実施例では、ｎチャネル型トランジスタをバイアス用トランジスタ５５１０ａに用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタをバイアス用トランジスタ５５１０ａに用いることもできるが、その場合には、バイアス用トランジスタ５５１０ａは電源基準線ではなく電源線に接続される。
【０１５９】
転送用トランジスタ５５１２のゲート電極は、転送用信号線５５１３に接続されている。転送用トランジスタ５５１２のソース領域とドレイン領域は、一方は信号出力線（Ｓｊ）に接続され、もう一方は容量選択用トランジスタ５５１４ｄ、５５３０ｄ、５５３１ｄのソース領域又はドレイン領域の一方に接続されている。転送用トランジスタ５５１２がオン状態になると、信号出力線（Ｓｊ）の電位を容量選択用トランジスタ５５１４ｄ、５５３０ｄ、５５３１ｄを介してコンデンサ５５１４ｂ、５５３０ｂ、５５３１ｂに保持される。
【０１６０】
なお、本実施例では、ｎチャネル型トランジスタを転送用トランジスタ５５１２に用いた場合を示したが、本発明はこれに限定されない。例えば、ｐチャネル型トランジスタとｎチャネル型トランジスタを並列に接続して、それらのトランジスタを転送用トランジスタとして用いてもよい。
【０１６１】
コンデンサ５５１４ｂは容量選択用トランジスタ５５１４ｄのソース領域及びドレイン領域の一方と電源基準線５５１４ｃに接続されている。容量選択用トランジスタ５５１４ｄのゲート電極は、保持容量制御線５５３４に接続されている。そして容量選択用トランジスタ５５１４ｄのソース領域及びドレイン領域の他方は、信号出力線（Ｓｊ）に接続されている。
【０１６２】
また放電用トランジスタ５５１４ａのゲート電極は、放電用信号線５５１５に接続されている。そして放電用トランジスタ５５１４ａのソース領域とドレイン領域は、一方はコンデンサ５５１４ｂに接続され、もう一方は電源基準線５５１４ｃにそれぞれ接続されている。放電用トランジスタ５５１４ａがオン状態になることによって、コンデンサ５５１４ｂを電源基準線５５１４ｃの電位まで初期化させる。またコンデンサ５５１４ｂは、信号出力線（Ｓｊ）から出力された信号を一時的に蓄積する。本実施例では、ｊ列目に設けられた複数の画素１００のうち、第１サブゲート信号が入力された画素１００の信号が一時的に保持されるとする。
【０１６３】
コンデンサ５５３０ｂは容量選択用トランジスタ５５３０ｄのソース領域及びドレイン領域の一方と電源基準線５５３０ｃに接続されている。容量選択用トランジスタ５５３０ｄのゲート電極は、保持容量制御線５５３５に接続されている。そして容量選択用トランジスタ５５３０ｄのソース領域及びドレイン領域の他方は、信号出力線（Ｓｊ）に接続されている。
【０１６４】
また放電用トランジスタ５５３０ａのゲート電極は、放電用信号線５５３２に接続されている。そして放電用トランジスタ５５３０ａのソース領域とドレイン領域は、一方はコンデンサ５５３０ｂに接続され、もう一方は電源基準線５５３０ｃにそれぞれ接続されている。放電用トランジスタ５５３０ａがオン状態になることによって、コンデンサ５５３０ｂを電源基準線５５３０ｃの電位まで初期化させる。またコンデンサ５５３０ｂは、信号出力線（Ｓｊ）から出力された信号を一時的に保持する。本実施例では、ｊ列目に設けられた複数の画素１００のうち、第２サブゲート信号が入力された画素１００の信号が一時的に保持されるとする。
【０１６５】
コンデンサ５５３１ｂは容量選択用トランジスタ５５３１ｄのソース領域及びドレイン領域の一方と電源基準線５５３１ｃに接続されている。容量選択用トランジスタ５５３１ｄのゲート電極は、保持容量制御線５５３６に接続されている。そして容量選択用トランジスタ５５３１ｄのソース領域及びドレイン領域の他方は、信号出力線（Ｓｊ）に接続されている。
【０１６６】
また放電用トランジスタ５５３１ａのゲート電極は、放電用信号線５５３３に接続されている。そして放電用トランジスタ５５３１ａのソース領域とドレイン領域は、一方はコンデンサ５５３１ｂに接続され、もう一方は電源基準線５５３１ｃにそれぞれ接続されている。放電用トランジスタ５５３１ａがオン状態になることによって、コンデンサ５５３１ｂを電源基準線５５３１ｃの電位まで初期化させる。またコンデンサ５５３１ｂは、信号出力線（Ｓｊ）から出力された信号を一時的に保持する。本実施例では、ｊ列目に設けられた複数の画素１００のうち、第３サブゲート信号が入力された画素１００の信号が一時的に保持されるとする。
【０１６７】
そして、容量選択用トランジスタ５５１４ｄ、５５３０ｄ、５５３１ｄのソース領域及びドレイン領域の一方には、最終選択用トランジスタ５５１６のソース領域及びドレイン領域の一方が接続されている。そして最終選択用トランジスタ５５１６のソース領域とドレイン領域の他方は、最終出力線５５１８に接続されている。最終選択用トランジスタ５５１６のゲート電極は、ｊ列目最終選択線ＳＳｊに接続されている。
【０１６８】
最終選択線（ＳＳ１〜ＳＳｘ）と、最終リセット線（ＳＲ１〜ＳＲｘ）は、サンプルホールド回路１０１ｂにマトリクス状に設けられており、１列目からｘ列目まで交互に選択されていく。例えば、最終選択線ＳＳｊが選択され、最終選択用トランジスタ５５１６がオンの状態になる。そうすると、保持容量制御線５５３４、５５３５、５５３６のいずれか一つが選択され、容量選択用トランジスタ５５１４ｄ、５５３０ｄ、５５３１ｄのいずれか一つがオン状態になる。そうすると、オン状態となった容量選択用トランジスタ５５１４ｄ、５５３０ｄ、５５３１ｄに接続されたコンデンサ５５１４ｂ、５５３０ｂ、５５３１ｂに保持されていた信号が最終出力線５５１８に出力される。
【０１６９】
なお、最終出力線５５１８に信号を出力する前に、最終出力線５５１８に電荷が蓄積されている場合がある。そうすると、該電荷によって最終出力線５５１８に信号を出力したときの電位は影響を受けてしまう。そこで、最終出力線５５１８に信号を出力する前に、最終出力線５５１８の電位を、ある電位値までに初期化しておくことが必要である。そのため最終選択線ＳＳｊを選択する前に、最終リセット線ＳＲｊを選択し、最終リセット用トランジスタ５５１７ａをオンの状態にする。そうすると、最終出力線５５１８の電位は電源基準線５５１７ｂの電位に初期化される。
【０１７０】
なお本実施例では、上述した実施の形態において水平走査期間を３つに分割した例を示したため、１列に３つのコンデンサ（３１４ｂ、３１５ｂ、３１６ｂ）を設けた例を示したが、本発明はこれに限定されない。１列に設けられるコンデンサの数は設計者が自由に決めることが可能である。しかし、１水平走査期間を複数のサブ水平走査期間に分割する場合には、１水平走査期間に複数列分の信号が出力される。そのため、信号を保存しておくためのコンデンサは、それぞれの列で複数個（サブ水平走査期間数）あることが望ましい。
【０１７１】
次いで、図９に示すｊ列目周辺回路のタイミングチャートを図１０に示す。なお本実施例では、ｊ列目のゲート信号線（Ｇｉ）が選択された場合におけるタイミングチャートを一例として挙げて説明する。
【０１７２】
なお本実施例では、実施例１で示したサブ水平走査期間における信号のタイミングチャートを示す。また図９において、コンデンサ５５１４ｂに一時蓄積された信号が最終出力線５５１８に出力される場合について示す。
【０１７３】
はじめに、ｉ行目のゲート信号線（Ｇｉ）が選択され、次いで放電用信号線５５１５が選択される。そうすると、放電用トランジスタ５５１４ａがオンの状態になる。なお、ゲート信号線（Ｇｉ）が選択されたサブ水平走査期間において、ゲート信号線（Ｇｉ）と同様に保持容量制御線５５３４も選択されている。
【０１７４】
そして、転送用信号線５５１３が選択され、転送用トランジスタ５５１２がオンの状態になると、それぞれの画素の光電変換素子から出力された信号が各行のコンデンサ５５１４ｂに出力される。
【０１７５】
そして、各行のコンデンサ５５１４ｂに蓄積された信号は、最終出力線５５１８に順に出力されていく。まず１行目の最終リセット線５５１９を選択すると、最終リセット用トランジスタ５５１７ａをオンの状態となる。そして、最終出力線５５１８を電源基準線５５１７ｂの電位に初期化して、１行目の最終選択線５５１９を選択する。そうすると、最終選択用トランジスタ５５１６がオンの状態となり、１行目のコンデンサ５５１４ｂの信号が最終出力線５５１８に出力される。
【０１７６】
次に、２行目の最終リセット線５５１９を選択し、最終リセット用トランジスタ５５１７ａをオンの状態にし、最終出力線５５１８を電源基準線５５１７ｂの電位に初期化する。そして、２行目の最終選択線５５１９を選択し、最終選択用トランジスタ５５１６を導通状態にし、２行目のコンデンサ５５１４ｂの信号を最終出力線５５１８に出力する。
【０１７７】
このようにして順に、１行目からｘ行目までの最終リセット線５５１９を選択していき、同様の動作を繰り返す。そして、全ての行の信号を最終出力線５５１８に出力していく。そして、最終出力線５５１８に出力された信号は、最終出力増幅用回路１０１ｄで増幅され、外部へ出力される。
【０１７８】
本実施例は、実施の形態、実施例１、２、及び実施例１、２と自由に組み合わせることが可能である。
【０１７９】
（実施例４）
本実施例では、図３に示した最終出力増幅用回路１０１ｄの回路を図１１（Ａ）、（Ｂ）に示す。なお、最終出力線に出力される信号は、そのまま外部に取り出しても良い。しかし、出力される信号が微弱である場合には、外部に取り出す前に増幅しておくことが好ましい。また、本実施例では、最も簡単な信号増幅回路として、ソースフォロワ回路を示すが、本発明はこれに限定されない。例えば、最終出力増幅用回路１０１ｄには演算増幅器などの公知の増幅回路を用いてもよい。
【０１８０】
図１１（Ａ）は、ｎチャネル型のソースフォロワ回路を有する最終増幅回路１０１ｄを示す。最終出力増幅用回路１０１ｄへの信号の入力は、最終選択用トランジスタ５５１６を介して行われる。そして最終選択用トランジスタ５５１６のゲート電極と接続する最終選択線（ＳＳｊ）は、画素部１０４にマトリクス状に設けられており、その１列目からｘ列目まで順に選択される。
【０１８１】
最終出力線５５１８から出力された信号は、最終出力増幅用回路１０１ｄによって、増幅されて外部に出力する。最終出力線５５１８は、増幅用トランジスタ５５２１のゲート電極に接続されている。増幅用トランジスタ５５２１のドレイン領域は電源線５５２０に接続され、ソース領域は出力端子となっている。
【０１８２】
一方、バイアス用トランジスタ５５２２のゲート電極は、最終出力増幅用バイアス信号線５５２３に接続されている。バイアス用トランジスタ５５２２のソース領域とドレイン領域は、一方は電源基準線５５２４に接続され、もう一方は増幅用トランジスタ５５２１のソース領域に接続されている。
【０１８３】
次いで、図１１（Ｂ）には、ｐチャネル型のソースフォロワ回路を有する最終増幅回路１０１ｄを示す。最終出力線５５１８は、増幅用トランジスタ５５２１のゲート電極に接続されている。増幅用トランジスタ５５２１のドレイン領域は電源基準線５５２０に接続され、ソース領域は出力端子となる。
【０１８４】
一方、バイアス用トランジスタ５５２２のゲート電極は、最終出力増幅用バイアス信号線５５２３と接続されている。バイアス用トランジスタ５５２２のソース領域とドレイン領域は、一方は電源線５５２０と接続されており、もう一方は増幅用トランジスタ５５２１のソース領域と接続されている。なお、ｐチャネル型のソースフォロワ回路を有する図１１（Ｂ）に示す最終出力増幅用バイアス信号線５５２３の電位は、ｎチャネル型のソースフォロワ回路を有する図１１（Ａ）に示すの最終出力増幅用バイアス信号線５２３の電位とは異なる。
【０１８５】
本実施例は、実施の形態１、２、および実施例１乃至３と自由に組み合わせることが可能である。
【０１８６】
（実施例５）
本実施例では、本発明の光電変換素子と複数のトランジスタを一画素中に設けた半導体装置の断面構造について図１２を用いて説明する。
【０１８７】
図１２において、６０００は絶縁表面を有する基板であり、６００１は下地膜である。下地膜６００１上には光電変換素子１１１、増幅用トランジスタ１１３、スイッチング用トランジスタ１１２、リセット用トランジスタ１１４が形成されている。また、駆動回路として、ｎチャネル型トランジスタ、ｐチャネル型トランジスタを図示する。なお、それぞれのトランジスタは公知の如何なる構造のトランジスタを用いてもよい。
【０１８８】
絶縁表面を有する基板６０００上に形成された各トランジスタの構造について説明する。増幅用トランジスタ１１３において、６０２３はゲート電極、６００８はゲート絶縁膜、６０３７はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４２はソース配線、６０４３はドレイン配線である。
【０１８９】
スイッチング用トランジスタ１１２において、６０２４はゲート電極、６００８はゲート絶縁膜、６０３８はｐ型の不純物領域からなるソース領域及びドレイン領域、６０４４はソース配線、６０４５はドレイン配線である。
【０１９０】
リセット用トランジスタ１１４において、６０２５はゲート電極、６００８はゲート絶縁膜、６０１９はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３０はＬＤＤ領域（ライトドープドレイン領域）、６０４６はソース配線、６０４７はドレイン配線である。
【０１９１】
光電変換素子１１１において、６０３６はｐ型の不純物領域からなるｐ型半導体層、６０２０ｂはｎ型の不純物領域からなるｎ型半導体層、６０５４は非晶質半導体膜からなる光電変換層（ｉ層）である。
【０１９２】
駆動回路部のｎチャネル型トランジスタにおいて、６０２６はゲート電極、６００８はゲート絶縁膜、６０２１はｎ型の不純物領域からなるソース領域及びドレイン領域、６０３１はＬＤＤ領域（ライトドープドレイン領域）、６０５０はソース配線、６０５１はドレイン配線である。
【０１９３】
また、駆動回路部のｐチャネル型トランジスタにおいて、６０２７はゲート電極、６００８はゲート絶縁膜、６０３９はｐ型の不純物領域からなるソース領域及びドレイン領域、６０５２はドレイン配線、６０５３はソース配線である。
【０１９４】
そして、増幅用トランジスタ１１３、スイッチング用トランジスタ１１２、リセット用トランジスタ１１４、ｎチャネル型トランジスタ、ｐチャネル型トランジスタを覆って、第一層間絶縁膜６０４１、第二層間絶縁膜６０５９が設けられている。
【０１９５】
なお、本実施例は、実施の形態１、２、および実施例１乃至実施例４と自由に組み合わせることが可能である。
【０１９６】
（実施例６）
実施例４では、本発明の半導体装置の断面構造について説明したが、本実施例では、本発明の半導体装置を封止してＦＰＣを取り付けた状態について説明する。
【０１９７】
図１３（Ａ）は本発明を用いた半導体装置の上面図であり、図１３（Ａ）をＸ−Ｘ'面で切断した断面図を図１３（Ｂ）に示す。図１３（Ａ）において、４００１は基板、４００２は画素部、４００３はソース信号線駆動回路、４００４はゲート信号線駆動回路であり、それぞれの駆動回路は配線４００５、４００６、４００７を経てＦＰＣ４００８に至り、外部機器へと接続される。
【０１９８】
このとき、少なくとも画素部、好ましくは駆動回路および画素部を囲むようにしてカバー材４００９、密封材４０１０、シーリング材（ハウジング材ともいう）４０１１（図１３（Ｂ）に図示）が設けられている。
【０１９９】
また、図１３（Ｂ）は本実施例の半導体装置の断面構造であり、基板４００１、下地膜４０１２の上に駆動回路部（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回路を図示している）４０１３および画素部４０１４（但し、ここでは説明を簡単にするために光電変換素子とスイッチング用トランジスタのみを図示する）が形成されている。
【０２００】
公知の作製方法を用いて駆動回路部４０１３、画素部４０１４が完成したら、樹脂材料でなる第一層間絶縁膜（平坦化膜）４０１５を形成する。
【０２０１】
次いで、樹脂材料でなる第二層間絶縁膜４０１７を形成し、第二層間絶縁膜４０１７を覆うようにパッシベーション膜４０２２、充填材４０２３、カバー材４００９が形成される。
【０２０２】
さらに、カバー材４００９と基板４００１の内側にシーリング材４０１１が設けられ、さらにシーリング材４０１１の外側には密封材（第２のシーリング材）４０１０が形成される。
【０２０３】
このとき、この充填材４０２３は、カバー材４００９を接着するための接着剤としても機能する。充填材４０２３としては、ＰＶＣ（ポリビニルクロライド）、エポキシ樹脂、シリコン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。この充填材４０２３の内部に乾燥剤を設けておくと、吸湿効果を保持できるので好ましい。
【０２０４】
また、充填材４０２３の中にスペーサーを含有させてもよい。このとき、スペーサーをＢａＯなどからなる粒状物質とし、スペーサー自体に吸湿性をもたせてもよい。スペーサーを設けた場合、パッシベーション膜４０２２はスペーサー圧を緩和することができる。また、パッシベーション膜とは別に、スペーサー圧を緩和する樹脂膜などを設けてもよい。
【０２０５】
また、カバー材４００９としては、ガラス板、アルミニウム板、ステンレス板、ＦＲＰ（Fiberglass-Reinforced Plastics）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリルフィルムを用いることができる。なお、充填材４０２３としてＰＶＢやＥＶＡを用いる場合、数十μmのアルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることが好ましい。
【０２０６】
配線４００７は、駆動回路４０１３が有するトランジスタに接続され、また、シーリング材４０１１および密封材４０１０と基板４００１との隙間を通ってＦＰＣ４００８に電気的に接続される。なお、ここでは配線４００７について説明したが、他の配線４００５、４００６も同様にしてシーリング材４０１１および密封材４０１０の下を通ってＦＰＣ４００８に電気的に接続される。
【０２０７】
なお本実施例では、充填材４０２３を設けてからカバー材４００９を接着し、充填材４０２３の側面（露呈面）を覆うようにシーリング材４０１１を取り付けているが、カバー材４００９およびシーリング材４０１１を取り付けてから、充填材４０２３を設けても良い。この場合、基板４００１、カバー材４００９およびシーリング材４０１１で形成されている空隙に通じる充填材の注入口を設ける。そして前記空隙を真空状態（１０^-2Torr以下）にし、充填材の入っている水槽に注入口を浸してから、空隙の外の気圧を空隙の中の気圧よりも高くして、充填材を空隙の中に充填する。
【０２０８】
なお、本実施例は、実施の形態１、２、および実施例１乃至実施例５と自由に組み合わせることが可能である。
【０２０９】
（実施例７）
本発明の半導体装置を用いた電子機器の実施例として、図１４を用いて説明する。
【０２１０】
図１４（Ａ）は、ラインセンサを用いたハンドスキャナーである。ＣＣＤ型（ＣＭＯＳ型）のイメージセンサ１００１の上には、ロッドレンズアレイなどの光学系１００２が設けられている。光学系１００２は、被写体１００４上の画像がイメージセンサ１００１上に映し出されるようにするために用いられる。そして、ＬＥＤや蛍光灯などの光源１００３は、被写体１００４に光を照射できる位置に設けられている。そして、被写体１００４の下部には、ガラス１００５が設けられている。
【０２１１】
光源１００３を出た光は、ガラス１００５を介して被写体１００４に入射する。被写体１００４で反射した光は、ガラス１００５を介して、光学系１００２に入射する。光学系１００２に入射した光は、イメージセンサ１００１に入射し、そこで光電変換される。本発明の半導体装置は、イメージセンサ１００１に用いることができる。
【０２１２】
図１４（Ｂ）は、１８０１は基板、１８０２は画素部、１８０３はタッチパネル、１８０４はタッチペンである。タッチパネル１８０３は透光性を有しており、画素部１８０２から発せられる光及び、画素部１８０２に入射する光を透過することができ、タッチパネル１８０３を通して被写体上の画像を読み込むことができる。また画素部１８０２に画像が表示されている場合にも、タッチパネル１８０３を通して、画素部１８０２上の画像を見ることが可能である。
【０２１３】
タッチペン１８０４がタッチパネル１８０３に触れると、タッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができる。本実施例で用いられるタッチパネル１８０３及びタッチペン１８０４は、タッチパネル１８０３が透光性を有していて、なおかつタッチペン１８０４とタッチパネル１８０３とが接している部分の位置の情報を、電気信号として半導体装置に取り込むことができるものならば、公知のものを用いることができる。なお、本発明の半導体装置は、画素部１８０２に用いることができる。
【０２１４】
図１４（Ｃ）は、図１４（Ｂ）とは異なる携帯型ハンドスキャナーであり、本体１９０１、画素部１９０２、上部カバー１９０３、外部接続ポート１９０４、操作スイッチ１９０５で構成されている。図１４（Ｄ）は図１４（Ｃ）と同じ携帯型ハンドスキャナーの上部カバー１９０３を閉じた図である。
【０２１５】
画素部１９０２で読み込んだ画像信号を、外部接続ポート１９０４から携帯型ハンドスキャナーの外部に接続されている電子機器に送り、パソコンにおいて画像を補正、合成、編集等を行うことも可能である。なお、本発明の半導体装置は、画素部１８０２に用いることができる。
【０２１６】
また、本発明の半導体装置を用いた電子機器として、ビデオカメラ、デジタルスチルカメラ、ノート型パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）などが挙げられる。
【０２１７】
図１４（Ｅ）はデジタルビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の半導体装置は表示部２６０２に用いることができる。
【０２１８】
図１４（Ｆ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の半導体装置２３０２に用いることができる。
【０２１９】
図１４（Ｇ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の半導体装置は表示部２７０３に用いることができる。
【０２２０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。
【０２２１】
【発明の効果】
本発明の駆動方法では、水平走査期間（Ｐ）を分割することにより、１フレーム期間内において、同じ画素から複数の信号を出力することが出来るため、読み取り時間が長くなってしまうことを防ぐことが出来、さらにダイナミックレンジを拡大することが出来る。なお水平走査期間（Ｐ）は、任意の数に分割できるため、蓄積時間が異なる信号を出力することは容易に実現出来る。
【０２２２】
【図面の簡単な説明】
【図１】 本発明の半導体装置の駆動方法を説明する図。
【図２】 光電変換素子の電位と時間との関係を説明する図。
【図３】 本発明の半導体装置の概略図。
【図４】 本発明の半導体装置の画素の回路図を示す図。
【図５】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図６】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図７】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図８】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図９】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図１０】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図１１】 本発明の半導体装置のソース信号線駆動回路を説明する図。
【図１２】 本発明の半導体装置の断面構造を示す図。
【図１３】 本発明の半導体装置の上面図および断面図。
【図１４】 本発明の半導体装置を適用することが出来る電子機器の一例を示す図。
【図１５】 従来の半導体装置の駆動方法を説明する図。
【図１６】 光電変換素子の電位と時間との関係を説明する図。
【図１７】 本発明の半導体装置の駆動方法を説明する図。

Claims (1)

1. 増幅用トランジスタと、前記増幅用トランジスタのゲートに電気的に接続された光電変換素子と、ｎ（ｎは２以上の整数）個の容量と、を有する半導体装置であって、
   １フレーム期間において、１個の前記増幅用トランジスタから１本の信号出力線へｎ個の信号が出力され、
   前記ｎ個の容量に前記ｎ個の信号のそれぞれが保持され、
   前記ｎ個の容量は、サンプルホールド回路に設けられており、かつ、共通の配線により放電が制御され、
   前記共通の配線は、前記サンプルホールド回路に設けられたｎ個のトランジスタのそれぞれのゲートに電気的に接続されており、
   前記ｎ個のトランジスタのそれぞれのソースとドレインとの間には、前記ｎ個の容量のうち対応する一が電気的に接続されていることを特徴とする半導体装置。

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