JPS63190385A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明の一つは、絶縁性基板上にソース電極及びドレイ
ン電極、動作半導体膜、ゲート絶縁膜。
ン電極、動作半導体膜、ゲート絶縁膜。
ゲート電極が積層された構成のスタガード型薄膜トラン
ジスタ（Ｔ Ｐ Ｔ）において、ソース、ドレイン電極
の段差による耐圧劣化を解決するため、ソース電極及び
ドレイン電極を、ドープ半導体膜上に導電性膜を積層し
た構成とし、電流チャネル部で下層のドープ半導体膜の
端部を上層の導電性膜より突出させ、且つ導電性膜及び
ドープ半導体膜双方の端部をなだらかなテーパ状に形成
したことで、急峻な段差を無くしたものである。
ジスタ（Ｔ Ｐ Ｔ）において、ソース、ドレイン電極
の段差による耐圧劣化を解決するため、ソース電極及び
ドレイン電極を、ドープ半導体膜上に導電性膜を積層し
た構成とし、電流チャネル部で下層のドープ半導体膜の
端部を上層の導電性膜より突出させ、且つ導電性膜及び
ドープ半導体膜双方の端部をなだらかなテーパ状に形成
したことで、急峻な段差を無くしたものである。
更に第２の発明は、上記構造のＴＰＴの製造方法に関す
るもので、絶縁性基板上にドープ半導体膜とその上に導
電性膜を積層した後、レジスト膜をマスクとしてまず上
層の導電性膜に選択的テーパエツチング法を施し、次い
で上記レジスト膜と残留せる導電性膜をマスクとしてド
ープ半導体膜の選択的テーパエツチング法を施す工程を
含むものである。
るもので、絶縁性基板上にドープ半導体膜とその上に導
電性膜を積層した後、レジスト膜をマスクとしてまず上
層の導電性膜に選択的テーパエツチング法を施し、次い
で上記レジスト膜と残留せる導電性膜をマスクとしてド
ープ半導体膜の選択的テーパエツチング法を施す工程を
含むものである。
本発明は液晶表示パネル或いはエレクトロルミネッセン
ス（ＥＬ）パネル等の駆動に用いるＴＰＴの製造方法に
係り、特にそのソース及びドレイン電極の形成方法に関
する。
ス（ＥＬ）パネル等の駆動に用いるＴＰＴの製造方法に
係り、特にそのソース及びドレイン電極の形成方法に関
する。
上記パネルの駆動には、ＴＦＴをＸ方向、Ｙ方向に集積
したマトリクスが用いられるが、このアクティブマトリ
クスにはゲート電極とソース、ドレイン間に短絡が無い
ことが必要である。短絡欠陥がたとえ一点あっても、そ
の点に接続されるすべてのパスライン上で表示欠陥が発
生し、表示装置にとって致命的な欠陥となるからである
。
したマトリクスが用いられるが、このアクティブマトリ
クスにはゲート電極とソース、ドレイン間に短絡が無い
ことが必要である。短絡欠陥がたとえ一点あっても、そ
の点に接続されるすべてのパスライン上で表示欠陥が発
生し、表示装置にとって致命的な欠陥となるからである
。
かかるライン欠陥が発生する原因を、第３図の従来のス
タガード型ＴＰＴの構造を示す図により説明する。
タガード型ＴＰＴの構造を示す図により説明する。
同図において３１はガラス基板、３２−１．３２−２は
厚さ約５０ｎｍのＴｉ膜のような導電性膜、３３−Ｌ
３３−２は厚さ約５９ｎｍのｎ″ａ−３ｉ膜からなるド
ープ・アモルファス・シリコン膜、３４はノン・ドープ
ａ−３ｉ：）（膜（厚さ約１０１００ｎからなる動作半
導体層、３５は厚さ約３００ｎｍのＳｉＮ膜のようなゲ
ート絶縁膜、３６は厚さ約２００ｎｍの／ｌ膜のような
ゲート電極（Ｇ）である。
厚さ約５０ｎｍのＴｉ膜のような導電性膜、３３−Ｌ
３３−２は厚さ約５９ｎｍのｎ″ａ−３ｉ膜からなるド
ープ・アモルファス・シリコン膜、３４はノン・ドープ
ａ−３ｉ：）（膜（厚さ約１０１００ｎからなる動作半
導体層、３５は厚さ約３００ｎｍのＳｉＮ膜のようなゲ
ート絶縁膜、３６は厚さ約２００ｎｍの／ｌ膜のような
ゲート電極（Ｇ）である。
ここで３２−１．３３−１はソース電極Ｓを、 ３２−
２．３３−２はドレイン電極りを構成する。
２．３３−２はドレイン電極りを構成する。
このＴＰＴのソース電極Ｓ、ドレイン電極りは、従来は
第４図ｆａｌ〜ｆｄｌに示す製造工程により形成する。
第４図ｆａｌ〜ｆｄｌに示す製造工程により形成する。
まず同図＋ａ）に示す如く、絶縁性基板１例えばガラス
基板４１上全面に、基板温度約３００℃において蒸着法
によりＴ層膜４２のような導電性膜を形成し、その後、
温度３００℃程度でＰＨ３（ホスフィン）を０．５％含
む５ｉＨａ（モノシラン）ガスをベースガスとしたＰ−
ＣＶＤ （プラズマ化学気相成長）法を用いて、ｎ”ａ
−３ｔ膜（ドープ・アモルファス・シリコン膜）４３を
凡そ５Ｑｎｍの厚さに形成する。
基板４１上全面に、基板温度約３００℃において蒸着法
によりＴ層膜４２のような導電性膜を形成し、その後、
温度３００℃程度でＰＨ３（ホスフィン）を０．５％含
む５ｉＨａ（モノシラン）ガスをベースガスとしたＰ−
ＣＶＤ （プラズマ化学気相成長）法を用いて、ｎ”ａ
−３ｔ膜（ドープ・アモルファス・シリコン膜）４３を
凡そ５Ｑｎｍの厚さに形成する。
次にその上に、同図（ｂｌに見られる如くレジスト膜４
４を形成する。
４を形成する。
次いで同図（Ｃ）に示すように、上記レジスト膜４４を
マスクとして、ｎ”ａ−３ｉ膜４３とＴｉ膜４２を、Ｃ
Ｆ４ （４弗化炭素）＋０２（酸素）のガスプラズマ
でエツチングする。
マスクとして、ｎ”ａ−３ｉ膜４３とＴｉ膜４２を、Ｃ
Ｆ４ （４弗化炭素）＋０２（酸素）のガスプラズマ
でエツチングする。
最後にマスクとして用いたレジスト膜４４を除去して、
同図（ｄｌに示す如＜Ｔｉ膜４２とｎ”ａ−３ｔ膜４３
との積層体からなるソース電極Ｓ、ドレイン電極りが完
成する。
同図（ｄｌに示す如＜Ｔｉ膜４２とｎ”ａ−３ｔ膜４３
との積層体からなるソース電極Ｓ、ドレイン電極りが完
成する。
Ｃ発明が解決しようきする問題点〕
上記従来のソース電極Ｓ、ドレイン電極りの形成方法で
は、ソース電極Ｓ、ドレイン電極り肩部が鋭いエツジ状
をなすので、このエツジ部に電界集中が生じやすく、ゲ
ート電極との間で短絡を発生しやすい。
は、ソース電極Ｓ、ドレイン電極り肩部が鋭いエツジ状
をなすので、このエツジ部に電界集中が生じやすく、ゲ
ート電極との間で短絡を発生しやすい。
更にａ−３ｉ：Ｈ膜が厚いと、光照射時に流れる光電流
が膜厚の指数関数に比例して増大する。
が膜厚の指数関数に比例して増大する。
段差があるとエツジ部で膜切れを生じやすいので、これ
を防止するため膜厚を大とする必要があり、そのため、
上記光電流が大きくなりやすいという問題もある。
を防止するため膜厚を大とする必要があり、そのため、
上記光電流が大きくなりやすいという問題もある。
本発明の目的は、電界集中や急峻なエツジによる膜切れ
を生じる皮のない薄膜トランジスタの構造及びその製造
方法を提供することにある。
を生じる皮のない薄膜トランジスタの構造及びその製造
方法を提供することにある。
第１発明は、第１図に示す如くソース電極Ｓ及びドレイ
ン電極りが、いずれも端部がなだらかなテーパ状をなす
ｎ′″ａ−３ｔ膜１２のようなドープ半導体膜とＴｉ膜
１３のような導電性膜との積層体からなり、且つ、下層
のドープ半導体膜１２が上層の導電性膜Ｉ３より大きい
構成としたことにより、また第２発明は、絶縁性基板１
１上にドープ半導体膜１２と導電性膜１３とを積層した
後、まず上層の導電性膜１３に選択的テーパエツチング
法を施し、次いで下層のドープ半導体膜１２に選択的テ
ーパエツチング法を施す工程を含むことにより、前述の
目的は達成される。
ン電極りが、いずれも端部がなだらかなテーパ状をなす
ｎ′″ａ−３ｔ膜１２のようなドープ半導体膜とＴｉ膜
１３のような導電性膜との積層体からなり、且つ、下層
のドープ半導体膜１２が上層の導電性膜Ｉ３より大きい
構成としたことにより、また第２発明は、絶縁性基板１
１上にドープ半導体膜１２と導電性膜１３とを積層した
後、まず上層の導電性膜１３に選択的テーパエツチング
法を施し、次いで下層のドープ半導体膜１２に選択的テ
ーパエツチング法を施す工程を含むことにより、前述の
目的は達成される。
上記積層体は、いずれも肩部がなだらかなテーパ状をな
し、且つ上層が下層より小さく形成されているので、こ
の積層体上に動作半導体層、ゲート絶縁膜を形成したと
き、これらの膜は積層体の形状に沿ってなだらかな起伏
を描いて形成され、膜切れを生じることがなく、また鋭
いエツジが存在しないので、電界集中も生じない。
し、且つ上層が下層より小さく形成されているので、こ
の積層体上に動作半導体層、ゲート絶縁膜を形成したと
き、これらの膜は積層体の形状に沿ってなだらかな起伏
を描いて形成され、膜切れを生じることがなく、また鋭
いエツジが存在しないので、電界集中も生じない。
また、絶縁性基板上にドープ半導体膜、導電性膜を形成
した後、この２つの膜に対して順次選択的テーパエツチ
ング法を施すことにより、上記構成の積層体を容易に得
ることができる。
した後、この２つの膜に対して順次選択的テーパエツチ
ング法を施すことにより、上記構成の積層体を容易に得
ることができる。
第２図（ａｌ〜（ｅｌに本発明の実施例を示す。
同図（ａｌに示すように、まずガラス基板（絶縁性基板
）２１上に、ＰＨ，（ホスフィン）を０．５％ドープし
たＳｉＨ４（モノシラン）をベースガスとするＰ−ＣＶ
Ｄにより基板温度３０ｏ℃ニテ、ｎ１ａ−３ｉ（ドープ
半導体膜）２２を凡そ５００ｎｍの厚さに形成し、その
上に導電性膜として、例えば厚さ約５００ｎｍのＴｉ膜
２３をスパッタリング法により形成する。
）２１上に、ＰＨ，（ホスフィン）を０．５％ドープし
たＳｉＨ４（モノシラン）をベースガスとするＰ−ＣＶ
Ｄにより基板温度３０ｏ℃ニテ、ｎ１ａ−３ｉ（ドープ
半導体膜）２２を凡そ５００ｎｍの厚さに形成し、その
上に導電性膜として、例えば厚さ約５００ｎｍのＴｉ膜
２３をスパッタリング法により形成する。
次いで同図（ｂｌに示すように、ソース、ドレイン電極
用のレジスト膜２４をＴｉ膜２３上に形成する。
用のレジスト膜２４をＴｉ膜２３上に形成する。
次いで同図（Ｃ）に示すように１．ト記Ｔｉ膜２３を、
弗酸（ＨＦ）と弗化アンモニウム（ＮＨ４Ｆ）の混合水
溶液で温度凡そ５０℃程度でエツチングをすると、サイ
ドエツチングが進行して端部形状がテーパ状に形成され
る。本工程ではＴｉ膜２３がマスクとして用いるレジス
ト膜２４より若干小さくなるよう、ややオーバエツチン
グを行う。
弗酸（ＨＦ）と弗化アンモニウム（ＮＨ４Ｆ）の混合水
溶液で温度凡そ５０℃程度でエツチングをすると、サイ
ドエツチングが進行して端部形状がテーパ状に形成され
る。本工程ではＴｉ膜２３がマスクとして用いるレジス
ト膜２４より若干小さくなるよう、ややオーバエツチン
グを行う。
その後、同図（ｄｌに示す如（、レジスト膜２４を残し
たまま、ＣＦ４ （４弗化炭素）＋０□ （酸素）の混
合ガス雰囲気中で、ガス圧力４０Ｐａでプラズマエツチ
ングを行う。これにより、ｎ″ａ−３ｔ膜２２の端部も
テーパ状に形成される。
たまま、ＣＦ４ （４弗化炭素）＋０□ （酸素）の混
合ガス雰囲気中で、ガス圧力４０Ｐａでプラズマエツチ
ングを行う。これにより、ｎ″ａ−３ｔ膜２２の端部も
テーパ状に形成される。
最後に同図（ｅｌに示す如く、上記パターニング用レジ
スト膜２４を除去して、図示したような形状のＴｉ膜２
４とｎ”ａ−３ｔ膜２２が積層されたソース電極Ｓ及び
ドレイン電極りが形成される。
スト膜２４を除去して、図示したような形状のＴｉ膜２
４とｎ”ａ−３ｔ膜２２が積層されたソース電極Ｓ及び
ドレイン電極りが形成される。
この後は従来と同様の製造工程に従つて進めてよく、即
ち、ａ−３ｉ：Ｈ膜、ＳｉＮ膜、ゲート電極膜を順次形
成して、前記第１図に示したようなＴＦＴが完成する。
ち、ａ−３ｉ：Ｈ膜、ＳｉＮ膜、ゲート電極膜を順次形
成して、前記第１図に示したようなＴＦＴが完成する。
本実施例によれば、ここで示したように、ソース電極Ｓ
、ドレイン電極りの端部がテーパ状をなし、鋭いエツジ
が存在しないため、電界集中による短絡の発生を無くす
ことができる。
、ドレイン電極りの端部がテーパ状をなし、鋭いエツジ
が存在しないため、電界集中による短絡の発生を無くす
ことができる。
なお本発明は上記一実施例を更に種々変形して実施し得
る。
る。
即ち、導電性膜１３としてはＴｉに変えてＭｏ。
Ｔａ、Ｃｒ、或いはＩＴＯ等を用いることができる。
またテーパエツチング法を施すためのエツチング液は、
上記一実施例において説明した以外のものであってもよ
く、要は等方性エツチングを施すことによって実施でき
る。但し、上層及び下層のエツチング時には、それぞれ
ドープ半導体膜または導電性膜のみをエツチングし他方
をおかさない選択性を有するものを用いることが必要で
ある。
上記一実施例において説明した以外のものであってもよ
く、要は等方性エツチングを施すことによって実施でき
る。但し、上層及び下層のエツチング時には、それぞれ
ドープ半導体膜または導電性膜のみをエツチングし他方
をおかさない選択性を有するものを用いることが必要で
ある。
本発明によれば、ソース電極、ドレイン電極の肩部をテ
ーパ状にすることができるので、鋭いエツジ部が存在す
ることによる電界集中が無く、従って短絡欠陥の発生を
防止することができる。また更に選択的エツチングを容
易に実施することができ、製造工程が簡単になる。
ーパ状にすることができるので、鋭いエツジ部が存在す
ることによる電界集中が無く、従って短絡欠陥の発生を
防止することができる。また更に選択的エツチングを容
易に実施することができ、製造工程が簡単になる。
第１図は本発明の原理説明図、
第２図は本発明の詳細な説明図、
第３図は従来のＴＰＴの構造説明図、
第４図は従来のＴＰＴの製造方法説明図である。
図において、１１、 ２１は絶縁性基板（ガラス基板）
、１２、２２は、ドープ半導体膜（ｎ′″ａ−３ｉ膜）
、１３、２３は導電性膜（Ｔｉ膜）、１４は動作半導体
層（ａ−３ｔ：Ｈ層）、２４はレジスト膜を示す。 不発明原理放明日 第１図 （ｄ） ７手４ど日月−≠【施イ列亥に明同 第２図 従輩硝ＴＦＴ／ｌ；隋遣該明図 第３図
、１２、２２は、ドープ半導体膜（ｎ′″ａ−３ｉ膜）
、１３、２３は導電性膜（Ｔｉ膜）、１４は動作半導体
層（ａ−３ｔ：Ｈ層）、２４はレジスト膜を示す。 不発明原理放明日 第１図 （ｄ） ７手４ど日月−≠【施イ列亥に明同 第２図 従輩硝ＴＦＴ／ｌ；隋遣該明図 第３図
Claims (2)
- （１）絶縁性基板（１１、２１）と、該絶縁性基板上に
ドープ半導体膜（１２、２２）と導電性膜（１３、２３
）との積層体からなるソース電極（Ｓ）及びドレイン電
極（Ｄ）を並設するスタガード型薄膜トランジスタにお
いて、 前記ソース電極（Ｓ）及びドレイン電極（Ｄ）を構成す
る積層体が、テーパ状の端部を有する導電性膜（１３、
２３）を上層とし、且つその寸法が、テーパ状端部を有
する下層のドープ半導体膜（１２、２２）より小さいこ
とを特徴とする薄膜トランジスタ。 - （２）絶縁性基板（１１、２１）と、該絶縁性基板上に
ドープ半導体膜（１２、２２）と導電性膜（１３、２３
）との積層体からなるソース電極（Ｓ）及びドレイン電
極（Ｄ）を並設する薄膜トランジスタを製造するに際し
、前記絶縁性基板（１１、２１）上に、ドープ半導体膜
（１２、２２）とその上に所望の導電性材料からなる導
電性膜（１３、２３）を積層した後、該導電性膜上に所
定のパターンを有するレジスト膜（２４）を形成し、該
レジスト膜をマスクとして前記導電性膜に対して選択的
にテーパエッチング法を施し、次いで前記レジスト膜及
び残留せる導電性膜をマスクとして前記ドープ半導体膜
に対して選択的にテーパエッチング法を施す工程を含む
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022913A JPS63190385A (ja) | 1987-02-02 | 1987-02-02 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022913A JPS63190385A (ja) | 1987-02-02 | 1987-02-02 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63190385A true JPS63190385A (ja) | 1988-08-05 |
Family
ID=12095879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62022913A Pending JPS63190385A (ja) | 1987-02-02 | 1987-02-02 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63190385A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06132303A (ja) * | 1991-11-29 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびその作製方法 |
| US5347146A (en) * | 1991-12-30 | 1994-09-13 | Goldstar Co., Ltd. | Polysilicon thin film transistor of a liquid crystal display |
| US5362660A (en) * | 1990-10-05 | 1994-11-08 | General Electric Company | Method of making a thin film transistor structure with improved source/drain contacts |
| JP2005084104A (ja) * | 2003-09-04 | 2005-03-31 | Seiko Epson Corp | 半導体装置及び電気光学装置 |
| JP2011181912A (ja) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1987
- 1987-02-02 JP JP62022913A patent/JPS63190385A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5362660A (en) * | 1990-10-05 | 1994-11-08 | General Electric Company | Method of making a thin film transistor structure with improved source/drain contacts |
| JPH06132303A (ja) * | 1991-11-29 | 1994-05-13 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタおよびその作製方法 |
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| JP2005084104A (ja) * | 2003-09-04 | 2005-03-31 | Seiko Epson Corp | 半導体装置及び電気光学装置 |
| JP2019204972A (ja) * | 2009-02-25 | 2019-11-28 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP2011181912A (ja) * | 2010-02-05 | 2011-09-15 | Semiconductor Energy Lab Co Ltd | 半導体装置及び電子機器 |
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