KR0176148B1 - 고전압 반도체장치의 제조방법 및 그 구조 - Google Patents

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Abstract

신규한 고전압 반도체 장치의 제조방법 및 그 구조가 개시되어 있다. 제1도전형 반도체 기판의 소정 영역 상에 액티브 패턴을 형성한다. 마스크 공정으로 제2도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제1도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제1불순물 농도로 제2도전형의 제1불순물을 주입한다. 마스크 공정으로 제1도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제2도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제2불순물 농도로 제1도전형의 제2불순물을 주입한다. 고전압 트랜지스터의 소오스/드레인을 각각 저농도/ 중농도/ 고농도의 영역으로 형성함으로써, 파괴전압의 감소 없이 동작전압을 증가시키고 ON 스테이트 저항을 감소시킬 수 있다.

Description

고전압 반도체 장치의 제조방법 및 그 구조
제1a도 내지 제4a도는 종래 방법에 의한 고전압 트랜지스터의 평면도들.
제1b도 내지 제4b도는, 각각 제1a도 내지 제4a도의 AA'선에 따른, 종래 방법에 의한 고전압 트랜지스터의 단면도들.
제5도 내지 제8도는 본 발명에 의한 고전압 반도체 장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
10 : p웰 12 : n웰
14 : 패드 산화막 16 : 액티브 패턴
18 : 제1불순물층 20 : 제2불순물층
22 : 제1게이트 산화막 24 : 제2게이트 산화막
26 : 게이트 전극
본 발명은 고전압 반도체 장치의 제조방법 및 그 구조에 관한 것으로, 특히 드라이버(driver) IC 제조용 고전압 공정을 구현할 수 있는 트랜지스터의 제조방법 및 그 구조에 관한 것이다.
현재 드라이버 IC는 액정표시소자(Liquid Crystal Display; 이하 LCD라 한다) 분야에서 가장 많이 사용되고 있으며, 그 외에도 마이콤(Micom)과 민생용/산업용 분야에서 기기를 구동시키기 위한 출력 드라이버(output driver)에 광범위하게 사용되고 있다. 이러한 드라이버 IC는 주변기기와 접속하여 동작해야 하므로, 높은 파괴전압(breakdown voltage), 높은 동작 전압(operation voltage), 높은 구동 전류(driver current), 및 낮은 ON 스테이트 저항(ON state resistance; 이하 Ron이라 한다)을 필수적으로 가져야 한다.
상기한 바와 같은 필수요건들을 만족하기 위하여 드라이버 IC 공정은 저농도로 도핑된 확산층, 즉, LDD(Iightly Doped Drain) 확산층을 채널 방향을 향해 고농도의 소오스/드레인 영역보다 확장시켜 형성하는 공정을 구비한다. 상기 LDD 확산층의 농도를 낮출수록 파괴전압은 커지지만 구동전류 및 동작전압은 낮아지게 된다. 또한, Ron이 증가하여 칩의 사이즈가 커지는 단점이 생긴다.
더욱이, LDD 확산층이 농도를 낮출수록, 낮은 드레인 전압에서도 상기 LDD 확산층이 완전히 공핍(depletion)되어 수평방향 전계의 분포가 변하게 된다. 즉, 드레인 전압이 낮을 때는 수평방향 전계의 최대치가 기판과 LDD 확산층 간의 p/n 접합부(junction)에 형성되지만, 드레인 전압이 증가함에 따라 LDD 확산층이 공핍되어 고농도의 소오스/드레인(n+또는 p+) 과 LDD 확산층 간에 수평방향 전계의 최대치가 형성된다. 따라서, LDD 확산층의 농도가 낮아지게 되면, 대부분의 드레인 전압이 고농도의 소오스/드레인(n+, p+)과 LDD 확산층 사이에 인가되어 높은 전류 흐름에 의해 다량의 전자-정공쌍(electon-hole pair)들이 발생하게 된다.
제1a도 내지 제4a도는 종래 방법에 의한, 드라이버 IC 공정에 사용되는 고전압 트랜지스터의 평면도들이고, 제1b도 내지 제4b도는, 각각 제1a도 내지 제4a도의 AA'선에 따른, 상기 고전압 트랜지스터의 단면도들이다.
제1a도 및 제1b도를 참조하면, 제1도전형, 예컨대 p형의 반도체 기판(또는, p웰) 상에 패드 산화막(102)을 성장시킨 다음, 액티브 영역을 정의하기 위한 마스크 공정으로 질화막 또는 질화막/폴리 실리콘막이 적층된 구조로 이루어진 액티브 패턴(104)들을 상기 패드 산화막(102) 상에 형성한다.
제2a도 및 제2b도를 참조하면, 상기 액티브 패턴(104)을 이온주입 마스크로 이용하여 기판(100) 표면에 제2도전형, 예컨대 n형의 제1불순물을 저농도로 이온주입한 후, 채널 저지층(channel stop layer)을 형성하기 위해 p형의 제2불순물을 저농도로 이온주입한다. 다음에, 통상의 소자분리 공정으로 각각의 액티브 영역들을 분리하는 필드 산화막(110)을 형성함과 동시에 확산 공정을 진행한 후, 상기 액티브 패턴(104)들을 제거한다. 그 결과, 상기 이온주입된 제1불순물 및 제2불순물이 확산 및 활성화되어, LDD 확산층으로 사용될 제1불순물층(n-; 106) 및 채널 저지층으로 사용될 제2불순물층(p-; 108)이 형성된다.
제3a도 및 제3b도를 참조하면, 상기 결과물 전면에 산화공정을 실시하여 고전압 트랜지스터용 제1게이트 산화막(112)을 두껍게 성장시킨 후, 마스크 공정으로 고전압 게이트 전극이 형성될 영역에만 상기 제1게이트 산화막(112)을 남기고 나머지는 습식 식각한다. 이어서, 저전압 트랜지스터용 제2게이트 산화막(112)을 얇게 성장시킨 후, 결과물 전면에 도전물질, 예컨대 폴리 실리콘을 침적한다. 다음에, 상기 도전물질층에 POCl3을 도핑한 후, 마스크 공정으로 상기 도전물질층을 패터닝하여 게이트 전극(114)을 형성한다.
제4a도 및 제4b도를 참조하면, 마스크 공정으로 NMOS 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 기판(100) 표면에 n형의 제3불순물을 고농도로 이온주입한다. 이어서, 마스크 공정으로 PMOS 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 기판(100) 표면에 p형의 제4불순물을 고농도로 이온주입한다. 다음에, 소정의 어닐링(annealing) 공정을 실시하여 상기 이온주입된 제3및 제4불순물을 확산 및 활성화시킴으로써, 고농도의 소오스/드레인으로 사용될 제3불순물층(n+; 116) 및 제4불순물층(p+; 118)을 형성한다.
상술한 종래 방법에 의하면, 고전압 트랜지스터의 파괴전압을 높이기 위하여 제1불순물을 저농도로 이온주입하여 LDD 확산층을 형성한다. 그러나, 상기 저농도의 LDD 확산층에 의해 구동전류 및 동작전압이 낮아질 뿐만 아니라 Ron이 증가하는 문제가 발생한다.
따라서, 본 발명의 목적은 상술한 종래 방법의 문제점을 해결할 수 있는 고전압 반도체 장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 제조방법에 의해 제조되는 고전압 반도체 장치의 구조를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
제1도전형 반도체 기판의 소정 영역 상에 액티브 패턴을 형성하는 단계; 마스크 공정으로 제2도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제1도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제1불순물 농도로 제2도전형의 제1불순물을 주입하는 단계; 마스크 공정으로 제1도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제2도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제2불순물 농도로 제1도전형의 제2불순물을 주입하는 단계; 및 상기 결과물 전면에 산화 공정을 실시하여 소자분리 영역을 형성하고, 상기 액티브 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 고전압 반도체 장치의 제조방법을 제공한다.
상기 액티브 패턴을 형성하는 반도체 기판의 소정 영역은, 트랜지스터의 채널, 소오스 및 드레인 영역과, 웰의 가드링 영역이다.
본 발명의 바람직한 실시예에 의하면, 상기 액티브 패턴을 형성하는 단계 전에, 상기 반도체 기판에 제1도전형 트랜지스터가 형성될 제2도전형의 웰과, 제2도전형 트랜지스터가 형성될 제1도전형의 웰을 형성하는 단계를 더 구비할 수 있다.
또한, 상기 액티브 패턴을 제거하는 단계 후, 상기 결과물 상에 제1게이트 산화막 및 상기 제1게이트 산화막의 두께보다 작은 두께의 제2게이트 산화막을 차례로 형성하는 단계; 상기 제2게이트 산화막 상에, 상기 제1게이트 산화막의 적어도 일부위 위까지 신장되는 게이트 전극을 형성하는 단계; 마스크 공정으로 상기 제2도전형 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후, 상기 제1불순물 농도보다 높은 제3불순물 농도로 제2도전형의 제3불순물을 이온주입하는 단계; 마스크 공정으로 상기 제1도전형의 제4불순물을 이온주입하는 단계; 마스크 공정으로 상기 제2도전형 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후, 상기 제2불순물 농도보다 높은 제4불순물 농도로 제1도전형 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 상기 제3불순물 농도보다 높은 제5불순물 농도로 제2도전형의 제5불순물을 이온주입하는 단계; 및 마스크 공정으로 상기 제1도전형 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 상기 제4불순물 농도보다 높은 제6불순물 농도로 제2도전형의 제6불순물을 이온주입하는 단계를 더 구비할 수 있다.
또한, 상기 목적을 달성하기 위하여 본 발명은,
제1도전형 반도체 기판의 소정 영역 상에 액티브 패턴을 형성하는 단계; 마스크 공정으로 제1도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제2도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제2불순물 농도로 제1도전형의 제2불순물을 주입하는 단계; 마스크 공정으로 제2도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제1도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제1불순물 농도로 제2도전형의 제1불순물을 주입하는 단계; 및 상기 결과물 전면에 산화 공정을 실시하여 소자분리 영역을 형성하고, 상기 액티브 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 고전압 반도체 장치의 제조방법을 제공할 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명은,
주표면 및 그 위에 형성된 채널 영역을 갖는 제1도전형의 반도체 기판;
상기 채널 영역 위로 상기 반도체 기판의 주표면 상에 형성된 고전압용 게이트 산화막;
상기 고전압용 게이트 산화막 상에서 상기 고전압용 게이트 산화막의 적어도 일부위 위로 신장되어 형성된 게이트 전극;
상기 채널 영역을 사이에 두고 상기 반도체 기판의 주표면 상에 형성된 제2도전형의 소오스 영역 및 드레인 영역을 구비하며,
상기 소오스 또는 드레인 영역은 상기 고전압용 게이트 산화막과 일부 오버랩되어 상기 채널 영역의 측단으로 확정되어 형성된 제1불순물 영역과, 상기 제1불순물 영역과 접하여 형성되며 상기 제1불순물 영역의 불순물 농도보다 높은 중농도의 제2불순물 영역과, 상기 제2불순물 영역과 접하여 형성되고 상기 제2불순물 영역의 불순물 농도보다 높은 고농도의 불순물 영역으로 이루어지는 것을 특징으로 고전압 반도체 장치를 제공한다.
본 발명에 의하면, 고전압 트랜지스터의 소오스/드레인을 각각 저농도(n--, p--)/중농도(n-, p-)/고농도(n+, p+)의 영역으로 형성함으로써, 파괴전압을 종래 방법과 같은 수준으로 유지하면서 동작전압을 증가시키고 Ron을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
제5도 내지 제8도는 본 발명에 의한 고전압 반도체 장치의 제조방법을 설명하기 위한 단면도들이다.
제5도는 p웰(10), n웰(12) 및 액티브 패턴(16)을 형성하는 단계를 도시한다. p형 또는 n형의 반도체 기판에 통상의 확산웰 형성공정을 실시하여 NMOS 트랜지스터가 형성될 p웰(10) 및 PMOS 트랜지스터가 형성될 n웰(12)을 형성한 후, 결과물 전면에 패드 산화막(14)을 500Å∼900Å 정도의 두께로 성장시킨다. 상기 패드 산화막(14)은 후속 공정에서 형성될 질화막에 의한 스트레스(stress)를 완화시키는 역할을 한다. 이어서, 상기 패드 산화막(14) 상에, 저압화학기상증착(Low Pressure Chemical Vapor Deposition) 방법을 이용하여 비정질 실리콘(amorphous silicon)막을 1000Å∼1500Å 정도의 두께로 침적한 후, 계속하여 질화막을 1500Å∼2000Å 정도의 두께로 침적한다. 다음에, 마스크 공정으로 NMOS 트랜지스터 및 PMOS 트랜지스터의 채널, 소오스 및 드레인 영역들과 p웰(10) 및 n웰(12)의 가드링(guard ring) 영역을 오픈시킨 후, 상기 질화막 및 비정질 실리콘막을 반응성 이온식각(Reactive Ion Etching ; 이하 RIE라 한다) 방법으로 차례로 식각함으로써 액티브 패턴(16)들을 형성한다.
제6도는 제1불순물층(18)을 형성하는 단계를 도시한다. 상기한 바와 같이 액티브 패턴(15)들을 형성한 후, 마스크 공정으로 NMOS 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, PMOS 트랜지스터의 채널이 형성될 영역을 오버사이즈(oversize)하여 포함하는 영역을 오픈시킨 후, n형의 제1불순물을 저농도로 이온주입하여 제1불순물층(18)을 형성한다. 이때, NMOS 트랜지스터의 채널 영역은 그 위에 형성된 액티브 패턴(16)에 의해 상기 n형의 제1불순물이 이온주입되지 않는다. 또한, 상기 PMOS 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역은, 액티브 패턴(16)이 형성되어 있는 영역을 제외한 영역에만 상기 n형의 제1불순물이 이온주입되어 후속 공정에서 p--층으로 변하게 된다.
제7도는 제2불순물층(20)을 형성하는 단계를 도시한다. 상기한 바와 같이 제1불순물층(18)을 형성한 후, 마스크 공정으로 PMOS 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, NMOS 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, p형의 제2불순물을 저농도로 이온주입하여 제2불순물층(20)을 형성한다. 이때, 상기 제6도의 공정, 즉 p형 불순물의 이온주입 공정을 상기 제7도의 공정, 즉 n형 불순물의 이온주입 공정 후에 실시하여도 무방하다. PMOS 트랜지스터의 채널 영역은 그 위에 형성된 액티브 패턴에 의해 상기 p형의 제2불순물이 이온주입되지 않는다. 또한, 상기 NMOS 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역은, 액티브 패턴(16)이 형성되어 있는 영역을 제외한 영역에만 상기 p형의 제2불순물이 이온주입되어 후속 공정에서 n--층으로 변하게 된다.
제8도는 필드 산화막(22), 제1 및 제2게이트 산화막(24), 게이트 전극(26) 및 고농도의 소오스/드레인 영역(n+, p+)을 형성하는 단계를 도시한다. 상기한 바와 같이 제2불순물층(20)을 형성한 후, 상기 액티브 패턴(16)을 산화방지 마스크로 이용하여 통상의 소자분리 공정을 실시함으로써 각각의 액티브 영역들을 분리하는 필드 산화막(22)을 5000Å∼9000Å 정도의 두께로 형성한다. 이때, 약 1000℃에서 확산 공정을 동시에 실시한다. 그 결과, 상기 제1 및 제2불순물층(18, 20)이 확산 및 활성화되어, NMOS 트랜지스터에서 제1불순물층과 제2불순물층이 오버랩되는 부위는 n--층이 되고, PMOS 트랜지스터에서 제2불순물층과 제1불순물층이 오버랩되는 부위는 p--층이 된다.
이어서, 상기 결과물 전면에 산화 공정을 실시하여 고전압 트랜지스터용 제1게이트 산화막(24)을 약 1000Å 두께로 성장시킨 후, 마스크 공정으로 고전압 게이트가 형성될 영역에만 상기 제1게이트 산화막(24)을 남기고 나머지는 습식 식각한다. 다음에, 상기 결과물 전면에 산화 공정을 실시하여 저전압 트랜지스터용 제2게이트 산화막(도시되지 않음)을 100Å∼300Å 정도의 두께로 성장시킨 후, 그 위에 도전물질, 예컨대 폴리 실리콘을 2000Å∼5000Å 정도의 두께로 침적한다. 이어서, 상기 도전물질층에 POCl3을 도핑하여 그 저항을 낮춘 후, 마스크 공정으로 상기 도전물질층을 RIE 방법으로 식각하여 게이트 전극(26)을 형성한다. 다음에, 마스크 공정으로 NMOS 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후 LDD 이온주입을 실시하여 NMOS 트랜지스터에 n-층을 형성한다. 마찬가지로, PMOS 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후 LDD 이온주입을 실시하여 PMOS 트랜지스터에 p-층을 형성한다. 이어서, 상기 결과물 전면에 절연물질, 예컨대 산화물을 침적한 후 이를 이방성 식각하여 상기 게이트 전극(26)의 측벽에 스페이서(도시되지 않음)를 형성한다. 다음에, 마스크 공정으로 NMOS 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 고농도의 n형 불순물을 이온주입하여 n+층을 형성한다. 마찬가지로, PMOS 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 고농도의 p형 불순물을 이온주입하여 p+층을 형성한다. 이후의 공정들은 통상의 반도체 CMOS(Complementary MOS) 제조공정을 따른다.
상술한 바와 같이 본 발명의 고전압 반도체 장치의 제조방법에 의하면 다음과 같은 효과들을 얻을 수 있다.
첫째, 트랜지스터의 채널에서 드레인에 이르기까지 저농도/중농도/고농고의 단계, 즉 n--/n-/n+또는 p--/p-/p+의 농도 분포가 이루어지기 때문에, 드레인에 인가되는 전압이 기판(웰)과 n--(또는 p--) 간의 p/n 접합부, n--(또는 p--)와 n-(또는 p-)의 경계 영역, 및 n-(또는 p-)와 n+(또는 p+)의 경계 영역에 분산되어 분포된다. 수평방향의 전계 역시 상기 드레인 전압의 경우와 유사한 모양으로 분포된다. 따라서, 종래 방법에 의한 고전압 트랜지스터가 기판(웰)과 n-(또는 p-) 간의 p/n 접합부와 n-(또는 p-)와 n+(또는 p+)의 경계 영역에서 드레인 바이어스를 견디는 구조인 반면, 본 발명에 의한 고전압 트랜지스터는 세개의 영역에서 드레인 바이어스를 나누어 가짐으로써 동작전압을 높이는데 가장 문제가 되는 수평방향 전계의 최대치를 낮출 수 있으며 전계 분포를 넓게(broad) 가질 수 있다.
둘째, 수평방향 전계의 최대치를 낮게 유지함으로써 고전계로 인한 효과, 예컨대 열(hot) 전자-정공쌍의 발생을 억제할 수 있다. 따라서, 기판 전위의 상승을 억제하고 캐리어(carrier) 주입(injection)을 효과적으로 억제하여 높은 동작전압을 구현할 수 있다.
셋째, 통상적으로는 저농도/중농도/고농도의 접합 형성을 위해 NMOS 트랜지스터 및 PMOS 트랜지스터에 각각 세번의 마스크 공정이 필요하게 된다. 그러나, 본 발명에 의한 고전압 반도체 장치의 제조방법에 의하면, 각각 두번의 마스크 공정만으로 NMOS 트랜지스터 및 PMOS 트랜지스터의 소오스/드레인 영역을 저농도/중농도/고농도, 즉 n--/n-/n+및 p--/p-/p+의 접합으로 형성할 수 있다. 예를 들면, n--층의 경우, 저농도의 n형 불순물이 주입된 영역에 저농도의 p형 불순물이 주입됨으로써 오버랩되는 부위에 형성된다. 따라서, n--층을 형성하기 위한 별도의 마스크 공정이 필요하지 않는다.
따라서, 본 발명에 의한 고전압 반도체 장치의 제조방법에 의하면, 파괴전압을 종래 방법과 같은 수준으로 유지하면서 동작전압을 증가시키고 Ron을 감소시킬 수 있다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

Claims (6)

  1. 제1도전형 반도체 기판의 소정 영역 상에 액티브 패턴을 형성하는 단계; 마스크 공정으로 제2도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제1도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제1불순물 농도로 제2도전형의 제1불순물을 주입하는 단계; 마스크 공정으로 제1도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제2도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제2불순물 농도로 제1도전형의 제2불순물을 주입하는 단계; 및 상기 결과물 전면에 산화 공정을 실시하여 소자분리 영역을 형성하고, 상기 액티브 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 고전압 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 액티브 패턴을 형성하는 단계 전에, 상기 반도체 기판에 제1도전형 트랜지스터가 형성될 제2도전형의 웰과, 제2도전형 트랜지스터가 형성될 제1도전형의 웰을 형성하는 단계를 더 구비하는 것을 특징으로 하는 고전압 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 액티브 패턴을 형성하는 반도체 기판의 소정 영역은, 트랜지스터의 채널, 소오스 및 드레인 영역과, 웰의 가드링 영역인 것을 특징으로 하는 고전압 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 액티브 패턴을 제거하는 단계 후, 상기 결과물 상에 제1게이트 산화막 및 상기 제1게이트 산화막의 두께보다 작은 두께의 제2게이트 산화막을 차례로 형성하는 단계; 상기 제2게이트 산화막 상에, 상기 제1게이트 산화막의 적어도 일부위 위까지 신장되는 게이트 전극을 형성하는 단계; 마스크 공정으로 상기 제2도전형 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후, 상기 제1불순물 농도보다 높은 제3불순물 농도로 제2도전형의 제3불순물을 이온주입하는 단계; 마스크 공정으로 상기 제1도전형 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후, 상기 제2불순물 농도보다 높은 제4불순물 농도로 제1도전형의 제4불순물을 이온주입하는 단계; 마스크 공정으로 상기 제2도전형 트랜지스터의 소오스/드레인 사이의 영역을 오픈시킨 후, 상기 제3불순물 농도보다 높은 제5불순물 농도로 제2도전형의 제5불순물을 이온주입하는 단계; 및 마스크 공정으로 상기 제1도전형 트랜지스터의 소오스/드레인이 형성될 영역을 오픈시킨 후, 상기 제4불순물 농도보다 높은 제6불순물 농도로 제2도전형의 제6불순물을 이온주입하는 단계를 더 구비하는 것을 특징으로 하는 고전압 반도체 장치의 제조방법.
  5. 제1도전형 반도체 기판의 소정 영역 상에 액티브 패턴을 형성하는 단계; 마스크 공정으로 제1도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제2도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제2불순물 농도로 제1도전형의 제2불순물을 주입하는 단계; 마스크 공정으로 제2도전형 트랜지스터의 채널 및 소오스/드레인 사이의 영역을 포함하는 영역과, 제1도전형 트랜지스터의 채널이 형성될 영역을 오버사이즈하여 포함하는 영역을 오픈시킨 후, 제1불순물 농도로 제2도전형의 제1불순물을 주입하는 단계; 및 상기 결과물 전면에 산화 공정을 실시하여 소자분리 영역을 형성하고, 상기 액티브 패턴을 제거하는 단계를 구비하는 것을 특징으로 하는 고전압 반도체 장치의 제조방법.
  6. 주표면 및 그 위에 형성된 채널 영역을 갖는 제1도전형의 반도체 기판 ; 상기 채널 영역 위로 상기 반도체 기판의 주표면 상에 형성된 고전압용 게이트 산화막 ; 상기 고전압용 게이트 산화막 상에서 상기 고전압용 게이트 산화막의 적어도 일부위 위로 신장되어 형성된 게이트 전극 ; 상기 채널 영역을 사이에 두고 상기 반도체 기판의 주표면 상에 형성된 제2도전형의 소오스 영역 및 드레인 영역을 구비하며, 상기 소오스 또는 드레인 영역은 상기 고전압용 게이트 산화막과 일부 오버랩되어 상기 채널 영역의 측단으로 확정되어 형성된 제1불순물 영역과, 상기 제1불순물 영역과 접하여 형성되며 상기 제1불순물 영역의 불순물 농도보다 높은 중농도의 제2불순물 영역과, 상기 제2불순물 영역과 접하여 형성되고 상기 제2불순물 영역의 불순물 농도보다 높은 고농도의 불순물 영역으로 이루어지는 것을 특징으로 고전압 반도체 장치.
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