JPS61191070A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 9
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 5
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 4
- 239000010703 silicon Substances 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims description 3
- 239000011737 fluorine Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims 1
- 150000002500 ions Chemical class 0.000 abstract description 18
- 230000005465 channeling Effects 0.000 abstract description 3
- 230000035515 penetration Effects 0.000 abstract description 3
- 238000002513 implantation Methods 0.000 abstract description 2
- -1 arsenic ions Chemical class 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910052814 silicon oxide Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 206010011878 Deafness Diseases 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0331—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers for lift-off processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
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- H01L29/107—Substrate region of field-effect devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多結晶シリ
コンからなるf−ト電極を有したMOS ’IJI )
ラスジスタの製造方法に係わる。
コンからなるf−ト電極を有したMOS ’IJI )
ラスジスタの製造方法に係わる。
最近、MOS 呈)ランジスタのダート電極下の半導体
基板の不純物濃度を高めることなく、微細デバイスのi
4ンチスルー効果を防止する方法として、P −pac
k・を構造のMOS ! )ランジスタが提案されてい
る。以下、こうした構造のMO8型トランジスタの製造
方法を第2図(a) 、 (b)を参照して説明する。
基板の不純物濃度を高めることなく、微細デバイスのi
4ンチスルー効果を防止する方法として、P −pac
k・を構造のMOS ! )ランジスタが提案されてい
る。以下、こうした構造のMO8型トランジスタの製造
方法を第2図(a) 、 (b)を参照して説明する。
まず、P型の半導体基板1表面に素子分離領域2t−形
成した後、同基板1上にダート酸化膜3を介して多結晶
シリコンからなるダート電極4t−形成する。つづいて
、ダート電極4をマスクとして基板1にヒ素イオンをイ
オン注入して浅いN″″型領域5m、5bを形成する。
成した後、同基板1上にダート酸化膜3を介して多結晶
シリコンからなるダート電極4t−形成する。つづいて
、ダート電極4をマスクとして基板1にヒ素イオンをイ
オン注入して浅いN″″型領域5m、5bを形成する。
次いで、がロンイオンを加速電圧80 k*V 、
ドー/I#13XIO/;−の条件で基板1にイオン注
入し、P“聾領域6t−形成する(第2図(a)図示)
。
ドー/I#13XIO/;−の条件で基板1にイオン注
入し、P“聾領域6t−形成する(第2図(a)図示)
。
次に、全面にCVD−シリコン酸化膜7を堆積した後、
これを反応性イオンエツチング(RIE)によシエッチ
ング除去し、ダート電極4及びダート酸化M3の側壁の
みに前記シリコン酸化膜7を残存させた。つづいて、こ
の残存したシリコン酸化膜7及びダート電極4をマスク
として基板1にリンイオン管イオン注入しN型領域8a
。
これを反応性イオンエツチング(RIE)によシエッチ
ング除去し、ダート電極4及びダート酸化M3の側壁の
みに前記シリコン酸化膜7を残存させた。つづいて、こ
の残存したシリコン酸化膜7及びダート電極4をマスク
として基板1にリンイオン管イオン注入しN型領域8a
。
gbl形成する。ここで、一方のN″″製領域5a。
N+型領領域8&りソース領域9が構成され、他方のN
−型領域5b、N型領域8bよりドレイン領域10が構
成される。また、N″″盟領域5h。
−型領域5b、N型領域8bよりドレイン領域10が構
成される。また、N″″盟領域5h。
5bの下方には夫々P呈領域、いわゆるp−pock@
を領域11a、llbが形成される。次いで、全面に保
護膜12を形成し九後、前記N型領域8&、8bに夫々
対応する保護膜12を選択的に除去してコンタクトホー
ル13を形成する。更に、これらコンタクトホール13
にM電極14を形成しLDD(Lightly dop
@d draln )構造のMO8型トランジスタを形
成する(第2図(b)図示)。
を領域11a、llbが形成される。次いで、全面に保
護膜12を形成し九後、前記N型領域8&、8bに夫々
対応する保護膜12を選択的に除去してコンタクトホー
ル13を形成する。更に、これらコンタクトホール13
にM電極14を形成しLDD(Lightly dop
@d draln )構造のMO8型トランジスタを形
成する(第2図(b)図示)。
しかしながら、従来技術によれば、ダート電極4をマス
クとして基板1にN−型領域5*、5bを形成した後、
原子半径の小さいゲロンのイオン注入を比較的高加速電
圧で行うため、?ロンがソース、ドレイン領域形成予定
部のみならず、ゲート電極4、?”−)酸化膜3を突き
抜けてチャネル形成予定部中へ達成する、いわゆるチャ
ネリング現象が生じる。この結果、トランジスタのしき
い値電圧が変動するという問題を生じる。
クとして基板1にN−型領域5*、5bを形成した後、
原子半径の小さいゲロンのイオン注入を比較的高加速電
圧で行うため、?ロンがソース、ドレイン領域形成予定
部のみならず、ゲート電極4、?”−)酸化膜3を突き
抜けてチャネル形成予定部中へ達成する、いわゆるチャ
ネリング現象が生じる。この結果、トランジスタのしき
い値電圧が変動するという問題を生じる。
そこで、ダート電極4の膜厚を厚くすることによ11ン
イオンの突き抜けを防止する方法も噂えられる。しかし
、この場合均一にノ譬ターニングし7’jゲート電極I
t−得ること、素子の平坦化ということから考えて必要
以上に厚くすることは不可能であシ、せいぜい4000
〜6000芙である。従って、しきい値電圧の変動を解
消するには至らない。
イオンの突き抜けを防止する方法も噂えられる。しかし
、この場合均一にノ譬ターニングし7’jゲート電極I
t−得ること、素子の平坦化ということから考えて必要
以上に厚くすることは不可能であシ、せいぜい4000
〜6000芙である。従って、しきい値電圧の変動を解
消するには至らない。
本発明は上記事情に鑑みてなされたもので、P −po
ak@を形成用のイオンのダート電極等への突き抜けを
防止し、しきい値電圧の制御を確実になし得る半導体装
置の製造方法を提供することを目的とする。
ak@を形成用のイオンのダート電極等への突き抜けを
防止し、しきい値電圧の制御を確実になし得る半導体装
置の製造方法を提供することを目的とする。
本発明は、半導体基板上に絶縁膜を介して多結晶シリコ
ン層を形成した後、この多結晶シリコン層の少なくとも
一定厚み部分を非晶質層に変工、この後ノ々ターニング
、イオン注入を行うことを骨子とするもので、非晶質層
の形成によりP −pock@を形成用のイオンのダー
ト電極及びダート酸化膜への突き抜けを防止し、しきい
値電圧の制御を確実になし得るものである。
ン層を形成した後、この多結晶シリコン層の少なくとも
一定厚み部分を非晶質層に変工、この後ノ々ターニング
、イオン注入を行うことを骨子とするもので、非晶質層
の形成によりP −pock@を形成用のイオンのダー
ト電極及びダート酸化膜への突き抜けを防止し、しきい
値電圧の制御を確実になし得るものである。
本発明において、多結晶シリコン層の少なくとも一定厚
み部分を非晶質層に変える手段としては、多結晶シリコ
ン層にシリコン、フッ素あるいは酸素のいずれかをイオ
ン注入する方法が挙げられる。
み部分を非晶質層に変える手段としては、多結晶シリコ
ン層にシリコン、フッ素あるいは酸素のいずれかをイオ
ン注入する方法が挙げられる。
以下1本発明の一実施例を第1図(&)〜(f)を参照
して説明する。
して説明する。
(1)まず、P型(Zoo)シリコン基板21表面の素
子領域以外に選択激化法によ)素子分離領域22を形成
した(第1図(a)図示)。つづいて、全面に厚さ25
0Xの酸化膜23t−酸素雰囲気中で形成した後、厚さ
4000Xのアンドープ多結晶シリコン層24t−形成
した。次いで、poct、拡散法によシリンを前記多結
晶シリコン層24中に拡散させた(第1図伽)図示)。
子領域以外に選択激化法によ)素子分離領域22を形成
した(第1図(a)図示)。つづいて、全面に厚さ25
0Xの酸化膜23t−酸素雰囲気中で形成した後、厚さ
4000Xのアンドープ多結晶シリコン層24t−形成
した。次いで、poct、拡散法によシリンを前記多結
晶シリコン層24中に拡散させた(第1図伽)図示)。
更に。
前記多結晶シリコン層24の全面にシリコンを加速電圧
180 kaV、ドーズ量2 X 10 /m”(7)
条件でイオン注入した。その結果、多結晶シリコン層2
4の表面から厚さ約25001までが非晶質シリコン層
25となりた(第1図(C)図示)。
180 kaV、ドーズ量2 X 10 /m”(7)
条件でイオン注入した。その結果、多結晶シリコン層2
4の表面から厚さ約25001までが非晶質シリコン層
25となりた(第1図(C)図示)。
しかる後、前記非晶質シリコン層25、多結晶シリコン
層24及び酸化膜25をフォトリソグラフィ技術、RI
E等によシ適宜エツチング除去しダート電極26.1’
−)酸化膜27を形成した。ひきつづき、前記基板21
にP −pocket形成用の?ロンイオンを加速電圧
8Q kaV 、 ドー、e 量3 X 10 /を
−の条件でイオン注入しデロン注入層28h、28bを
形成した後、N″″型領域形成用のリンイオンを加速電
圧35 k@V 、 ドーズ量2X10 /ニーの条
件でイオン注入しリン注入層29* 、29bを夫々形
成した(第1図(d)図示)。
層24及び酸化膜25をフォトリソグラフィ技術、RI
E等によシ適宜エツチング除去しダート電極26.1’
−)酸化膜27を形成した。ひきつづき、前記基板21
にP −pocket形成用の?ロンイオンを加速電圧
8Q kaV 、 ドー、e 量3 X 10 /を
−の条件でイオン注入しデロン注入層28h、28bを
形成した後、N″″型領域形成用のリンイオンを加速電
圧35 k@V 、 ドーズ量2X10 /ニーの条
件でイオン注入しリン注入層29* 、29bを夫々形
成した(第1図(d)図示)。
(2) 次に、厚さ3.0001 (D CVD −
シリ=r y酸化膜30を全面に堆積した後、RIBに
よりこれをエツチングしてダート電極26、?’−)酸
化膜27の側壁のみに前記シリコン酸化膜30を残存さ
せた。つづいて、この残存するシリコン酸化膜30及び
ダート電極26をマスクとしてN+型領領域形成用ヒ素
イオンを加速電圧40に@V、ドース量5 X 107
cm” f)条件ティオニ/注入し、ヒ素注入層31m
、31bt−形成した(第1図(e)図示)。次いで、
全面に保護膜としての厚さ約50001のPSG (P
hospho 811量catsGlams)膜32を
堆積した後、前記イオン注入の不純物の電気的活性化の
ため、900℃、窒素雰囲気中で20分間熱処理を施し
た。その結果、浅いN−型領域33hと深いN型領域3
4hからなるソース領域35、浅いN−型領域Jjbと
深いN+ffi+域34bからなゑドレイン領域36、
及びP−po@に@t 37 m 、 37 bが夫々
形成された。又、同時にr−)電極26の上層の非晶質
シリコン1は多結晶シリコン層となり、ダート電極の表
面抵抗が高くなることはない。更に。
シリ=r y酸化膜30を全面に堆積した後、RIBに
よりこれをエツチングしてダート電極26、?’−)酸
化膜27の側壁のみに前記シリコン酸化膜30を残存さ
せた。つづいて、この残存するシリコン酸化膜30及び
ダート電極26をマスクとしてN+型領領域形成用ヒ素
イオンを加速電圧40に@V、ドース量5 X 107
cm” f)条件ティオニ/注入し、ヒ素注入層31m
、31bt−形成した(第1図(e)図示)。次いで、
全面に保護膜としての厚さ約50001のPSG (P
hospho 811量catsGlams)膜32を
堆積した後、前記イオン注入の不純物の電気的活性化の
ため、900℃、窒素雰囲気中で20分間熱処理を施し
た。その結果、浅いN−型領域33hと深いN型領域3
4hからなるソース領域35、浅いN−型領域Jjbと
深いN+ffi+域34bからなゑドレイン領域36、
及びP−po@に@t 37 m 、 37 bが夫々
形成された。又、同時にr−)電極26の上層の非晶質
シリコン1は多結晶シリコン層となり、ダート電極の表
面抵抗が高くなることはない。更に。
前記Nfi領域34m、34bに夫々対応するPSG膜
32f:選択的に除去し、コンタクトホール38を形成
した。しかる後、全面にアルミニウム(μ)を厚さ約1
.0μm蒸着し、これをパターニングして、U電極39
を形成してLDD/P−pock@を構造のNチャネル
MO8fi )ランジスタを製造した(第1図(f)図
示)。
32f:選択的に除去し、コンタクトホール38を形成
した。しかる後、全面にアルミニウム(μ)を厚さ約1
.0μm蒸着し、これをパターニングして、U電極39
を形成してLDD/P−pock@を構造のNチャネル
MO8fi )ランジスタを製造した(第1図(f)図
示)。
しかして、本発明によれば、シリコン基板21上に酸化
膜23゛を介してアンドープ多結晶シリコン層24を形
成し、更にpocz3拡散法によシリンを拡散した後、
多結晶シリコン層24の上層部にシリコンイオンをイオ
ン注入して非晶質シリコン層25を形成するため、後工
程でp−pock@を形成用のがロンイオン注入時、?
ロンイオンがダート電極26及びダート酸化膜27を突
き抜けて基板21のチャネル形成予定部中に入シ込むの
を防止できる。即ち、がロンイオンがダート電極26の
多結晶シリコン層あるいは非晶質シリコン層中にとどま
夛、チャネリング現象の発生を回避でき、しきい値電圧
の制御を確実になし得る。
膜23゛を介してアンドープ多結晶シリコン層24を形
成し、更にpocz3拡散法によシリンを拡散した後、
多結晶シリコン層24の上層部にシリコンイオンをイオ
ン注入して非晶質シリコン層25を形成するため、後工
程でp−pock@を形成用のがロンイオン注入時、?
ロンイオンがダート電極26及びダート酸化膜27を突
き抜けて基板21のチャネル形成予定部中に入シ込むの
を防止できる。即ち、がロンイオンがダート電極26の
多結晶シリコン層あるいは非晶質シリコン層中にとどま
夛、チャネリング現象の発生を回避でき、しきい値電圧
の制御を確実になし得る。
なお、上記実施例では、多結晶シリコン層への不純物と
してリンを用いてNfi化したが、ゲロン等をイオン注
入してP型化してもよい。
してリンを用いてNfi化したが、ゲロン等をイオン注
入してP型化してもよい。
上記実施例では、多結晶シリコン層の上層部のみを非晶
質化した場合について述べたが、多結晶シリコン唐全体
を非晶質化してもよい。ま九、非晶質化の手段はシリコ
ンの代りにフッ素、酸素を用いてもよい。
質化した場合について述べたが、多結晶シリコン唐全体
を非晶質化してもよい。ま九、非晶質化の手段はシリコ
ンの代りにフッ素、酸素を用いてもよい。
上記実施例では、LDD/P−pocks を構造のN
チャネルMO8型トランジスタの製造に適用した場合に
ついて述べ九が、これに限らない。例えば。
チャネルMO8型トランジスタの製造に適用した場合に
ついて述べ九が、これに限らない。例えば。
NチャネルとPチャネルを同一基板上につくる0MO8
)ランジスタにおいて、Pチャネル側のソース、ドレイ
ン領域形成のためのがロンイオン注入時、ゲート電極等
への突き抜は防止についても本発明は有効である。
)ランジスタにおいて、Pチャネル側のソース、ドレイ
ン領域形成のためのがロンイオン注入時、ゲート電極等
への突き抜は防止についても本発明は有効である。
以上詳述した如く本発明によれば、P−pockIt形
底用のイオンのダート電極等への突き抜けを防止し、し
きい値電圧の制御を確実になし得る高信頼性の半導体装
置の製造方法を提供できる。
底用のイオンのダート電極等への突き抜けを防止し、し
きい値電圧の制御を確実になし得る高信頼性の半導体装
置の製造方法を提供できる。
第1図(&)〜(f)は本発明の一実施例に係るLI)
D/P −pock@を構造のNチャネルMO8型トラ
ンジスタの製造方法を工程順に示す断面図、第2図(a
)。 伽)は従来のLDD/P−pocket構造のNチャネ
ルMO8ffi )ランジスタの製造方法を工程順に示
す断面図である。 21・・・P型(100)シリコン基板、22・・・素
子分離領域、24・・・アンドープ多結晶シリコン層、
25・・・非晶質シリコン層、26・・・ダート電極、
27・・・r−)酸化膜、30・・・CVD−シリコン
酸化膜、s x ・PSG膜、33m、31b−N’″
型板域、34m 、34b・・・N型領域、35・・・
ソース領域、36・・・ドレイン領域、37m 、3”
ib・・・P −pock・t、38・・・コンタクト
ホール、39・・・At電極。 出願人代理人 弁理士 鈴 江 武 彦1 11
1 Isi” 宮 & 宮)へ
D/P −pock@を構造のNチャネルMO8型トラ
ンジスタの製造方法を工程順に示す断面図、第2図(a
)。 伽)は従来のLDD/P−pocket構造のNチャネ
ルMO8ffi )ランジスタの製造方法を工程順に示
す断面図である。 21・・・P型(100)シリコン基板、22・・・素
子分離領域、24・・・アンドープ多結晶シリコン層、
25・・・非晶質シリコン層、26・・・ダート電極、
27・・・r−)酸化膜、30・・・CVD−シリコン
酸化膜、s x ・PSG膜、33m、31b−N’″
型板域、34m 、34b・・・N型領域、35・・・
ソース領域、36・・・ドレイン領域、37m 、3”
ib・・・P −pock・t、38・・・コンタクト
ホール、39・・・At電極。 出願人代理人 弁理士 鈴 江 武 彦1 11
1 Isi” 宮 & 宮)へ
Claims (2)
- (1)半導体基板上に絶縁膜を介して多結晶シリコン層
を形成する工程と、ゲート電極形成予定部に対応する前
記多結晶シリコン層の少なくとも一定厚み部分を非晶質
層に変える工程と、前記多結晶シリコン層及び非晶質層
をパターニングする工程と、不純物を前記基板にイオン
注入する工程とを具備することを特徴とする半導体装置
の製造方法。 - (2)多結晶シリコン層の少なくとも一定厚み部分を非
晶質層に変える手段して、多結晶シリコン層にシリコン
、フッ素あるいは酸素のいずれかをイオン注入すること
を特徴とする特許請求の範囲第1項記載の半導体装置の
製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60030508A JPS61191070A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
US06/830,831 US4697333A (en) | 1985-02-20 | 1986-02-19 | Method of manufacturing a semiconductor device using amorphous silicon as a mask |
DE8686102226T DE3685970T2 (de) | 1985-02-20 | 1986-02-20 | Verfahren zum herstellen eines halbleiterbauelements. |
EP86102226A EP0193117B1 (en) | 1985-02-20 | 1986-02-20 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60030508A JPS61191070A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61191070A true JPS61191070A (ja) | 1986-08-25 |
JPH0426542B2 JPH0426542B2 (ja) | 1992-05-07 |
Family
ID=12305752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60030508A Granted JPS61191070A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4697333A (ja) |
EP (1) | EP0193117B1 (ja) |
JP (1) | JPS61191070A (ja) |
DE (1) | DE3685970T2 (ja) |
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