KR100762027B1 - 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법 - Google Patents

몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법 Download PDF

Info

Publication number
KR100762027B1
KR100762027B1 KR1020010026918A KR20010026918A KR100762027B1 KR 100762027 B1 KR100762027 B1 KR 100762027B1 KR 1020010026918 A KR1020010026918 A KR 1020010026918A KR 20010026918 A KR20010026918 A KR 20010026918A KR 100762027 B1 KR100762027 B1 KR 100762027B1
Authority
KR
South Korea
Prior art keywords
layer
etching
molybdenum
aluminum
electrode
Prior art date
Application number
KR1020010026918A
Other languages
English (en)
Other versions
KR20020088461A (ko
Inventor
고익환
Original Assignee
비오이 하이디스 테크놀로지 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 비오이 하이디스 테크놀로지 주식회사 filed Critical 비오이 하이디스 테크놀로지 주식회사
Priority to KR1020010026918A priority Critical patent/KR100762027B1/ko
Publication of KR20020088461A publication Critical patent/KR20020088461A/ko
Application granted granted Critical
Publication of KR100762027B1 publication Critical patent/KR100762027B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명은 건식식각과 습식식각을 사용하여 우수한 프로파일(profile)을 얻음과 아울러 결함(defect) 발생을 줄일 수 있는 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의 식각방법을 개시하며, 개시된 본 발명의 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의 식각방법은, 하부 몰리브덴층, 알루미늄층 그리고 상부 몰리브덴층으로 이루어진 게이트 및 소오스/드레인 전극에 있어서, 상기 상부 몰리브덴층과 알루미늄층을 건식식각 공정을 이용하여 선택적으로 식각하는 단계와, 상기 하부 몰리브덴층을 습식식각 공정을 이용하여 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.

Description

몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의 식각방법{method for etching electrode with 3 layer of Mo/Al/Mo}
도 1은 종래의 건식식각 공정을 이용한 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법을 나타낸 도면
도 2는 본 발명의 일실시예에 따른 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법을 나타낸 도면
<도면의 주요 부분에 대한 부호의 설명>
110 : 절연층 120 : 하부 몰리브덴층
130 : 알루미늄층 140 : 상부 몰리브덴층
150 : 포토레지스트 패턴
본 발명은 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법에 관한 것으로, 특히 건식식각과 습식식각을 혼용하여 사용하므로 우수한 프로파일(profile)과 결함(defect) 발생을 줄일 수 있는 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법에 관한 것이다.
일반적으로 식각공정은 TFT 제조 과정에서 글라스 전면에 형성된 박막들을 포토레지스트층의 패턴을 통해 부분적으로 제거해 내는 공정이다.
식각공정은 그 방법에 따라 크게 습식식각(wet etch)과 건식식각(dry etch)로 나누어지는데, 습식식각은 주로 액상의 케미컬(chemical)을 사용하는 모든 종류의 에칭을 의미하며 건식식각은 플라즈마(plasma)를 이용한 모든 식각공정을 포괄적으로 의미한다.
이하, 첨부된 도면을 참조하여 종래의 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법에 대하여 설명하기로 한다.
도 1은 종래의 건식식각 공정을 이용한 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법을 나타낸 도면이다.
도 1에 도시한 바와 같이 절연층(10)상에 하부 몰리브덴(Mo)층(20)과 알루미늄(Al)층(30) 그리고 상부 몰리브덴층층(40)으로 이루어진 게이트 및 소오스/드레인 전극에 있어서, 상기 상부 몰리브덴층(40)상에 포토레지스트 패턴(50)을 형성한다.
그리고 상기 포토레지스트 패턴(50)을 마스크로 이용하여 F 계열의 가스로 상기 상부 몰리브덴층(40)을 선택적으로 식각한 후, Cl 계열의 가스로 상기 알루미늄층(30)을 선택적으로 식각한다.
이어, 상기 포토레지스트 패턴(50)을 마스크로 이용하여 F 계열의 가스로 하부 몰리브덴층(20)을 식각한다. 이때, 상기 하부 몰리브덴층(20) 식각시 상기 상부 몰리브덴층(40) 식각시와 동일한 F 계열의 가스를 사용함으로써 상기 알루미늄층(30)은 식각되지 않는 반면 이미 식각 완료된 상부 몰리브덴층(40)이 다시 식각된다.
또한, 도면에는 도시하지 않았지만 습식식각 공정만 이용할 경우, 습식식각 공정은 등방성 식각 때문에 프로파일 조절이 힘들다.
상기와 같은 종래의 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법에 의하면, 상부 몰리브덴층, 알루미늄층 그리고 하부 몰리브덴층을 건식식각 또는 습식식각 공정중 하나만으로 식각공정을 진행한다.
따라서, 건식식각 공정으로만 진행할 경우, 하부 몰리브덴층 식각시 상기 상부 몰리브덴층 식각시와 동일한 F 계열의 가스를 사용함으로써 상기 알루미늄층은 식각되지 않는 반면 이미 식각 완료된 상부 몰리브덴층이 다시 식각되므로 전체적인 프로파일에 문제가 생긴다.
또한, 습식식각 공정으로만 진행할 경우, 등방성식각 때문에 프로파일 조절이 힘들고 마우스 바이트(mouse bite) 등 결점이 많이 존재한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, Mo/Al/Mo 구조를 갖는 전극의 식각공정시 건식식각과 습식식각을 혼용하여 사용하므로 우수한 프로파일(profile)과 결함(defect) 발생을 줄일 수 있는 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법을 제공하는데 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법은 하부 몰리브덴층, 알루미늄층 그리고 상부 몰리브덴층으로 이루어진 게이트 및 소오스/드레인 전극에 있어서, 상기 상부 몰리브덴층과 알루미늄층을 건식식각 공정을 이용하여 선택적으로 식각하는 단계와, 상기 하부 몰리브덴층을 습식식각 공정을 이용하여 선택적으로 식각하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법은 상기 상부 몰리브덴층 식각시 F 계열 가스를 이용하고, 상기 알루미늄층 식각시 Cl 계열의 가스를 이용하는 것이 바람직하다.
삭제
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법에 대하여 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일실시예에 따른 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법을 나타낸 도면이다.
도 2에 도시한 바와 같이 절연층(110)상에 하부 몰리브덴(Mo)층(120)과 알루미늄(Al)층(130) 그리고 상부 몰리브덴층층(140)으로 이루어진 게이트 및 소오스/드레인 전극에 있어서, 상기 상부 몰리브덴층(140)상에 포토레지스트 패턴(150)을 형성한다.
그리고 상기 포토레지스트 패턴(150)을 마스크로 이용하여 F 계열의 가스로 상기 상부 몰리브덴층(140)을 선택적으로 건식식각한 후, Cl 계열의 가스로 상기 알루미늄층(130)을 선택적으로 건식식각한다.
이어, 상기 포토레지스트 패턴(150)을 마스크로 이용하여 습식식각 공정으로 상기 하부 몰리브덴층(120)을 식각한다. 이때, 상기 습식식각액은 몰리브덴층과 알루미늄층이 동시에 식각할 수 있도록 한다.
그리고 상기 하부 몰리브덴층(120)의 두께는 습식식각시 상부 몰리브덴층(140)과 알루미늄층(130)이 과도 식각되는 것을 방지하기 위해 최소화한다.
이상에서 설명한 바와 같이 본 발명의 Mo/Al/Mo 3층막 구조를 갖는 전극의 식각방법에 의하면, 건식식각 공정과 습식식각 공정을 혼용하여 사용하므로 건식식각 공정만으로 식각되는 경우보다 우수한 프로파일을 얻을 수 있다.
또한, 습식식각 공정만으로 식각하는 경우보다 결함 발생을 줄일 수 있다.

Claims (3)

  1. 하부 몰리브덴층, 알루미늄층 그리고 상부 몰리브덴층으로 이루어진 게이트 및 소오스/드레인 전극에 있어서,
    상기 상부 몰리브덴층과 알루미늄층을 건식식각 공정을 이용하여 선택적으로 식각하는 단계와;
    상기 하부 몰리브덴층을 습식식각 공정을 이용하여 선택적으로 식각하는 단계를 포함하는 것을 특징으로 하는 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의 식각방법.
  2. 제 1 항에 있어서,
    상기 상부 몰리브덴층 식각시 F 계열 가스를 이용하고, 상기 알루미늄층 식각시 Cl 계열의 가스를 이용하는 것을 특징으로 하는 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의 식각방법.
  3. 삭제
KR1020010026918A 2001-05-17 2001-05-17 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법 KR100762027B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010026918A KR100762027B1 (ko) 2001-05-17 2001-05-17 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010026918A KR100762027B1 (ko) 2001-05-17 2001-05-17 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법

Publications (2)

Publication Number Publication Date
KR20020088461A KR20020088461A (ko) 2002-11-29
KR100762027B1 true KR100762027B1 (ko) 2007-09-28

Family

ID=27705234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010026918A KR100762027B1 (ko) 2001-05-17 2001-05-17 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법

Country Status (1)

Country Link
KR (1) KR100762027B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102417156B (zh) * 2011-11-15 2015-02-04 苏州含光微纳科技有限公司 一种刻蚀金属钼材料的方法
KR102245497B1 (ko) 2014-08-08 2021-04-29 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
JP6232524B1 (ja) 2016-02-19 2017-11-15 Ｊｆｅスチール株式会社 サーメット粉末、保護皮膜被覆部材及びその製造方法、並びに電気めっき浴中ロール及びその製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930018321A (ko) * 1992-02-28 1993-09-21 김광호 금속배선층의 식각방법
JPH0862628A (ja) * 1994-08-16 1996-03-08 Toshiba Corp 液晶表示素子およびその製造方法
KR19980032303A (ko) * 1996-10-15 1998-07-25 포만제프리엘 테이퍼를 구비하며 에칭성이 감소된 다층의 금속 샌드위치구조 및 그 형성방법
JP2000307118A (ja) * 1999-04-21 2000-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
KR20010004020A (ko) * 1999-06-28 2001-01-15 김영환 박막 트랜지스터 어레이 기판의 제조방법
JP2001085698A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 半導体装置の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR930018321A (ko) * 1992-02-28 1993-09-21 김광호 금속배선층의 식각방법
JPH0862628A (ja) * 1994-08-16 1996-03-08 Toshiba Corp 液晶表示素子およびその製造方法
KR19980032303A (ko) * 1996-10-15 1998-07-25 포만제프리엘 테이퍼를 구비하며 에칭성이 감소된 다층의 금속 샌드위치구조 및 그 형성방법
JP2000307118A (ja) * 1999-04-21 2000-11-02 Matsushita Electric Ind Co Ltd 薄膜トランジスタおよびその製造方法
KR20010004020A (ko) * 1999-06-28 2001-01-15 김영환 박막 트랜지스터 어레이 기판의 제조방법
JP2001085698A (ja) * 1999-09-16 2001-03-30 Toshiba Corp 半導体装置の製造方法

Also Published As

Publication number Publication date
KR20020088461A (ko) 2002-11-29

Similar Documents

Publication Publication Date Title
JP2574094B2 (ja) エッチング方法
KR20060114716A (ko) 처리된 포토레지스트를 사용하는 반도체 디바이스의 제조방법
KR100592841B1 (ko) 고유전율 막의 정확한 패터닝
KR100762027B1 (ko) 몰리브덴/알루미늄/몰리브덴 3층막 구조를 갖는 전극의식각방법
US6797552B1 (en) Method for defect reduction and enhanced control over critical dimensions and profiles in semiconductor devices
JP5101059B2 (ja) 半導体装置の製造方法、半導体装置の製造装置、コンピュータ記憶媒体及び処理レシピが記憶された記憶媒体
US9818774B2 (en) Fabrication method of pixel structure
KR100719168B1 (ko) 비정질카본을 이용한 반도체소자의 제조 방법
KR100720243B1 (ko) 이중 노광 공정을 이용한 미세 패턴 형성방법
KR100596899B1 (ko) 반도체 소자의 제조 방법
JP2007115779A (ja) 膜のパターン形成方法、及び、薄膜トランジスタの製造方法、並びに、薄膜トランジスタ基板の製造方法、及び薄膜トランジスタ基板
JPH11233780A (ja) 半導体素子の製造方法と液晶表示パネル
KR101031520B1 (ko) 반도체 소자의 트랜지스터 제조 방법
KR20020078583A (ko) 박막트랜지스터용 액정표시장치의 소스 및 드레인 전극용식각액 조성물
KR100516771B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100692684B1 (ko) 액정표시소자의 어레이 제조 장치 및 어레이 제조 방법
JP3062291B2 (ja) ドライエッチング方法
JP2913987B2 (ja) 半導体装置の製造方法
KR100268306B1 (ko) 박막트랜지스터의 게이트제조공정
KR20020080857A (ko) 박막트랜지스터 액정표시장치의 제조방법
KR20040003652A (ko) 반도체 소자의 게이트 형성 방법
JP2007042885A (ja) 半導体製造方法
KR20070002504A (ko) 반도체 소자의 스페이서 형성방법
JP2000195848A (ja) 半導体装置の製造方法
JPH04155816A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120807

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20130814

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140820

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150817

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160822

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170822

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20190827

Year of fee payment: 13