JPH01756A - 半導体装置，キャパシタ装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置に係り、詳しくは極めて高い集積密
度を実現するに好適な半導体記録装置に関する。

［従来の技術］ 従来、半導体記憶装置の有する容量としては多結晶シリ
コン膜を電極としたものが多く用いられる。すなわち多
結晶シリコン膜からなる電極上に１種もしくは複数種の
絶縁膜が容量絶縁膜とじて形成されて容量が形成される
。この容量絶縁膜としては、下側の多結晶シリコン電極
の表面を熱酸化して形成された酸化シリコン暎が最も多
く用いられており、この上に上側の多結晶シリコン電極
が形成され容量が構成される。

［５ｒ！明が解決しようとする課題］ 上記従来技術において、熱酸化は単結晶シリコンに対し
て有効な方法であり、多結晶シリコンを高温で酸化した
場合には問題を生ずる。すなわち、一般に多結晶シリコ
ンの熱酸化膜は単結晶シリコンの熱酸化膜に比べ、リー
ク電流が大きく、破壊耐圧が低く、初期欠陥が多い。こ
のようなシリコンの熱酸化膜に替り、何種かの高誘電率
絶縁膜が提案されている。たとえば、窒化シリコン暎、
酸化タンタル膜、あるいはこれらを組合せた多層膜など
が、特開昭５３−１０８３９号に記載されている。

また、特開昭６１−８５８５７では、次のような多層絶
縁膜の形成方法が示されている。すなわち、まず１１０
０ｎの多結晶シリコン層を低圧化学気相成長法で形成し
、次いで多結晶シリコン上に２０ｎｍの窒化シリコン層
を低圧化学気相成長法で形成する。該窒化シリコン膜を
ホトエツチングした後、該窒化シリコン表面を熱酸化し
、２ｎｍの厚さの酸化シリコン層を形成し、この上に多
結晶シリコン電極を形成する。

以上、これまで提案されてきた容量用の多層絶縁膜はい
ずれも、容量絶縁膜としては十分なものではない。これ
まで提案されている多層絶縁膜は最適な容量特性、すな
わち低リーク電流、低欠陥、高信頼、高容量などの特性
において、必要な条件を満していない。

本発明の目的は上記従来の問題点を解決し、十分高い容
量を有しかつ、低欠陥、低リーク電流、高信頼の容量絶
縁膜を多結晶シリコン膜上に形成した容量を有する半導
体装置を提供することである。

［課題を解決するための手段］ 上記目的は、以下の方法で多結晶シリコン上に多層絶縁
膜を形成することにより達成できる。すなわち、多結晶
シリコン表面上に、化学気相成長法（ＣＶＤ）により窒
化シリコン膜を形成すると、この窒化シリコン膜の形成
時に酸化シリコン層が多結晶シリコン表面に形成される
が、これ以上の酸化膜を形成することなしに、窒化シリ
コン膜を上記酸化シリコン層上に形成し、しかる後に該
窒化シリコン膜の表面を酸化する。この際、該窒化シリ
コン膜の厚さは１８．６ｎｍ以下となる。また、該窒化
シリコン膜表面の酸化に際しては、残って窒化シリコン
膜の厚さが３ｎｍ以上となるようにし、下部多結晶シリ
コン電極の局所的酸化が生ずることを防止する。

また本発明においては、半導体装置の製造方法について
も規定する。すなわち、シリコン基体上の酸化シリコン
暦が形漂されており、この酸化シリコン層上に窒化シリ
コン層を形成し、その窒化シリコン層の厚みの一部を酸
化して酸化シリコン層を形成する。この際、該窒化シリ
コン層の厚さを より厚く、 よりも薄くする。ただし、ｊｓｉｏは窒化シリコンを酸
化して形成した酸化シリコン暦の厚さであり、ｔｏはシ
リコン基体上に成長した酸化シリコン層の厚さである。

またＥ９ｉＮは窒化シリコン。

の誘電率Ｅｓ　ｉｏは酸化シリコンの誘電率である。

また本発明においては、半導体素子とともに集積化され
るキャパシタについても規定する。すなわち、表面に薄
い酸化膜を伴う多結晶シリコンからなる下側電極を携え
、該薄い酸化膜上に窒化シリコン膜が配置され、次いで
該窒化シリコン膜上に酸化シリコン膜が配置されてなる
。この該窒化シリコン膜の厚さは３ｎｍ以上、１８．６
ｎｍ以下であり、該酸化シリコン膜の厚さは１ｎｍ以上
８．５ｎｍ以下である。次いで上部電極を該酸化シリコ
ン上に形成する。

また、本発明においては、半導体装置についても規定す
る。すなわち、多結晶シリコン上に酸化シリコン膜が形
成されており、その上に第１の絶縁層である窒化シリコ
ンが形成されており、該第１の絶縁膜の上に第２の絶縁
層である酸化シリコン層が形成されている。その際第１
の絶ｇ層の厚さは、 ３ｎｍ＋　（）ｔ２ １．６ より厚く、 よりも薄い。ただし、ｔ２は第２の絶縁膜の厚さであり
、ｔｏは多結晶シリコン上の酸化シリコン膜の厚さであ
る。また、Ｅ　ｓ　ｉ　Ｎは窒化シリコンの誘電率−Ｅ
ｓｉ。は酸化シリコン誘電率である。

［作用］ 本発明による多層絶縁膜は、多結晶シリコン上に形成し
て容量を形成する場合、極めて高い信頼性を実現するこ
とができる。

また、欠陥の数を極めて少くすることができると言う利
点もある。

さらに、加えてリーク電流が少く、相対的な容量が大き
く、製造プロセスが簡単であると言う利点もある。

［実施例］ 以下、本発明を実施例により図面を用いて説明する。

第１図は本発明による多結晶シリコン上の多層絶縁膜を
用いた容量部を有するダイナミックランダムアクセスメ
モリセルの断面概略図である。このような積層容量型の
ダイナミックランダムアクセスメモリセルでは、ＭＯＳ
トランジスタＡの一方の電極にキャパシタＢが接続され
ている。Ｐ型シリコン基板１ｏの中にＭＯＳトランジス
タＡのソース又はドレインとなるｎ型拡Ｗ１層１２が形
成されている。ＭＯＳトランジスタＡのゲート電極１４
はｎ型にドープされた多結晶シリコン層で形成され、絶
縁層１６により囲まれている。厚い酸化シリコン膜１８
は素子分離層として用いられる。

第２図はキャパシタＢ、の断面構造を示す概略図である
。キャパシタＢの下部電極であるｎ型にドープされた多
結晶シリコン）Ｆ！Ｊ２０上には、製造プロセスの間に
多結晶シリコン表面に酸化シリコン膜２４が形成される
。該酸化シリコン膜２４の上に窒化シリコン膜、５Ｌ３
Ｎ４あるいは第１の絶縁膜２６を形成されており、二酸
化シリコン膜あるいは第２の絶縁層２８が、該窒化シリ
コン層２６と上部電極３０の間に形成されている。なお
、上部電極３０はもう一方の多結晶シリコン層で形成さ
れることが望ましい。

絶縁Ｆｒ！Ｊ３２はキャパシタＢを覆っており、キャパ
シタとトランジスタゲートをアルミニウム電極３４から
絶縁分離している。アルミニウム電極３４は他のｎ型不
純物拡散Ｊ’ｉ１２と接続している。

第３図により、上記のダイナミックランダムアクセスメ
モリセルのキャパシタ部分の製造工程を概説する。下部
多結晶シリコン層２ｏは化学気相成長（ＣＶＤ）工程４
０により形成される。多結晶シリコン層はホトエツチン
グ工程４２において加工し、下部多結晶シリコン電極を
形成した。

次いで、露出し表面が酸化している下部電極２０上のに
８ｎｍの窒化シリコン層２６を低圧化学気相成長（ＬＰ
−ＣＶＤ）工程４４によって形成した。この際の窒化シ
リコン層の厚さは３．６ｎｍ以上、１Ｂ、６ｎｍ以下の
領域が使用可能である。酸化シリコン層２４はホトエツ
チング工程における水洗時に成長し始め、さらに低圧化
学気相成長工程４４において、露出した多結晶シリコン
表面を低圧化学気相成長装置の高温の炉内雰皿気にさら
すことにより成長する。これらの工程は、該自然酸化膜
２４がｉｎｍ乃至それ以下となるよう制御することが際
ましい。

該窒化シリコン膜２６は、酸化工程４６において酸化さ
れ、第２の絶縁層２８となる酸化シリコン層が形成され
る。酸化温度は９００℃とし、少くとも１ｎｍ以上の二
酸化シリコン層を形成した。

この際、下部電極２０にまで局所的にも酸化反応が進む
ことを防ぐために、３ｎｍ乃至それ以上の窒化シリコン
層が残存するように酸化量を制限する必要がある。該窒
化シリコン膜の形成工程及び酸化工程は、該自然酸化膜
、該残存窒化シリコン層及び該酸化シリコン層によって
規定される実効的な膜厚が１２ｎｍよりも薄くなるよう
に制御する必要がある。但しここで言う実効膜厚とは、
測定した容量値をＳｉＯ２の誘電率Ｅｓｉｏで膜厚に換
算した値である。

本実施例においては、窒化シリコン層の形成膜厚を８ｎ
ｍ、酸化工程で形成された二酸化シリコンの膜厚を５ｎ
ｍとした。この際、窒化シリコンは酸化により１．６倍
の厚さの二酸化シリコンとなる。したがって５ｎｍの二
酸化シリコンを形成　　　　゛するために酸化される窒
化シリコン膜の厚さは約３．１ｎｍであった。

次いで、二酸化シリコン層２８を形成した後、上部多結
晶シリコン電極３０を形成した。多結晶シリコン層は化
学気相成長（ＣＶＤ）工程４８により形成され、ホトエ
ツチング工程５０によって所定の形状に加工した。この
ようにして作製したキャパシタの容量は３．９８　ｆ　
Ｆ／　ｐｍ”（３，９８Ｘ１０−３Ｆ／ｍ）であった。

この時の自然酸化膜２４の厚さは約ｉｎｎであった。

第４図は、本実施例において作製したキャパシタのリー
ク電流密度と電極間の印加電界の関係を示したものであ
る。曲線５０は上部電極に正の電圧を印加した場合の当
該関係を示すものである。

この際、ダイナミックランダムアクセスメモリのリフレ
ッシュサイクル時間を保持するためには、リーク電流は
１Ｏ−ＢＡ／ｃＪ以下でなくてはならず、同リーク電流
値で規定したキャパシタの耐圧は６．５ＭＶ／ｃｎ＋　
（５，５Ｖ）であった。一方、曲線５２で示すように、
上部電極に負電圧を印加した場合には、上記耐圧は６．
５ＭＶ／ｃ＋＋　（５，８Ｖ）であった。

また初期的欠陥の密度は０．０５個／ｄ以下であった。

この値は４メガビツトのダイナミックランダムアクセス
メモリ（ＤＲＡＭ）の歩留にして約９９％に相当し、十
分実用に共し得るものである。

第５図は、多結晶シリコン上に形成した各種絶縁膜の経
時的絶縁破壊（いわゆるＴｉｍｅ　Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ　Ｂｒｅａｋｄｏｗｎ　＝　Ｔ　
Ｄ　Ｄ　Ｂ　）　）特性を示す、累積不良率と電圧印加
時間との関係である。

曲線６０は多結晶シリコンの熱酸化膜（厚さ１゜ｎｍ）
の場合を示すもので、膜中に局所的に散在する膜質が劣
る箇所（いわゆる潜在欠陥）のためＴＤＤＢ寿命が極め
て短い。曲線６２は８ｎｍの窒化シリコン膜に対する同
様な゛ｒＤＤＢ特性である。窒化シリコン膜は上記熱酸
化膜に比べ潜在欠陥が少く、寿命分布の中心は長寿命と
なっている。

しかしながら、寿命分布の１１は５〜６桁もあり、たと
えば４メガビツト・ダイナミック・ランダムアクセスメ
モリに適用した場合には、メモリチップの寿命の確保が
困離である。

曲線６４は窒化シリコン表面を１ｎｍ酸化した２層絶縁
膜に対するＴＤＤＢ特性である。

９００℃の水蒸気雰囲気による窒化シリコンの酸化は、
窒化シリコン膜中の潜在欠陥を減少させＴＤＤＢ寿命分
布の巾をほぼ１術とすることができた。曲線６６は同２
層絶縁膜に対し連爆性の電圧を印加した場合のＴＤＤＢ
特性を示す。この場合にはＴＤＤＥ寿命はさらに長くな
る。すなわち曲線６６の場合には１４ＭＶ／■の正の電
圧をしており、これに対し、６０，６２．６４の場合に
は一１２ＭＶ／■の負の電圧が印加されているからであ
る。窒化シリコン表面を１ｎｍよりもさらに酸化した場
合の二層絶縁膜についても同様な結果が得られる。

第６図はＴＤＤＢ寿命の実効電界強度依存性を示すもの
である。曲線７０は９ｎｍの窒化シリコン膜の、欠陥を
含まない場合すなわち真性絶縁破壊特性を示すものであ
る。曲線７２は８ｎｍの窒化シリコン膜を１ｎｍ酸化し
た二層絶縁膜の真性絶縁破壊特性である。曲線７４は９
ｎｍの窒化シリコン膜の絶縁破壊特性において、０．１
％の累積不良率に達するまでの時間の実効電界依存性で
ある。曲線７６は該二層絶縁膜の同様な０．１％累積不
良率に達するまでの時間の実効電界依存性である。９ｎ
ｍの窒化シリコン膜において、０．１％の累積不良率に
達するまでの時間の実効電界依存性である。９ｎｍの窒
化シリコン膜におイテは４　、２　Ｍ　Ｖ　／　ａｍ　
（２、５Ｖ　）の実効電界強度において、０．１％の累
積不良率は１０年の寿命を確保できない。これに対して
、該二層絶縁膜は４　、２　Ｍ　Ｖ　／　ｃｙａ　（３
、ＯＶ　）　Ｌ：、おイテも約１０００年の寿命確保が
可能である。

第７図は本実施例におけるダイナミック・ランダムアク
セス・メモリセルのいわゆるソフトエラー率の容量部該
二層絶総膜の実効膜厚、すなわち容量に対する依存性で
ある。ここで窒化シリコン層上の酸化シリコン層の厚さ
は２ｎｍから８ｎｍの間について測定を行った。不良率
は実効膜厚１２ｎｍ以上で急激に増大する。このため、
該二層絶縁膜の実効膜厚は１２ｎｍ以下とする必要があ
る。

第８図は、本実施例におけるダイナミック・ランダムア
クセス・メモリセルのキャパシタ容量の、窒化シリコン
の形成膜厚及び酸化シリコンの膜厚に対する依存性であ
る。曲線９０は酸化シリコンの膜厚２ｎｍの場合の上記
依存性であるにの時、窒化シリコンの形成膜厚４．２ｎ
ｍ以下、すなわち酸化後の窒化シリコン膜厚が３　＋ｌ
　ｍ以下となる領域において容量は急激に低下する。同
様に曲線９２で示す、酸化シリコン膜厚５ｎｍの場合に
も、窒化シリコン残膜厚が３ｎｍ以下となる領域、すな
わち窒化シリコンの形成膜厚、約６．１ｎｍ以下の領域
において容量の急激な低下があった。また同じく曲線９
４で示す酸化シリコン膜厚８ｎｍの場合にも窒化シリコ
ン残膜厚が３ｎｍ以下となる領域で容量の急激な低下が
認められた。以上のごとく、窒化シリコンの形成膜厚及
び該窒化シリコンの酸化量は、酸化後に残存する窒化シ
リコンの膜厚が少くとも３ｎｍ以上となるように設定す
る必要がある。

第９図は１本発明により明らかにされた、窒化シリコン
の形成膜厚と酸化シリコンの形成膜厚の使用可能な組合
せの領域を示す図である。線分１００は酸化シリコン層
の最小の厚さ１ｎｍを示す。第５図に示したように、酸
化シリコン層の膜厚を１ｎｍ以上とすることにより、信
頼性と寿命を飛躍的に向上させることができる。線分１
０２は第７図によって規定される実効膜厚１２ｎｍを表
わす。線分１０４は窒化シリコンの膜厚とそれを酸化し
て形成される二酸化シリコンの膜厚の関係 ｊｓ　　１Ｑ＝ｊｓ　　ＩＨＸｌ、６ を表す。線分１０６は、第８図で示したように残存窒化
シリコンの膜厚が３ｎｍとなる、窒化シリコンの形成膜
厚と酸化膜厚の関係を示す。以上の１００．１０２，１
０６の線分で囲まれる領域１０８において、本発明によ
る二層絶縁膜は使用することが可能である。

以上述べてきた二層絶縁膜の形成において、下部電極と
なる多結晶シリコンは、一般的にはリンもしくはヒ素を
高濃度に拡散しており、そのため窒化シリコンを形成す
る前に、高温の化学気相成長装置の炉内へシリコン基板
を挿入する際に、多結晶シリコン表面には酸化膜が生成
してしまうことが避けられない。該二層絶縁膜の形成に
際してはこの自然酸化膜の厚さを極力減らすことが望ま
しい。第１０図は窒化シリコン膜のＴＤＤＢ特性に対す
る該自然酸化膜の影響を示すものである。

曲線１１０は、３ｎｍの自然酸化膜を伴う８ｎｍの窒化
シリコン膜のＴＤＤＢ累積不良率の時間推移である。曲
線１１２は自然酸化膜厚が２ｎｍの時の窒化シリコン基
板膜様な特性であり、曲線１１４は自然酸化膜厚が１ｎ
ｍの場合の同様な特性である。同図から明らかなように
、自然酸化膜厚を１ｎｍとすることにより、信頼性は著
しく改善される。

多結晶シリコン上の自然酸化膜の厚さを測定することは
極めて難しい、そこで、同自然酸化膜厚を、容量から算
出した実効膜厚ｊｅｆｆ、窒化シリコンの形成膜厚ｔｓ
ｉＮ、窒化シリコンの徴化膜厚ｔｓｉ０２とから算出し
た。多層絶縁膜の容量Ｃは窒化シリコン層の容量Ｃ３ｉ
Ｎと酸化シリコン層の容量Ｃ３ｉｏ２の直列結合容量で
あり、と表わせる。容量Ｃと誘電率εと膜厚ｔの間には
Ｃ＝ε／ｌの関係があり、窒化シリコン膜厚の酸化によ
る膜の減少量Δｔ　ｓ　ｉｗ”ｊ　ｑ　ｉｏ２／’Ｊ−
１６を考慮すると式（１）は 但し、Ｅ１１ｉ０２は二酸化シリコンの比誘電率３．８
２ ＥｓｉＮは窒化シリコンの比誘電率 ７．５である。

そこで、キャパシタの容量の実測値から求めた実効膜厚
ｊｅｆｆと式２で規定される膜厚ｔとの差が自然酸化膜
厚ｔ。どなる。すなわち。

ｔｏ”ｔｅｒｒ　　ｆ　　　　　　　（３）そこで、本
実施例における２層膜キャパシタの外挿寿命２Ｘ１０１
３秒の場合、一般的な電気部品の寿命１０年（３Ｘ　１
０８秒）を余裕を持って満すためにはＴＤＤＢ寿命の分
布の巾を少くとも３桁程度にする必要がある。したがっ
て、第１０図で論じた理由により、自然酸化膜厚は２ｍ
ｍ以下。

望むらくは１ｎｍ以下となるよう、ｔｅ　ｒ　ｒｅｊ［
１ｉＮｙ　ｊｓｉｏｚの値を選択することが望ましい。

実施例２ 本発明を他の実施例により、図面を用いて説明する。

第１１図は本発明による多結晶シリコン上の多Ｉｗ絶縁
膜を用いた容量部を有する、他のダイナミックランダム
アクセスメモリセルの新面概略図である。同図に示すよ
うに、本実施例においては、ＭｏＳトランジスタＡとＳ
に接続するＭ層型容量Ｂからなるメモリセル、及びＭｏ
ＳトランジスタＡ′とＡ′に接続する積層型容量Ｂ′か
らなるメモリセルが、共通のビット線９に接続されてい
る。

同実施例のダイナミックランダムアクセスメモリの詳細
な構造を、第１２図に示す製造工程に従って説明する。

まず工程１０１に示すように、Ｐ型シリコン基板上に従
来のＬＯＧＯ３形成プロセスにより素子分離絶縁膜３を
形成した。次いでゲート絶縁膜１５を形成して後工程１
０２で低圧ＣＶＤ法により厚さ３００ｎｍの多結晶シリ
コン層を形成し、ホトエツチング工程によってＭＯＳト
ランジスタＡ及びＡ′のゲート電極となるード線４を形
成した。続いて、工程１０３において低圧ＣＶＤ法とド
ライエツチングを用いて、ワード線を覆うように層間絶
縁膜１２を形成した。工程１０４で、イオン注入法を用
いて、ＭＯ８ｈランジスタのソース及びドレインとなる
不純物拡散層２を形成した。工程１０５で、低圧ＣＶＤ
法で多結晶シリコン層を形成し、ホトエツチング工程に
よってパッドＨ！Ｊ５を形成した。工程１０６で、パッ
ド層５上に低圧ＣＶ、Ｄ法で層間絶縁膜１１を形成し、
ホトエツチング工程１０７でパッド層５につながる接続
孔１３を開孔した。工程１０８で、低圧ＣＶＤ法とホト
エツチングを用いて、積層型容ＭＢ。

Ｂ′の下部電極である多結晶シリコン層６を形成した。

工程１０９で、多結晶シリコンＮ６の上に低圧ＣＶＤ法
により窒化シリコン膜を形成し、該窒化シリコン膜の表
面を熱酸化して１本発明による二層絶縁膜８を形成した
。次に、工程１１０で低圧ＣＶＤ法と゛ホトエッチング
工程により、ダイナミックランダムアクセスメモリの容
ＭＩ３．Ｂ’のプレート電極７を形成した。工程１１１
でプレート電極７を覆うように眉間絶縁膜１ｏを形成し
、ホトエツチング工程によって、ビット線を接続するた
めの接続孔１４を開孔した。最後に、Ａｆｌからなるビ
ット線９をスパッタ蒸着法とホトエツチング法で形成し
、ダイナミックランダムアクセスメモリを形成した。本
実施例によれば、パッド５及び層間絶縁膜１１のエツチ
ング端による段差の凹凸の分だけ、キャパシタの実質的
な面積を増すことができ、メモリセル面積の縮少に対し
さらに有利となる。また、プレート電極７のドライエツ
チング加工に際しては、基板Ｓｉｌが露出することがな
く、基板が損傷を受けることがないという、利点がある
。

［発明の効果］ 本発明によれば、表面に結晶方位が異る多くの結晶面が
露出し、結晶粒界や転位などの欠陥を多数含む多結晶シ
リコン表面においても、二酸化シリコンに換算した膜厚
が１０厚ｍ以下であるような、欠陥密度０．１個１０１
１以下、耐圧６　Ｍ　Ｖ　／　ｃｙｎ以上、経時的絶縁
破壊寿命１０１０秒以−ヒの薄い絶縁膜の形成が可能と
なる。

【図面の簡単な説明】

第１図は、本発明の一実施例の２層絶縁膜を用いて形成
したダイナミック・ランダムアクセスメモリセルの断面
概略図である。第２図は本発明による多層絶縁膜を用い
たキャパシタ部の断面概略図である。第３図は該キャパ
シタを形成する工程の流れを示す概略図である。第４図
は上記２Ｍ膜を用いて形成したキャパシタの電流−電圧
特性の例である。第５図は多結晶シリコン膜上の熱酸化
膜、窒化シリコン膜及び２ｆＰＪ絶縁膜のＴＤＤＩ３特
性を示す図である。第６図は窒化シリコン膜及び二層絶
縁膜のＴＤＤＢ寿命の実効電界強度依存性を示す図であ
る。第７図はダイナミックランダムアクセスメモリのソ
フトエラー率の実効膜厚依存性を示す図である。第８図
はダイナミックランダムアクセスメモリセルのキャパシ
タ容量の窒化シリコン形成膜厚及び酸化膜厚依存性を示
す図である。第９図は窒化シリコンの形成膜厚と酸化シ
リコンの形成膜厚の使用可能な組合せの領域を示す図で
ある。第１０図は窒化シリコン膜のＴＤＤＢ特性に対す
る自然酸化膜の影響を示す図である。 第１１図は本発明の第２の実施例を示す断面図、第１２
図は、本発明の第２の実施例の製造工程を説明する図で
ある。 １０・・・シリコン基板、１２・・・ＭＯＳトランジス
タのソース及びドレインを形成する拡散層、１４・・・
ＭＯＳトランジスタのゲート電極、１６・・・ゲート電
極とキャパシタを形成する電極を絶縁分離するための絶
縁層、１８厚い二酸化シリコン膜、２０・・・下部多結
晶シリコン電極、２２・・・本発明による二ＷＪ絶縁膜
、３０・・・上部多結晶シリコン重陽、３２・・・上部
多結晶シリコン電極３ｏとアルミニウム配線を絶縁分離
するための絶縁層、３４・・・アルミニウム配線。 ＄７図 ４２　回 ′４５図 １Σ　　２圧　ｔｐ　加　　ユ呼　　間　　　（ギンソ
Ｔｉ３ 慢Ｃ交カ　　月！　　　４　　　ア。Ｈ（ｎｍ〕Ｓノｊ
Ｎ−形ス覧゛　月り呼４　Ｃ〃７シノ電１ヒ　メづジブ
カコ　νＵｌｌ　　（ｓだレノ所タイと、ルナＸＬ　　
　（ｎｍ＋ 第　〕／　ムａ 一 ９６　ノ２　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体基体上に形成された第１の酸化シリコン膜、
   該シリコン酸化膜上に形成された窒化シリコン膜、該窒
   化シリコン膜の一部を酸化して形成した第２の酸化シリ
   コン膜をそなえてなる半導体装置において、該第１の酸
   化シリコン膜の厚さをｔ＿０、該第２の酸化シリコン膜
   の厚さをｔ＿ｓ＿ｉ＿ｏ、窒化シリコンの比誘電率をＥ
   ＿ｓ＿ｉ＿Ｎ、酸化シリコンの比誘電率をＥ＿ｓ＿ｉ＿
   ｏとした時、該窒化シリコン膜の厚さが、 ３ｎｍ＋（１／１．６）ｔ＿ｓ＿ｉ＿ｏ より厚く、 （１２ｎｍ−ｔ＿０）（Ｅ＿ｓ＿ｉ＿Ｎ／Ｅ＿ｓ＿ｉ＿
   ｏ）−（（Ｅ＿ｓ＿ｉ＿Ｎ／Ｅ＿ｓ＿ｉ＿ｏ）−（１／
   １．６））ｔ＿ｓ＿ｉ＿ｏよりも薄いことを特徴とする
   半導体装置の製造方法。 ２、該第２の酸化シリコン膜の厚さが少なくとも１ｎｍ
   以上であることを特徴とする、特許請求の範囲第１項記
   載の半導体装置の製造方法。 ３、該第１の酸化シリコン膜の厚さが２ｎｍよりも薄い
   ことを特徴とする特許請求の範囲第１項、第２項記載の
   半導体装置の製造方法。 ４、特許請求の範囲第１項記載の製造方法による半導体
   装置。 ５、半導体基板上に形成された多結晶シリコン層該多結
   晶シリコン層上に形成された第１の酸化シリコン膜、該
   酸化シリコン膜上に形成された膜厚１８．６ｎｍ以下の
   窒化シリコン層、該窒化シリコン層の表面を酸化して形
   成された第２の酸化シリコン膜、該第２の酸化シリコン
   膜上に形成した電却を携えてなる半導体装置において、
   該窒化シリコン膜のうち未酸化の窒化シリコン層の厚さ
   が少くとも３ｎｍ以上であることを特徴とする半導体装
   置の製造方法。 ６、該窒化シリコン層を低圧化学気相成長法により形成
   したことを特徴とする特許請求の範囲第５項記載の半導
   体装置の製造方法。 ７、該第１の酸化シリコン膜の厚さをｔ＿０、該第２の
   酸化シリコン膜の厚さをｔ＿ｓ＿ｉ＿ｏ、窒化シリコン
   の比透電率をＥ＿ｓ＿ｉ＿Ｅ、酸化シリコンの比誘電率
   をＥ＿ｓ＿ｉ＿ｏとした時、該窒化シリコン膜の形成膜
   厚を ３ｎｍ＋（１／１．６）ｔ＿ｓ＿ｉ＿ｏ よりも厚く、 （１２ｎｍ−ｔ＿０）（Ｅ＿ｓ＿ｉ＿Ｎ／Ｅ＿ｓ＿ｉ＿
   ｏ）−（（Ｅ＿ｓ＿ｉ＿Ｎ／Ｅ＿ｓ＿ｉ＿ｏ）−（１／
   １．６））ｔ＿ｓ＿ｉ＿ｏよりも厚く形成することを特
   徴とする、特許請求の範囲第５項記載の半導体装置製造
   方法。 ８、該窒化シリコン膜の厚さが８ｎｍであることを特徴
   とする特許請求の範囲第５項記載の半導体装置製造方法
   。 ９、該第２の酸化シリコン膜の厚さが５ｎｍであること
   を特徴とする特許請求の範囲第８項記載の半導体装置製
   造方法。 １０、該第１の酸化シリコン膜の厚さが２ｎｍ以下であ
   ることを特徴とする特許請求の範囲第５項記載の半導体
   装置製造方法。 １１、該第１の酸化シリコン膜の厚さが約１ｎｍである
   ことを特徴とする特許請求の範囲第１０項記載の半導体
   装置製造方法。 １２、該電極が多結晶シリコン層から形成されてなるこ
   とを特徴とする特許請求の範囲第５項記載の半導体装置
   製造方法。 １３、一つの半導体基体上に、その他の半導体装置とと
   もに集積形成された、特許請求の範囲第５項記載の半導
   体装置製造方法によって作製されたキャパシタ装置。 １４、半導体基体上に多結晶シリコンからなる下部電極
   が形成され、該下部電極上に薄い第１の酸化シリコン膜
   があり、該第１の酸化シリコン膜上に窒化シリコン膜、
   及び該窒化シリコン膜上に形成した第２の酸化シリコン
   膜からなる多層絶縁膜を有し、該第２の酸化シリコン膜
   上に上部電極を有し、該窒化シリコン膜の厚さが３ｎｍ
   以上、１８ｎｍ以下であり、該第２の酸化シリコンの厚
   さが１ｎｍ以上、８．５ｎｍ以下であり、他の半導体装
   置と同一半導体基体上に集積されてなることを特徴とす
   るキャパシタ装置。 １５、該下部電極である多結晶シリコン上の該第１の酸
   化シリコン膜の厚さが２ｎｍ以下であることを特徴とす
   る特許請求の範囲第１４項記載のキャパシタ装置。 １６、該第１の酸化シリコン膜の厚さが約１ｎｍである
   ことを特徴とする特許請求の範囲第１項記載のキャパシ
   タ装置。 １７、該第２の酸化シリコン膜の厚さが約５ｎｍである
   ことを特徴とする特許請求の範囲第１４項記載のキャパ
   シタ装置。 １８、該第２の酸化シリコン膜が該窒化シリコン膜を酸
   化して形成されたことを特徴とする特許請求の範囲第１
   ４項記載のキャパシタ装置。 １９、半導体基体上に形成された多結晶シリコン層、該
   多結晶シリコン層表面の厚さｔ＿０酸化シリコン層、該
   酸化シリコン層の上に形成された誘電率がＥ＿ｓ＿ｉ＿
   Ｎである窒化シリコンからなる第１の絶縁層、該第１の
   絶縁層上に形成された誘電率がＥ＿ｓ＿ｉ＿ｏである酸
   化シリコンからなる厚さｔ＿２第２の絶縁層からなる半
   導体装置において、該第１の絶縁層の厚さが、 ３ｎｍ＋（１／１．６）ｔ＿２ よりも厚く、 （１２ｎｍ−ｔ＿０）（Ｅ＿ｓ＿ｉ＿Ｎ／Ｅ＿ｓ＿ｉ＿
   ｏ）−（（Ｅ＿ｓ＿ｉ＿Ｎ／Ｅ＿ｓ＿ｉ＿ｏ）−（１／
   ６））ｔ＿２よりも薄いことを特徴とする半導体装置。 ２０、該酸化シリコン膜の厚さｔ＿０が、２ｎｍ以下で
   あり、該第２の絶縁層の厚さｔ＿２が少くとも１ｎｍ以
   上であることを特徴とする特許請求の範囲第１９項記載
   の半導体装置。 ２１、該第１の絶縁層を形成する窒化シリコンが、Ｓｉ
   ＿２Ｎ＿４であり、該第２の絶縁層を形成する酸化シリ
   コンがＳｉＯ＿２であることを特徴とする特許請求の範
   囲第２０項記載の半導体装置。