DE4306318C2

DE4306318C2 - Verfahren zum Herstellen einer Halbleitervorrichtung mit Kondensatorelektroden

Info

Publication number: DE4306318C2
Application number: DE4306318A
Authority: DE
Inventors: Katsuhiko Tamura; Atsuko Kawai
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-03-27
Filing date: 1993-03-01
Publication date: 2001-07-12
Anticipated expiration: 2013-03-02
Also published as: DE4306318A1

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung mit Kondensatorelektroden.

Aus der DE 40 31 411 A1 ist ein Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Kondensator bekannt. Der Konden sator weist eine obere Kondensatorelektrode mit einer oberen Schicht und einer elektrisch damit verbundenen unteren Schicht auf. Der Kondensator weist ebenfalls eine untere Kondensator elektrode auf, die die untere Schicht umgebend gebildet ist und eine erste Elektrodenschicht, eine zweite Elektrodenschicht und eine dritte Elektrodenschicht aufweist. Bei dem bekannten Ver fahren wird zuerst die untere Kondensatorelektrode mit den drei Elektrodenschichten durch Unterätzen gebildet.

Daher liegt der Erfindung die Aufgabe zugrunde, ein Verfahren anzugeben, mit dem die Halbleitervorrichtung nach der DE 40 31 411 A1 gebildet werden kann und das bezüglich der erzielbaren mechanischen Stabilität bei der Herstellung vor teilhaft ist.

Diese Aufgabe wird gelöst durch ein Verfahren zum Herstellen einer Halbleitervorrichtung mit den Merkmalen des Patentanspru ches 1.

Bevorzugte Ausgestaltungen des Verfahrens sind in den Unteran sprüchen angegeben.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine Schnittansicht mit einem DRAM mit einem Sta peltypkondensator entsprechend einer ersten Aus führungsform;

Fig. 2 eine Schnittansicht zum Illustrieren eines ersten Schritts eines Herstellungsverfahrens des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 3 eine Schnittansicht zum Verdeutlichen eines zwei ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 4 eine Schnittansicht zum Verdeutlichen eines drit ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 5 eine Schnittansicht zum Verdeutlichen eines vier ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 6 eine Schnittansicht zum Verdeutlichen eines fünf ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 7 eine Schnittansicht zum Verdeutlichen eines sech sten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 8 eine Schnittansicht zum Verdeutlichen eines sieb ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 9 eine Schnittansicht zum Verdeutlichen eines achten Schritts des Herstellungsprozesses des DRAM ent sprechend der in Fig. 1 gezeigten ersten Aus führungsform;

Fig. 10 eine Schnittansicht zum Verdeutlichen eines neun ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 11 eine Schnittansicht zum Verdeutlichen eines zehn ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 12 eine Schnittansicht zum Verdeutlichen eines elften Schritts des Herstellungsprozesses des DRAM ent sprechend der in Fig. 1 gezeigten ersten Aus führungsform;

Fig. 13 eine Schnittansicht zum Verdeutlichen eines zwölf ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 14 eine Schnittansicht zum Verdeutlichen eines drei zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 15 eine Schnittansicht zum Verdeutlichen eines vier zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 16 eine Schnittansicht zum Verdeutlichen eines fünf zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten ten Ausführungsform;

Fig. 17 eine Schnittansicht zum Verdeutlichen eines sech zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 18 eine Schnittansicht zum Verdeutlichen eines sieb zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 19 eine Schnittansicht zum Verdeutlichen eines acht zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 20 eine Schnittansicht zum Verdeutlichen eines neun zehnten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 1 gezeigten ersten Ausführungsform;

Fig. 21 eine Schnittansicht mit einem Aufbau eines DRAM mit einem Stapeltypkondensator entsprechend einer zweiten Ausführungsform;

Fig. 22 eine Schnittansicht zum Verdeutlichen eines ersten Schritts eines Herstellungsprozesses des DRAM ent sprechend der in Fig. 21 gezeigten zweiten Aus führungsform;

Fig. 23 eine Schnittansicht zum Verdeutlichen eines zwei ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 21 gezeigten zweiten Ausführungsform;

Fig. 24 eine Schnittansicht zum Verdeutlichen eines drit ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 21 gezeigten zweiten Ausführungsform;

Fig. 25 eine Schnittansicht zum Verdeutlichen eines vier ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 21 gezeigten zweiten Ausführungsform;

Fig. 26 eine Schnittansicht zum Verdeutlichen eines fünf ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 21 gezeigten zweiten Ausführungsform;

Fig. 27 eine Schnittansicht zum Verdeutlichen eines sech sten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 21 gezeigten zweiten Ausführungsform;

Fig. 28 eine Schnittansicht mit einem DRAM mit einem Sta peltypkondensator entsprechend einer dritten Aus führungsform;

Fig. 29 eine Schnittansicht zum Verdeutlichen eines ersten Schritts des Herstellungsprozesses des DRAM ent sprechend der in Fig. 28 gezeigten dritten Aus führungsform;

Fig. 30 eine Schnittansicht zum Verdeutlichen eines zwei ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 28 gezeigten dritten Ausführungsform;

Fig. 31 eine Schnittansicht zum Verdeutlichen eines drit ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 28 gezeigten dritten Ausführungsform;

Fig. 32 eine Schnittansicht zum Verdeutlichen eines vier ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 28 gezeigten dritten Ausführungsform;

Fig. 33 eine Schnittansicht zum Verdeutlichen eines fünf ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 28 gezeigten dritten Ausführungsform;

Fig. 34 eine Schnittansicht mit dem Aufbaue eines DRAM mit einem Stapeltypkondensator entsprechend einer vierten Ausführungsform;

Fig. 35 eine Schnittansicht zum Verdeutlichen eines ersten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 34 gezeigten vierten Ausführungsform;

Fig. 36 eine Schnittansicht zum Verdeutlichen eines zwei ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 34 gezeigten vierten Ausführungsform;

Fig. 37 eine Schnittansicht zum Verdeutlichen eines drit ten Schritts des Herstellungsprozesses die DRAM entsprechend der in Fig. 34 gezeigten vierten Ausführungsform;

Fig. 38 eine Schnittansicht zum Verdeutlichen eines vier ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 34 gezeigten vierten Ausführungsform;

Fig. 39 eine Schnittansicht zum Verdeutlichen eines fünf ten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 34 gezeigten vierten Ausführungsform;

Fig. 40 eine Schnittansicht zum Verdeutlichen eines sech sten Schritts des Herstellungsprozesses des DRAM entsprechend der in Fig. 34 gezeigten vierten Ausführungsform;

Wie in Fig. 1 gezeigt, umfaßt ein DRAM entsprechend einer ersten Ausführungsform ein P-Typ Siliziumsubstrat 41, einen in einem vorbestimmten Bereich auf der Oberfläche des P-Typ Sili ziumsubstrats 41 gebildeten Feldoxidfilm 42 zur Elementisola tion, Source/Drain-Bereiche 43a und 43b, die voneinander um einen vorbestimmten Abstand entfernt gebildet sind und zwischen sich einen Kanalbereich 54 in einem aktiven Bereich aufweisen, der von dem Feldoxidfilm 42 umgeben ist, eine Gateelektrode 45, die auf dem Kanalbereich 54 gebildet ist, mit einem dazwischen liegenden Gateoxidfilm 44, einen Isolationszwischenschichtfilm 46, der die Gateelektrode 45 bedeckend gebildet ist, eine untere Kondensatorelektrode 47 (47a, 47b, 47c), die elektrisch mit dem Source/Drain-Bereich 43a verbunden ist, einen Kondensatorisola tionsfilm 48 (48a, 48b, 48c, 48d), der auf der Oberfläche der unteren Kondensatorelektrode 47 gebildet ist, eine obere Konden satorelektrode 49 (49a, 49b), die auf der Oberfläche des Konden satorisolationsfilms 48 gebildet ist, einen Isolationszwischen schichtfilm 50, der die obere Kondensatorelektrode 49 bedeckend gebildet ist und eine Kontaktöffnung 50a auf dem Source/Drain- Bereich 43b aufweist, eine Bitleitung 51, die elektrisch mit dem Source/Drain-Bereich 43b in der Kontaktöffnung 50a verbunden ist und sich entlang der Oberfläche des Isolationszwischenschicht films erstreckt, einen Isolationszwischenschichtfilm 52 aus einem PSG-Film oder einem TEOS-Film, der die gesamte Oberfläche bedeckend gebildet ist und dessen Oberfläche glatt gemacht ist, sowie Aluminiumverbindungen, die auf dem Zwischenschichtisola tionsfilm 52 gebildet sind und der Gateelektrode 45 entsprechen. Die Source/Drain-Bereiche 43a und 43b und die Gateelektrode 45 bilden den Transfergatetransistor einer Speicherzelle. Die un tere Kondensatorelektrode 47 und die obere Kondensatorelektrode 49 sind beide aus Polysiliziumschichten gebildet. Der Kondensa torisolationsfilm 48 ist aus einem Mehrschichtfilm von SiO₂-Fil men oder SiO₂- und SiO₃N₄-Filmen gebildet.

Die untere Kondensatorelektrode 47 ist aus einer unteren Konden satorelektrode 47a einer ersten Schicht, einer unteren Kondensa torelektrode 47b einer zweiten Schicht und einer unteren Konden satorelektrode 47c einer dritten Schicht gebildet, während die obere Kondensatorelektrode 49 aus einer oberen Kondensatorelek trode 49a einer ersten Schicht und einer oberen Kondensatorelek trode 49b einer zweiten Schicht gebildet ist. Die obere Konden satorelektrode 49b der zweiten Schicht und die obere Kondensatorelektrode 49a der ersten Schicht an zwei Punkten elektrisch verbunden. Die untere Kondensatorelektrode 47 ist aus drei Abschnitten gebildet, die sich in vertikaler Richtung zur Hauptoberfläche des P-Typ Siliziumsubstrats 41 erstrecken, und die untere Kondensatorelektrode 47 im zentralen Abschnitt ist in Form eines T gebildet. Die untere Kondensatorelektrode 47 ist die erste Schicht der oberen Kondensatorelektrode 49a umgebend gebildet.

Bei der ersten Ausführungsform besteht die untere Kondensator elektrode 47 aus einer Dreischichtstruktur der ersten, der zwei ten und der dritten Schicht.

Als Ergebnis kann die einander gegenüberstehende Fläche zwischen der unteren Kondensa torelektrode 47 und der oberen Kondensatorelektrode 49 weiter vergrößert werden.

Daher kann eine Kondensatorkapazität, die drei- oder viermal so groß wie beim in Fig. 42 gezeigten herkömmlichen DRAM ist, auf derselben Grundfläche erzielt werden. Entsprechend der ersten Ausführungsform, selbst wenn daher die Elementgrößen weiter verringert werden, entsprechend einer zunehmenden Integration von Halbleitervorrichtungen, kann eine hinreichende Kondensatorkapazität für das stabile Speichern von Daten sichergestellt werden. Die Dicke der unteren Kondensator elektroden 47a, 47b und 47c liegt jeweils im Bereich zwischen 100-200 nm, und die Dicken der oberen Kondensatorelektroden 49a und 49b liegen jeweils im Bereich zwischen 100-300 nm. Die Dic ken der Kondensatorisolationsfilme 48a, 48b, 48c und 48d liegen jeweils etwa im Bereich zwischen 3-20 nm.

Unter Bezug auf die Fig. 1-20 folgt eine Beschreibung des Herstellungsprozesses des DRAM entsprechend der ersten Ausfüh rungsform.

Wie in Fig. 2 gezeigt, wird ein Feldoxidfilm 42 auf einem P- Typ Siliziumsubstrats 41 durch thermische Oxidation gebildet. Nachdem eine Gateoxidfilmschicht (nicht gezeigt) durch thermi sche Oxidation gebildet worden ist, wird eine Gateelektroden schicht (nicht gezeigt) aus Polysilizium gebildet. Dann wird ei ne Oxidfilmschicht (nicht gezeigt) auf der Gateelektrodenschicht gebildet. Diese Schichten werden durch Photolithographie- und Ätztechniken bemustert, und ein Gateoxidfilm 44, eine Gateelek trode 45 und ein Oxidfilm 46a werden gebildet. Unter Benutzung des Gateoxidfilms 44, der Gateelektrode 45 und des Oxidfilms 46a als Masken wird eine schräge Rotations-Ionenimplantation durch geführt, bei 40-50 KeV mit etwa 3 × 10³ Atomen/cm², und Source/Drain-Bereiche 43a und 43b werden gebildet. Nach der Bildung eines Oxidfilms (nicht gezeigt) auf der gesamten Ober fläche, wird anisotropes Ätzen durchgeführt, zum Bilden eines Seitenwandoxidfilms 46b auf den Seitenwänden der Gateelektrode 45a und des Oxidfilms 46a. Damit wird ein Isolationszwischen schichtfilm 46, der aus dem Oxidfilm 46a und dem Seitenwandoxid film 46b besteht, gebildet.

Wie in Fig. 3 gezeigt, wird eine Polysiliziumschicht (untere Kondensatorelektrode in der ersten Schicht) 47a mit einer Dicke im Bereich zwischen 100-200 nm durch CVD bei einer Temperatur zwischen 550-650 C° gebildet.

Dann wird, wie in Fig. 4 gezeigt, ein Siliziumoxidfilm (Kondensatorisolationsfilm in der ersten Schicht) mit einer Dicke im Bereich zwischen 3-20 nm auf der Oberfläche der unte ren Kondensatorelektrode 47a der ersten Schicht durch thermische Oxidation gebildet.

Wie in Fig. 5 gezeigt, wird die erste Schicht des Kondensator isolationsfilms 48a durch Photolithographie- und Ätztechniken bemustert.

Wie in Fig. 6 gezeigt, wird eine Polysiliziumschicht (untere Kondensatorelektrode) 47b mit einer Dicke etwa im Bereich zwi schen 100-200 nm durch CVD bei einer Temperatur zwischen 500- 650C° gebildet.

Wie in Fig. 7 gezeigt, wird eine untere Kondensatorelektrode 47b in der zweiten Schicht, die auf dem Kondensatorisolations film 48a in der ersten Schicht positioniert ist, durch Photoli thographie- und Ätztechniken entfernt.

Wie in Fig. 8 gezeigt, wird die Oberfläche der zweiten Schicht der unteren Kondensatorelektrode 47b oxidiert, zum Bilden eines Siliziumoxidfilms (Kondensatorisolationsfilm der zweiten Schicht) 48b mit einer Dicke etwa im Bereich zwischen 3-20 nm gebildet. Damit sind der Kondensatorisolationsfilm 48a der er sten Schicht und der Kondensatorisolationsfilm 48b der zweiten Schicht miteinander verbunden.

Wie in Fig. 9 gezeigt, wird eine Polysiliziumschicht (obere Kondensatorelektrode der ersten Schicht) 49a mit einer Dicke et wa im Bereich zwischen 100-300 nm durch CVD bei einer Tempera tur zwischen 550-650C° gebildet.

Wie in Fig. 10 gezeigt, wird eine obere Kondensatorelektrode 49a der ersten Schicht in eine vorbestimmte Form bemustert, durch Photolithographie- und Ätztechniken. Genauer gesagt wird ein vorbestimmter Teil der oberen Kondensatorelektrode 49a der ersten Schicht in dem Bereich oberhalb der unteren Kondensator elektrode 47b der zweiten Schicht entfernt.

Dann wird, wie in Fig. 11 gezeigt, ein Siliziumoxidfilm (Kondensatorisolationsfilm der dritten Schicht) 48c mit einer Dicke etwa im Bereich zwischen 3-20 nm auf der Oberfläche der oberen Kondensatorelektrode 48c der ersten Schicht durch thermi sche Oxidation gebildet.

Dann wird, wie in Fig. 12 gezeigt, der Kondensatorisolations film 48b der zweiten Schicht im Bereich des Randes der oberen Kondensatorelektrode 49a der ersten Schicht gebildet.

Wie in Fig. 13 gezeigt, wird eine Polysiliziumschicht (untere Kondensatorelektrode der dritten Schicht) 47c mit einer Dicke etwa im Bereich zwischen 100-200 nm durch CVD bei einer Tempe ratur zwischen 550-650 C° gebildet.

Wie in Fig. 14 gezeigt, wird ein Teil der unteren Kondensator elektrode 47c der dritten Schicht über der oberen Kondensator elektrode 49a der ersten Schicht entfernt, und ein Teil des Be reichs, in welchem die untere Kondensatorelektrode 47a der er sten Schicht, die untere Kondensatorelektrode 47b der zweiten Schicht und die untere Kondensatorelektrode 47c der dritten Schicht aufeinander gestapelt sind, wird entfernt. Dadurch wird die untere Elektrode 47 der unteren Kondensatorelektrode 47a der ersten Schicht, der unteren Kondensatorelektrode 47b der zweiten Schicht und der unteren Kondensatorelektrode 47c der dritten Schicht gebildet.

Jetzt wird, wie in Fig. 15 gezeigt, ein Kondensatorisolations film 48d der vierten Schicht auf einem Siliziumoxidfilm mit ei ner Dicke etwa im Bereich zwischen 3-20 nm gebildet, auf den Oberflächen der unteren Kondensatorelektrode 47a der ersten Schicht, der unteren Kondensatorelektrode 47b der zweiten Schicht und der unteren Kondensatorelektrode 47c der dritten Schicht.

Dann wird, wie in Fig. 16 gezeigt, der Kondensatorisolations film 48c der dritten Schicht auf der oberen Kondensatorelektrode 49a der ersten Schicht in dem Teil, der durch die untere Konden satorelektrode 47c freigelassen wurde, entfernt.

Wie in Fig. 17 gezeigt, wird eine Polysiliziumschicht (obere Kondensatorelektrode der zweiten Schicht) 49b mit einer Dicke etwa im Bereich zwischen 100-300 nm auf der gesamten Oberfläche durch CVD bei einer Temperatur zwischen 550-650 C° gebildet. Da durch wird die obere Kondensatorelektrode 49, gebildet aus der oberen Kondensatorelektrode 49a der ersten Schicht und der obe ren Kondensatorelektrode 49b der zweiten Schicht, gebildet.

Wie in Fig. 18 gezeigt, wird ein Isolationszwischenschichtfilm 10 auf der gesamten Oberfläche gebildet.

Wie in Fig. 19 gezeigt, wird eine Kontaktöffnung 50a in dem Isolationszwischenschichtfilm 50 gebildet, auf dem Source/Drain- Bereich 43b.

Wie in Fig. 20 gezeigt, wird eine elektrisch mit dem Source/Drain-Bereich 43b in der Kontaktöffnung 50a verbundene Bitleitung sich entlang der Oberfläche des Zwischenschichtisola tionsfilms 50 erstreckend gebildet.

Schließlich wird, wie in Fig. 1 gezeigt, ein Zwischenschicht isolationsfilm 52 die Bitleitung 51 bedeckend gebildet. Die Oberfläche des Zwischenschichtisolationsfilms 52 wird durch Schmelzen oder eine Rückätzmethode plan gemacht. Aluminiumver bindungen 53 werden auf der Oberfläche des planen Isolationszwi schenschichtfilms 52 gebildet und entsprechend der Gateelektrode 45. Damit ist der DRAM der ersten Ausführungsform vollständig gebildet.

Wie in Fig. 21 gezeigt, umfaßt ein DRAM entsprechend einer zweiten Ausführungsform ein P-Typ Siliziumsubstrat 61, einen in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 61 gebildeten Feldoxidfilm 52 zur Isolation von Elementen, ein Paar von Source/Drain-Bereichen 63a und 63b, die um einen vorbestimmten Abstand voneinander entfernt gebildet sind und zwischen sich einen Kanalbereich 76 aufweisen, in einem aktiven Bereich, umgeben vom Feldoxidfilm 62, eine auf dem Ka nalbereich 76 gebildete Gateelektrode 65 mit einem dazwischen gebildeten Gateoxidfilm 64, einen die Gateelektrode 65 bedeckend gebildeten Zwischenschichtisolationsfilm 66, eine untere Konden satorelektrode 67 (67a, 67b, 67c), die elektrisch mit dem Source/Drain-Bereich 63a verbunden ist, eine Kondensatorisola tionsfilm 68 (68a, 68b, 68c, 68d), der auf der Oberfläche der unteren Kondensatorelektrode 67 gebildet ist, eine obere Konden satorelektrode 69 (69a, 69b), die auf der Oberfläche des Konden satorisolationsfilm 68 gebildet ist, eine Anschlußschicht 72, die elektrisch mit dem Source/Drain-Bereich 63b verbunden ist und sich über die Gateelektrode 65 erstreckt, mit einem dazwi schen gebildeten Zwischenschichtisolationsfilm 66, einen Sili ziumoxidfilm 73, der ein Ende der Anschlußschicht 72 über der Gateelektrode 65 bedeckt, zur Isolation zwischen der Anschluß schicht, der unteren Kondensatorelektrode 67 und der oberen Kon densatorelektrode 69, einen Zwischenschichtisolationsfilm 70, der die obere Kondensatorelektrode 69 bedeckend gebildet ist und eine Kontaktöffnung 70a auf die Anschlußschicht 72 aufweist, eine elektrisch mit der Anschlußschicht 72 in der Kontaktöffnung 70a verbundene Bitleitung 71, die sich entlang der Oberfläche des Isolationzwischenschichtfilms 70 erstreckt, einen aus einem PSG-Film oder TEOS-Film gebildeten Zwischenschichtisolationsfilm 74, dessen Oberfläche plan gemacht ist und der die Bitleitung 71 bedeckt, sowie eine Aluminiumverbindung 75, die auf dem Isola tionszwischenschichtfilm 74 gebildet ist, entsprechend der Gate elektrode 65. Die Source/Drain-Bereiche 63a, 63b sowie die Gate elektrode 65 bilden den Transfergattertransistor einer Speicher zelle.

Der Kondensator entsprechend der zweiten Ausführungsform weist im wesentlichen denselben Aufbau wie der Kondensator der in Fig. 1 gezeigten ersten Ausführungsform auf. Allerdings liegt bei dieser zweiten Ausführungsform die Anschlußschicht 72 zwischen Bitleitungen 71 und dem Source/Drain-Bereich 63b. Ferner liegt der Siliziumoxidfilm 73 zwischen der Anschlußschicht 72, der unteren Kondensatorelektrode 67 und der oberen Kondensator elektrode 69. Daher ist bei der zweiten Ausführungsform die ein ander gegenüberliegende Fläche zwischen der unteren Kondensator elektrode 67 und der oberen Kondensatorelektrode 69 um den Be trag vergrößert, der dem abgestuften Bereich des Siliziumoxid films 73 entspricht. Als Ergebnis wird die Kapazität des Konden sators dieser Ausführungsform um den Betrag des Stufenbereichs des Siliziumoxidfilms 73 verglichen mit der in Fig. 1 gezeig ten ersten Ausführungsform vergrößert. Genauer gesagt, die Ka pazität des Kondensators ist etwa 3-4 Mal so groß wie die des herkömmlichen DRAM aus Fig. 42 auf derselben Grundfläche. Eine ausreichende Kondensatorkapazität zum Erreichen eines stabilen Speicherns von Daten kann sichergestellt werden, selbst wenn die Elementgrößen durch zunehmende hohe Integration weiter vermindert werden. Ebenfalls bei der zweiten Ausführungsform erleichtert das Plazieren der Anschlußschicht 72 zwischen der Bitleitung 71 und dem Source/Drain-Bereich 63d das Bilden von Bitleitungen 71. Genauer gesagt, mit dem Vorliegen der Anschlußschichten 72 wird die Toleranz für die Kontaktposition der Bitleitung 71 ausgedehnt, und der Stufenabschnitt der Bitleitung 71 wird vermindert, wodurch die Bildung der Bitleitung 71 erleichtert wird. Die Dicke der unteren Kondensatorelektrode 67a der ersten Schicht, der unteren Kondensatorelektrode 67b der zweiten Schicht und der unteren Kondensatorelektrode 67c der dritten Schicht liegt jeweils etwa im Bereich zwischen 100-200 nm. Die Dicke des Kondensatorisolationsfilms 68a der ersten Schicht, des Kondensatorisolationsfilms 68b der zweiten Schicht, des Konden satorisolationsfilms 68c der dritten Schicht und des Konden satorisolationsfilms 68d der vierten Schicht liegt jeweils im Bereich zwischen 3-20 nm. Die Dicke der oberen Kondensator elektrode 69a der ersten Schicht und der oberen Kondensatorelek trode 69b der zweiten Schicht liegt jeweils im Bereich zwischen 100-300 nm.

Nachfolgend wird unter Bezug auf die Fig. 21 bis 27 eine Be schreibung des Herstellungsprozesses des DRAM entsprechend der zweiten Ausführungsform vorgenommen.

Wie in Fig. 22 gezeigt, wird ein Feldoxidfilm 62 in einem vor gegebenen Bereich auf der Hauptoberfläche des P-Typ Silizium substrats 61 durch thermische Oxidation gebildet. Nachdem der Gateoxidfilm 64, die Gateelektrode 65 und der Oxidfilm 66a ge bildet sind, wird eine schräge (geneigte) Rotations-Ionenimplan tation von Phosphor (P) ausgeführt, wobei sie als Maske bei 40- 50 KeV benutzt werden, mit etwa 3 × 103 Atomen/cm², und die Source/Drain-Bereiche 63 und 63b werden in einer selbst-ausrich tenden Weise ausgebildet. Nachdem eine Oxidfilmschicht (nicht gezeigt) auf der gesamten Oberfläche gebildet worden ist, wird ein Seitenwandoxidfilm 66b auf beiden Seitenwänden der Gateelek trode 65 durch anisotropes Ätzen gebildet.

Wie in Fig. 23 gezeigt, wird eine Polysiliziumschicht 72a durch CVD gebildet. Die Polysiliziumschicht 72a wird durch Photolitho graphie- und Ätztechniken bemustert, und Anschlußschichten 72 mit einer wie in Fig. 24 gezeigt Form werden gebildet.

Wie in Fig. 25 gezeigt, wird eine Siliziumoxidfilmschicht 73a durch CVD gebildet. Die Siliziumoxidfilmschicht 73a wird durch Photolithographie- und Ätztechniken bemustert, und eine Sili ziumoxidfilm 73 mit der wie in Fig. 26 gezeigten Form wird ge bildet. Genauer gesagt, der Siliziumoxidfilm 73 ist so geformt, daß er einen Kantenabschnitt der Anschlußschicht 72 über der Gateelektrode 65 bedeckt. Danach wird eine Form, wie in Fig. 27 gezeigt, durch dieselben Schritte wie beim Herstellungsprozess des DRAM der ersten Ausführungsform aus den Fig. 3 bis 20 erzeugt.

Schließlich wird, wie in Fig. 21 gezeigt, ein Zwischenschicht isolationsfilm 74 aus einem PSG-Film oder TEOS-Film, die Bitlei tungen 71 bedeckend, gebildet. Die Oberfläche des Zwischen schichtisolationsfilms 74 wird plan gemacht, durch Schmelzen oder Rückätzmethoden. Eine Aluminiumverbindung 75, die der Gateelektrode 65 entspricht, wird auf dem Zwischenschichtisolations film 74 gebildet. Dadurch wird der DRAM entsprechend der zweiten Ausführungsform fertiggestellt.

Wie in Fig. 28 gezeigt, umfaßt ein DRAM der dritten Ausfüh rungsform ein P-Typ Siliziumsubstrat 81, einen in einem vorbe stimmten Bereich auf der Hauptoberfläche des P-Typ Silizium substrats 81 gebildeten Feldoxidfilm 82 zur Isolation von Ele menten, ein Paar von Source/Drain-Bereichen 83a und 83b, die einen vorbestimmten Abstand voneinander entfernt gebildet sind und dazwischen einen Kanalbereich 94 aufweisen, in einem aktiven Bereich, umgeben vom Feldoxidfilm 82, eine Gateelektrode 85, die auf dem Kanalbereich 94 mit einem dazwischenliegenden Gateoxid film 84 gebildet ist, einen die Gateelektrode 85 bedeckend ge bildeten Zwischenschichtisolationsfilm 86, eine untere Kondensa torelektrode 87 (87a, 87b), die elektrisch mit den Source/Drain- Bereich 83a verbunden ist und sich über die Gateelektrode 85 er streckt, mit einem dazwischenliegenden Zwischenschichtisola tionsfilm 86, einen Kondensatorisolationsfilm 88 (88a, 88b, 88c), der auf der Oberfläche der unteren Kondensatorelektrode 87 gebildet ist, eine obere Kondensatorelektrode 89 (89a, 89b), die auf der Oberfläche des Kondensatorisolationsfilms 88 gebildet ist, einen Zwischenschichtisolationsfilm 90, der die obere Kon densatorelektrode 89 bedeckend gebildet ist und eine Kontaktöff nung 90a auf den Source/Drain-Bereich 83b hinunter aufweist, eine elektrisch mit dem Source/Drain-Bereich 83b verbundene Bit leitung 91 in der Kontaktöffnung 90a, die sich entlang der Ober fläche des Zwischenschichtisolationsfilms 90 erstreckend gebil det ist, einen Zwischenschichtisolationsfilm 92, der aus einem PSG-Film oder einem TEOS-Film gebildet ist, dessen Oberfläche plan gemacht wurde und der die Bitleitung 91 bedeckend gebildet ist, sowie Aluminiumverbindung 93, die auf dem Zwischenschicht isolationsfilm 92 gebildet ist und der Gateelektrode 85 ent spricht.

Die Source/Drain-Bereiche 83a und 83b sowie die Gateelektrode 85 bilden den Transfergatetransistor einer Speicherzelle. Die un tere Kondensatorelektrode 87, der Kondensatorisolationsfilm 88 und die obere Kondensatorelektrode 89 bilden einen Stapeltypkon densator zum Speichern einer einem Datensignal entsprechenden Ladung.

Mit anderen Worten, die untere Kondensatorelektrode 87 ist aus einer unteren Kondensatorelektrode 87a einer ersten Schicht ge bildet, die elektrisch mit dem Source/Drain-Bereich 83a verbun den ist und sich über die Gateelektrode 85 erstreckend gebildet ist, mit dem Zwischenschichtisolationsfilm 86, sowie der unteren Kondensatorelektrode 87b der zweiten Schicht, die sich senkrecht zur Hauptoberfläche des P-Typ Siliziumsubstrats 81 erstreckend gebildet ist. Die obere Kondensatorelektrode 89 ist aus einer oberen Kondensatorelektrode 89a der ersten Schicht gebildet, die sich entlang der Oberfläche des P-Typ Siliziumsubstrats erstrec kend gebildet ist, sowie einer oberen Kondensatorelektrode 89b einer zweiten Schicht, die elektrisch in einer vorbestimmten Po sition mit der oberen Kondensatorelektrode 89a der ersten Schicht verbunden ist und die obere Oberfläche und beiden Sei tenwände der unteren Kondensatorelektrode 87 bedeckend gebildet ist. Ferner ist die untere Kondensatorelektrode 87 aus drei Ab schnitten gebildet, die sich senkrecht zur Hauptoberfläche des P-Typ Siliziumsubstrats 81 erstrecken, wobei der zentrale Ab schnitt so geformt ist, daß er eine T-Form aufweist. Mit anderen Worten, die untere Kondensatorelektrode 87 ist die obere Konden satorelektrode 89a der ersten Schicht umgebend gebildet. Damit ist die Kondensatorkapazität etwa 2-3 mal so groß wie die des in Fig. 42 gezeigten herkömmlichen DRAM auf derselben Grundfläche. Daher ist auch bei dieser dritten Ausführungsform eine hinrei chende Kondensatorkapazität sichergestellt, zum sicheren Spei chern von Daten, selbst wenn Elementgrößen bei zunehmender Inte grationsdichte verringert werden. Die unteren Kondensatorelek troden 87a und 87b sind aus Polysilizium gebildet, und jede weist eine Dicke im Bereich zwischen 100-200 nm auf. Der Kon densatorisolationsfilme 88 (88a, 88b, 88c) ist aus einem Zwei schichtfilm von SiO₂-Filmen gebildet, oder einem SiO₂-Film und einem SiO₃N₄-Film und weist eine Dicke etwa im Bereich zwischen 3-20 nm auf. Die oberen Kondensatorelektroden 89a und 89b sind aus Polysilizium gebildet und weisen jeweils eine Dicke etwa im Bereich zwischen 100 nm und 300 nm auf.

Nachfolgend wird unter Bezug auf die Fig. 28-33 eine Be schreibung eines Herstellungsprozesses des DRAM entsprechend der dritten Ausführungsform vorgenommen.

Wie in Fig. 29 gezeigt, wird ein Feldoxidfilm 82 zur Element isolation in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 81 durch thermische Oxidation gebil det. Der Gateoxidfilm 84, die Gateelektrode 85 und der Oxidfilm 86a werden gebildet. Unter Benutzung von diesen als Maske wird eine schräge Rotations-Ionenimplantation von Phosphor (P) bei 40-50 KeV durchgeführt, mit etwa 3 × 10³ Atomen/cm², zum Bilden von Source/Drain-Bereichen 83a und 83b. Nach dem Bilden eines Oxidfilms (nicht gezeigt) auf der gesamten Oberfläche, wird ein Seitenwandoxidfilm 86b auf beiden Seitenwänden der Gateelektrode 85 durch anisotropes Ätzen gebildet.

Dann wird, wie in Fig. 30 gezeigt, eine untere Kondensatorelek trode 87a der ersten Schicht mit einer Dicke etwa im Bereich zwischen 100-200 nm durch CVD gebildet, bei einer Temperatur zwischen 500-650 C°.

Wie in Fig. 31 gezeigt, wird ein Kondensatorisolationsfilm 88a der ersten Schicht aus SiO₂ und mit einer Dicke im Bereich zwi schen 3 nm und 20 nm durch Oxidieren der Oberfläche der unteren Kondensatorelektrode 87a der ersten Schicht gebildet. Die obere Kondensatorelektrode 89a der ersten Schicht mit einer Dicke etwa im Bereich zwischen 100-300 nm wird auf der unteren Kon densatorelektrode 88a der ersten Schicht durch CVD bei einer Temperatur zwischen 550-650 C° gebildet. Die obere Kondensator elektrode 89a der ersten Schicht wird durch Photolithographie- und Ätztechniken bemustert, zum Bilden einer oberen Kondensator elektrode 89a der ersten Schicht mit einer wie in Fig. 32 ge zeigten Form. Danach erfolgen dieselben Herstellungsschritte wie bei der in den Fig. 11-20 gezeigten ersten Ausführungsform, und es wird ein Aufbau wie in Fig. 33 gezeigt, geschaffen.

Schließlich wird, wie in Fig. 28 gezeigt, nach dem Bilden eines Isolationszwischenschichtfilms 92 zum Bedecken der Bitleitung 91, die Oberfläche des Isolationszwischenschichtfilms 92 plan gemacht, durch Schmelzen oder ein Zurückätzverfahren. Eine Alu miniumverbindung 93 wird der Gateelektrode 85 entsprechend auf dem Zwischenschichtisolationsfilm 92 gebildet. Dadurch wird der DRAM entsprechend der dritten Ausführungsform fertiggestellt.

Wie in Fig. 34 gezeigt, umfaßt ein DRAM entsprechend einer vierten Ausführungsform ein P-Typ Siliziumsubstrat 101, einen in einem vorbestimmten Bereich auf der Hauptoberfläche des P-Typ Siliziumsubstrats 101 gebildeten Feldoxidfilm 102 zum Isolieren von Elementen, ein Paar von Source/Drain-Bereichen 103a und 103b, die voneinander um einen Abstand entfernt und zwischen sich einen Kanalbereich 114 aufweisend, in einem aktiven Bereich gebildet werden, umgeben vom Feldoxidfilm 102, eine Gateelek trode 105, die auf dem Kanalbereich 114 mit einem dazwischenlie genden Gateoxidfilm 104 gebildet ist, einen Zwischenschichtiso lationsfilm 106, der die Gateelektrode 105 bedeckend gebildeten ist, eine untere Kondensatorelektrode 107 (107a, 107b), die elektrisch mit dem Source/Drain-Bereich 103a verbunden ist und sich über die Gateelektrode 105 erstreckt, mit dem Zwischen schichtisolationsfilm 106, einen Kondensatorisolationsfilm 108 (108a, 108b, 108c), der auf der Oberfläche der unteren Kondensa torelektrode 107 gebildet ist, eine obere Kondensatorelektrode 109 (109a, 109b), die auf der Oberfläche des Kondensatorisola tionsfilms 108 gebildet ist, eine Anschlußschicht 112 aus Poly silizium, die elektrisch mit dem Source/Drain-Bereich 103b ver bunden ist, und sich über die Gateelektrode 103 erstreckt, mit einem dazwischenliegenden Zwischenschichtisolationsfilm 106, einem Siliziumoxidfilm 113, der einen Endabschnitt der Anschluß schicht 113 oberhalb der Gateelektrode 105 bedeckt und für eine Isolierung zwischen der Anschlußschicht 112, der unteren Konden satorelektrode 107 und der oberen Kondensatorelektrode 109 sorgt, einen Isolationszwischenschichtfilm 110, der die obere Kondensatorelektrode 109 bedeckend gebildet ist und eine Kon taktöffnung 110a auf die Anschlußschicht 112 aufweist, eine elektrisch mit der Anschlußschicht 112 verbundene Bitleitung 111 in der Kontaktöffnung 110a, die sich entlang der Oberfläche des Isolationszwischenschichtfilms 110 erstreckend gebildet ist, einen Zwischenschichtisolationsfilm 112 aus einem PSG-Film oder einem TEOS-Flim, dessen Oberfläche plan gemacht ist und der die Bitleitung 111 bedeckend, sowie eine Aluminiumverbindung 113, die der Gateelektrode 105 entsprechend auf dem Zwischenschicht isolationsfilm 112 gebildet ist.

Die Source/Drain-Bereiche 103a und 103b sowie die Gateelektrode 105 bilden den Transfergatetransistor der Speicherzelle. Die un tere Kondensatorelektrode 107 ist aus einer unteren Kondensator elektrode 107a der ersten Schicht gebildet, die elektrisch mit dem Source/Drain-Bereich 103a verbunden ist und sich über die Gateelektrode 105 erstreckt, mit dem dazwischenliegenden Zwi schenschichtisolationsfilm 106, und einer unteren Kondensator elektrode 107b der zweiten Schicht, die elektrisch mit der unte ren Kondensatorelektrode 107a der ersten Schicht verbunden ist und sich senkrecht zur Hauptoberfläche des P-Typ Silizium substrats 101 erstreckend gebildet ist. Die untere Kondensator elektrode 107 ist aus drei Abschnitten gebildet, die sich senk recht zur Hauptoberfläche des P-Typ Siliziumsubstrats 101 er strecken, wobei der zentrale Abschnitt in T-Form gebildet ist. Die obere Kondensatorelektrode 109 ist aus einer oberen Konden satorelektrode 109a der ersten Schicht gebildet, die zwischen der unteren Kondensatorelektrode 107a der ersten Schicht und der unteren Kondensatorelektrode 107b der zweiten Schicht liegt und sich entlang des P-Typ Siliziumsubstrats 101 erstreckt, und einer oberen Kondensatorelektrode 109b der zweiten Schicht, die elektrisch an einem vorbestimmten Punkt mit der oberen Kondensa torelektrode 109a der ersten Schicht verbunden ist und die obere Oberfläche und beide Seitenwände der unteren Kondensatorelektro de 107 bedeckend gebildet ist. Genauer gesagt, die obere Konden satorelektrode 109a der ersten Schicht wird von der unteren Kon densatorelektrode 107 umgeben. Diese Struktur ist im wesentli chen identisch mit dem Kondensatorbereich der in Fig. 28 ge zeigten dritten Ausführungsform.

Allerdings ist bei dieser vierten Ausführungsform, im Gegensatz zur dritten Ausführungsform, eine Anschlußschicht 112 zwischen der Bitleitung 111 und dem Source/Drain-Bereich 103b vorgesehen, und der Siliziumoxidfilm 113 ist so gebildet, daß er den Kanten abschnitt der Anschlußschicht 112 bedeckt. Dadurch ist die unte re Kondensatorelektrode 107a der ersten Schicht so gebildet, daß sie auf dem Siliziumoxidfilm 113 liegt, und die untere Kondensa torelektrode 107a der ersten Schicht weist eine Form auf, die den Stufenabschnitt des Siliziumoxidfilms 113 wiedergibt. Als Ergebnis wird die einander gegenüberliegende Fläche zwischen der unteren Kondensatorelektrode 107 und der oberen Kondensatorelek trode 109 verglichen mit der dritten Ausführungsform um den Be trag vergrößert, der dem Stufenabschnitt des Siliziumoxidfilms entspricht. Dadurch wird die Kondensatorkapazität verglichen mit der dritten Ausführungsform bei der vierten Ausführungsform weiter vergrößert. Entsprechend ist daher auch die Kondensator kapazität der vierten Ausführungsform hinreichend, um das Spei chern von Daten sicherzustellen, selbst wenn Elemente durch zu nehmend höhere Integration der Halbleitervorrichtungen weiter in ihrer Größe vermindert werden.

Die untere Kondensatorelektrode 107a der ersten Schicht und die untere Kondensatorelektrode 107b der zweiten Schicht sind aus Polysilizium gebildet und weisen jeweils eine Dicke von etwa im Bereich zwischen 100-200 nm auf. Die Kondensatorisolationsfilme 108a, 108b und 108c sind beispielsweise aus einem Multi schichtfilm aus SiO₂-Film, SiO₂-Film und SiO₃N₄-Film gebildet, deren Dicke etwa im Bereich zwischen 3-20 nm liegt. Die obere Kondensatorelektrode 109a der ersten Schicht und die obere Kon densatorelektrode 109b der zweiten Schicht sind aus Polysilizium gebildet und weisen jeweils eine Dicke etwa im Bereich zwischen 100 nm und 300 nm auf.

Wie bei der zweiten Ausführungsform ist bei der vierten Ausführungsform mit der Anschlußschicht 112 zwischen der Bitleitung 111 und dem Source/Drain-Bereich 103b der abge stufte Abschnitt der Bitleitung 111 vermindert, und der Kontaktbereich der Bitleitung 111 ist aufgeweitet. Als Ergebnis wird die Bildung von Bitleitungen weiter vereinfacht.

Nachfolgend folgt unter Bezug auf die Fig. 34-40 eine Be schreibung des Herstellungsprozesses des DRAM entsprechend der vierten Ausführungsform.

Wie in Fig. 35 gezeigt, wird ein Feldoxidfilm 202 zur Element isolation auf einem vorbestimmten Bereich auf der Hauptoberflä che des P-Typ Siliziumsubstrats 201 durch thermische Oxidationen gebildet. Der Gateoxidfilm 104, die Gateelektrode 105 und der Oxidfilm 106a werden gebildet. Unter Benutzung von diesen als Masken werden die Source/Drain-Bereiche 103a und 103b in einer selbstausrichtenden Weise durch Ionenimplantation von Fremdionen gebildet. Diese Ionenimplantation wird durch schräge (geneigte) Rotations-Ionenimplantation von Phosphor (P) bei 40-50 KeV durchgeführt, mit etwa 3 × 10³ Atomen/cm². Ein Oxidfilm (nicht ge zeigt) wird die gesamte Oberfläche bedeckend gebildet und dann anisotrop geätzt, zum Bilden eines Seitenwandoxidfilms 106b auf beiden Seitenwänden der Gateelektrode 105.

Wie in Fig. 36 gezeigt, wird eine Polysiliziumschicht 112a durch CVD gebildet. Die Polysiliziumschicht 112a wird durch Pho tolithographie- und Ätztechniken bemustert, und eine Anschluß schicht 112 mit einer Form, wie in Fig. 37 gezeigt, wird gebil det.

Wie in Fig. 38 gezeigt, wird eine Siliziumoxidfilmschicht 113a auf der gesamten Oberfläche durch CVD gebildet. Bemustern wird durch Photolithographie- und Ätztechniken durchgeführt, und der Siliziumoxidfilmschicht 113a, wie in Fig. 39 gezeigt, wird als Ergebnis gebildet. Genauer gesagt, der Siliziumoxidfilm 113 wird so gebildet, daß er einen Kantenabschnitt der Anschlußschicht 112 oberhalb der Gateelektrode 105 bedeckt. Dann wird, mit den selben Schritten wie bei dem Herstellungsprozess für die in den Fig. 30-33 gezeigten dritten Ausführungsform ein Aufbau wie in Fig. 40 gezeigt hergestellt.

Schließlich wird ein Zwischenschichtisolationsfilm 114 so gebil det, daß er die Bitleitungen 111 bedeckt. Die Oberfläche des Zwischenschichtisolationsfilms 114 wird plan gemacht (geglättet), durch Schmelzen oder ein Rückätzverfahren. Eine Aluminiumverbindung 115, die der Gateelektrode 105 entspricht, wird auf dem Zwischenschichtisolationsfilm 114 gebildet. Dadurch wird der DRAM entsprechend der zweiten Ausführungsform fertigge stellt.

Damit wird bei der Halbleitervorrichtung entsprechend den vor liegenden Ausführungsformen eine obere Kondensatorelektrode ge bildet, die miteinander verbundene obere und untere Schichten aufweist, eine untere Kondensatorelektrode wird gebildet, die die untere Schicht der oberen Kondensatorelektrode umgibt, die untere Schicht der oberen Kondensatorelektrode wird so gebildet, daß sie die obere Oberfläche und beide Seiten der unteren Kon densatorelektrode bedeckt, und die Fläche, auf welcher die obere Kondensatorelektrode und die untere Kondensatorelektrode einan der gegenüberstehen, wird verglichen mit dem herkömmlichen Kon densator deutlich erhöht. Als Ergebnis kann die Kondensatorkapa zität bezüglich derselben Grundfläche die bei dem herkömmlichen Kondensator deutlich vergrößert werden, und eine Kondensatorka pazität, die zum sicheren Speichern von Daten nötig ist, kann sichergestellt werden, selbst wenn Elementgrößen bei zunehmender Integrationsdichte von Halbleitervorrichtungen weiter verringert werden.

Ferner wird bei einem Verfahren zum Herstellen einer Halbleiter vorrichtung eine erste Kondensatorisolationsschicht auf einer ersten Elektrodenschicht gebildet, eine zweite Elektrodenschicht wird auf der ersten Kondensatorisolationsschicht oberhalb eines vorbestimmten Bereichs der ersten Elektrodenschicht gebildet, eine zweite Kondensatorisolationsschicht wird so gebildet, daß sie die zweite Elektrodenschicht bedeckt, ein vorbestimmter Be reich der Oberfläche der ersten Elektrodenschicht wird freige legt, durch Entfernen eines vorbestimmten Abschnitts der zweiten Kondensatorisolationsschicht, auf welchem die zweite Elektroden schicht nicht gebildet ist, eine dritte Elektrodenschicht wird so gebildet, daß sie elektrisch mit der ersten Elektrodenschicht verbunden ist, die auf der zweiten Kondensatorisolationsschicht freigelegt wurde, auf dem vorbestimmten Bereich der zweiten Elektrodenschicht, eine dritte Kondensatorisolationsschicht wird so gebildet, daß sie beide Seitenwände der ersten Elektrode und der dritten Elektrode bedeckt, ein vorbestimmter Abschnitt des Bereichs der zweiten Kondensatorisolationsschicht, auf welchem die dritte Elektrodenschicht nicht gebildet ist, wird entfernt, eine vierte Elektrodenschicht wird so gebildet, daß sie elek trisch mit der zweiten Elektrodenschicht verbunden ist, die un terhalb des Bereiches positioniert ist, der durch die entfernte zweite Kondensatorisolationsschicht zurückgeblieben ist und die dritte Kondensatorisolationsschicht bedeckt, wodurch die untere Kondensatorelektrode durch die erste und die dritte Elektroden schicht gebildet ist, die obere Kondensatorelektrode durch die zweite und vierte Elektrodenschicht gebildet ist, und die vierte Elektrodenschicht, die die obere Elektrodenschicht bildet, beide Seitenwände der ersten Elektrodenschicht und der dritten Elek trodenschicht bedeckt, womit die Fläche, auf welcher sich die obere Kondensatorelektrode und die untere Kondensatorelektrode gegenüberstehen, verglichen mit herkömmlichen Kondensatoren, vergrößert ist. Als Ergebnis kann die Kondensatorkapazität deut lich vergrößert werden, bezüglich derselben Grundfläche wie bei herkömmlichen Kondensatoren. Die erste, zweite, dritte und vierte Elektrodenschicht kann vorteilhaft und schnell durch wie derholtes Durchführen eines bekannten Verfahrensschritts gebil det werden.

Claims

1. Verfahren zum Herstellen einer Halbleitervorrichtung, mit den Schritten:

- Bilden einer ersten Elektrodenschicht (47a, 67a, 87a, 107a) als Teil einer unteren Kondensatorelektrode (47, 67, 87, 107),
- Bilden einer ersten Kondensatorisolationsschicht (48a, 68a, 88a, 108a) auf einem Abschnitt der ersten Elektrodenschicht (47a, 67a, 87a, 107a);
- Bilden einer zweiten Elektrodenschicht (47b, 67b, 87b, 107b) als Teil der unteren Kondensatorelektrode (47, 67, 87, 107) auf dem nicht durch die erste Kondensatorisolationsschicht (48a, 68a, 88a, 108a) bedeckten Teil der ersten Elektrodenschicht (47a, 67a, 87a, 107a),
- Bilden einer zweiten Kondensatorisolationsschicht (48b, 68b, 88b, 108b) auf der zweiten Elektrodenschicht (47b, 67b, 87b, 107b),
- Bilden einer unteren Schicht (49a, 69a, 89a, 109a) einer oberen Kondensatorelektrode (49, 69, 89, 109) auf der ersten und zweiten Kondensatorisolationsschicht und Entfernen der unteren Schicht im Bereich oberhalb der zweiten Elektrodenschicht (47b, 67b, 87b, 107b),
- Bilden einer dritten Kondensatorisolationsschicht (48c, 68c, 88b, 108b) zum Bedecken der unteren Schicht (49a, 69a, 89a, 109a),
- Entfernen eines vorbestimmten Bereichs der zweiten Kondensa torisolationsschicht (48b, 68b, 88b, 108b), auf welcher die untere Schicht (49a, 69a, 89a, 109a) nicht gebildet ist, und
- Freilegen eines vorbestimmten Bereiches auf der Oberfläche der zweiten Elektrodenschicht (47b, 67b, 87b, 107b),
- Bilden einer dritten Elektrodenschicht (47c, 67c, 87b, 107b) elektrisch verbunden mit der freigelegten zweiten Elektroden schicht (47b, 67b, 87b, 107b) auf der dritten Kondensatoriso lationsschicht (48c, 68c, 88c, 108c) oberhalb der unteren Schicht (49a, 69a, 89a, 109a) als Teil der unteren Kondensa torelektrode (47, 67, 87, 107),
- Entfernen eines Teiles der dritten Elektrodenschicht (47c, 67c, 87c, 107c) über der unteren Schicht (49a, 69a, 89a, 109a),
- Bilden einer vierten Kondensatorisolationsschicht (48d, 68d, 88c, 108c) zum Bedecken von beiden Seitenwänden der unteren Kondensatorelektrode (47, 67, 87, 107) und zum Bedecken der dritten Elektrodenschicht (47c, 67c, 87c, 107c),
- Entfernen eines vorbestimmten Bereiches der dritten Kondensa torisolationsschicht (48c, 68c, 88c, 108c), auf welchem die dritte Elektrodenschicht (47c, 67c, 87c, 107c) nicht gebildet ist, und
- Bilden einer oberen Schicht (49b, 69b, 89b, 109b) der oberen Kondensatorelektrode (49, 69, 89, 109) zum Bedecken der vierten Kondensatorisolationsschicht (48d, 68d, 88c, 108c).

2. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Schritt zum Bilden der ersten, zweiten, dritten Elektrodenschicht (47a, 47b, 47c, 67a, 67b, 67c, 87a, 87b, 107a, 107b) einen Schritt zum Bilden der Schichten mit jeweils einer Dicke im Bereich zwischen 100 nm bis 200 nm durch CVD umfaßt.

3. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß der Schritt zum Bilden der unteren Schicht (49a, 69a, 89a, 109a) und der oberen Schicht (49b, 69b, 89b, 109b) einen Schritt zum Bilden der Schichten mit jeweils einer Dicke im Bereich zwischen 100 nm bis 300 nm durch CVD umfaßt.