DE4400034C1 - Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode - Google Patents
Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer KondensatorelektrodeInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halblei
terstruktur, wenigstens bestehend aus einem Transistor und einer Kon
densatorelektrode.
Es besteht das Bedürfnis, den Integrationsgrad von Bauelementen auf ei
nem Halbleiterchip mehr und mehr zu erhöhen. Insbesondere wurden in
jüngster Zeit für sogenannte DRAM Zellen (Dynamic Random Access
Memory Cells) verschiedene Strukturen vorgeschlagen, um die Element
größe zu minimieren.
Für Höchstintegrationszwecke ist vorgesehen, eine Speicherzelle vorzugs
weise nur aus einem Transistor und einem Kondensator aufzubauen, um
möglichst wenig Platz auf einem Chip zu beanspruchen. Bei einer aus nur
einem Transistor und einem Kondensator bestehenden Speicherzelle wird
eine Signalladung im Speicherknoten des Kondensators gespeichert, der
mit dem Transistor (Schalttransistor) verbunden ist. Verringert sich mit
zunehmender Integrationsdichte die Größe der Speicherzelle des Halblei
terspeichers, so verringert sich aufgrund des kleiner werdenden Konden
sators auch die Anzahl der Ladungen, die im Speicherknoten gespeichert
werden kann.
Um ein gewünschtes Signal ohne Störung übertragen zu können, sollte der
Kondensatorspeicherknoten einer Speicherzelle einen Oberflächenbe
reich aufweisen, der größer ist als ein vorbestimmter Wert, um sicherzu
stellen, daß für die Übertragung eines Signals die erforderliche Speicher
kapazität zur Verfügung steht.
Wird die Größe einer Speicherzelle reduziert, muß also der Kondensa
torspeicherknoten trotzdem einen relativ großen Speicherflächenbereich
in einem relativ begrenzten Bereich auf einem Halbleitersubstrat aufwei
sen.
Es wurden bereits verschiedene Speicherzellenstrukturen vorgeschlagen,
um den Oberflächenbereich eines Kondensatorspeicherknotens zu erhö
hen. Hierzu gehört u. a. ein Stapelkondensator, der sich insbesondere für
die Zwecke der Höchstintegration einsetzen läßt, und der nur wenig stör
anfällig ist.
Eine Speicherzelle mit einem Stapelkondensator weist darüber hinaus den
Vorteil auf, daß sie sich zur Massenproduktion eignet und relativ einfach
hergestellt werden kann.
Ein derartiger Kondensator wurde bereits in "IEDM, Seiten 592-595,
1988" durch Ema et al. publiziert und wird nachfolgend unter Bezugnah
me auf die Fig. 1(a) bis 1(g) näher beschrieben.
Zunächst wird gemäß Fig. 1(a) auf einem Halbleitersubstrat (100) ein
Speicherzellentransistor gebildet, bestehend aus einer Gateelektrode 1 sowie
aus Source- und Drainbereichen 2. Anschließend wird ein Nitridfilm 3 auf
den Speicherzellentransistor niedergeschlagen, wie in Fig. 1(b) zu erken
nen ist. Danach werden der Reihe nach und übereinanderliegend ein er
ster Oxidfilm 4, eine erste Polysiliziumschicht 5 und ein zweiter Oxidfilm 6
auf die gesamte Oberfläche der so erhaltenen Struktur aufgebracht, was in
Fig. 1(c) gezeigt ist. Schließlich werden der zweite Oxidfilm 6, die erste
Polysiliziumschicht 5 und der erste Oxidfilm 4 sowie die Nitridschicht 3 se
lektiv geätzt, um eine Kontaktöffnung gemäß Fig. 1(c) zu erhalten.
Entsprechend der Fig. 1(d) wird nach Niederschlagung einer zweiten Po
lysiliziumschicht 7 auf die gesamte Oberfläche der resultierenden Struk
tur die zweite Polysiliziumschicht 7 selektiv geätzt und mit ihr werden
auch der zweite Oxidfilm 6 und die erste Polysiliziumschicht 5 geätzt, um
einen rippenartigen Kondensatorspeicherknoten gemäß Fig. 1(e) zu er
halten.
Sodann werden entsprechend der Fig. 1(f) der zweite Oxidfilm 6 und der
erste Oxidfilm 4 durch ein Naßätzverfahren beseitigt. Auf die gesamte frei
liegende Oberfläche des so erhaltenen Kondensatorspeicherknotens wird
sodann ein dielektrischer Kondensatorfilm 8 aufgebracht, wie in Fig. 1(g)
zu erkennen ist. Auf dem dielektrischen Kondensatorfilm 8 kommt dann
ein Kondensatorplattenpol 9 zu liegen, um den Kondensator des Halblei
terspeichers zu komplettieren.
Bei dem oben beschriebenen Kondensator mit rippenartig ausgebildetem
Speicherknoten besteht allerdings die Gefahr, daß bei einer größeren An
zahl von Rippen Defekte auftreten, und zwar durch Schwächung der me
chanischen Stärke der Polysiliziumschicht im Zentralteil des Kondensa
tors, mit der die Kondensatorplatten jeweils verbunden sind und die diese
Platten letztlich trägt.
Bei größer werdender Rippenzahl vergrößert sich aber auch das Aspekt
verhältnis der Kontaktöffnung, die zur Verbindung des Speicherzellen
transistors mit dem Kondensator dient, wodurch sich auch die Be
deckungseigenschaften des Polysilizium-Trägerfilms verschlechtern, der
die oberste Leitungsschicht des Stapelkondensator-Speicherknotens bil
det.
Zur Lösung dieser Probleme wurde bereits von H. Gotou et al. eine Techno
logie vorgeschlagen, bei der gestapelte Filme durch eine leitende Seiten
wand getragen werden, mit der die im Abstand übereinanderliegenden Fil
me über deren jeweiligen Rand verbunden sind. Die Seitenwand selbst
wird am Rand einer leitenden Basisschicht gehalten, die ihrerseits mit ei
nem Drain- bzw. Sourcebereich eines Speicherzellentransistors verbun
den ist. Diese Technologie ist aus der US-PS 5,126,810 bekannt. Sie wird
nachfolgend unter Bezugnahme auf die Fig. 2(a) bis 2(f) näher erläu
tert.
Zunächst wird gemäß Fig. 2(a) mittels eines herkömmlichen MOS Tran
sistor-Herstellungsprozesses ein Speicherzellentransistor mit einer Ga
teelektrode 11 und Source- sowie Drainbereichen 12 auf einem Halbleitersub
strat (100) hergestellt. Sodann werden auf das gesamte Substrat, auf dem
sich der Speicherzellentransistor befindet, der Reihe nach und übereinan
derliegend ein Zwischenschichtisolationsfilm 13, ein Ätzstoppfilm 14 und
eine Pufferschicht 15 mittels eines CVD Verfahrens (Chemical Vapor De
position Verfahren) aufgebracht.
Danach werden die Pufferschicht 15, der Ätzstoppfilm 14 und der Zwi
schenschicht-Isolationsfilm 13 selektiv geätzt, um eine Kontaktöffnung
zur Freilegung des Source- oder Drainbereichs 12 des Transistors zu bil
den. In einem weiteren Verfahrensschritt erfolgt dann die Stapelung bzw.
das aufeinanderliegende Aufbringen von Mehrschicht-Polysilizium
schichten 16, 18 und 20 sowie von Mehrschicht-Oxidfilmen 17, 19 und 21.
Dabei kommt die Schicht 16 als unterste Schicht auf der Pufferschicht 15
sowie innerhalb der Kontaktöffnung zu liegen, während auf der Schicht 16
der Reihe nach und übereinanderliegend die Schichten 17 bis 21 angeord
net sind.
Im nächsten Schritt gemäß Fig. 2(b) werden die aufeinandergestapelten
Mehrschicht-Polysiliziumschichten 16, 18 und 20 und die Mehrschicht-
Oxidfilme 17, 19 und 21 selektivgeätzt, um ein gewünschtes Muster zu er
halten. Mit anderen Worten werden hier die Randbereiche der genannten
Schichten 16 bis 21 beschnitten.
Sodann wird gemäß Fig. 2(c) auf die gesamte Oberfläche der so erhalte
nen Struktur Polysilizium aufgebracht, um Polysilizium-Seitenwände 22
mittels eines anschließenden anisotropen Ätzverfahrens zu erhalten. Die
se Polysilizium-Seitenwände 22 bilden die bereits oben erwähnten Träger
für die Mehrschicht-Polysiliziumschichten 16, 18 und 20, die sich jeweils
zwischen den Mehrschichtoxidfilmen 17, 19 und 21 befinden, und dienen
gleichzeitig auch als elektrische Verbindung zwischen den Schichten 16,
18 und 20.
Im nächsten Schritt nach Fig. 2(d) wird zunächst ein Photoresist 23 auf
die gesamte Oberfläche der so erhaltenen Struktur aufgebracht. Dieser
Photoresist 23 wird durch einen herkömmlichen Photoätzprozeß struktu
riert, um eine der Polysilizium-Seitenwände 22 freizulegen. Durch einen
geeigneten Ätzprozeß wird dann die freigelegte Polysilizium-Seitenwand
22 beseitigt.
Gemäß Fig. 2(e) werden nachfolgend das Photoresistmuster 23 und die
Pufferschicht 15 sowie die Mehrschicht-Oxidfilme 17, 19 und 21 entfernt,
um einen Kondensatorspeicherknoten zu erhalten, der nur noch aus den
Mehrschicht-Polysiliziumschichten 16, 18 und 20 sowie aus der Polysilizi
um-Seitenwand 22 besteht, die die Mehrschicht-Polysiliziumschichten
16, 18 und 20 trägt.
Auf die gesamte Oberfläche des so erhaltenen Kondensatorspeicherkno
tens wird dann, wie in Fig. 2(f) zu erkennen ist, ein dielektrischer Kon
densatorfilm 24 aufgebracht. Danach wird auf den dielektrischen Konden
satorfilm 24, und zwar auf dessen gesamter Oberfläche, leitendes Material
aufgebracht und anschließend strukturiert, und zwar zur Bildung eines
Kondensatorplattenpols 26, um den Kondensator fertigzustellen.
Die zuletzt beschriebene Kondensatorstruktur hat den Nachteil, daß die
leitende Basisschicht bzw. Polysiliziumschicht 16, die in der Kontaktöff
nung liegt und zur Verbindung des Transistors mit dem Kondensator
dient, in ihrem Seitenbereich stark belastet wird, was zur Verringerung
der mechanischen Festigkeit des Stapelkondensatorknotens führen kann.
Darüber hinaus muß beim anisotropen Ätzen zur Bildung der Polysilizi
um-Seitenwand der Ätzgrad sehr genau kontrolliert werden, um zu verhin
dern, daß nicht auch die übereinandergestapelten Filme geätzt werden.
Weiterhin ist aus der US 5,223,448 ein Verfahren zur Herstellung einer
Schichtstruktur einer Speicherzelle eines dynamischen Speichers mit
wahlfreiem Zugriff bekannt. Hier erfolgt die Bildung eines Speicherzellentransistors
mit einer Gateelektrode sowie mit Source- und Drainbereichen
auf einem Halbleitersubstrat. Auf die so erhaltene Struktur wird ein erster
Isolationsfilm aufgebracht. Auf diesem ersten Isolationsfilm kommt ein
Filmstapel zu liegen, der durch abwechselndes Aufeinanderschichten von
wieder entfernbaren Filmen und Leiterschichten erzeugt wird. Schließlich
erfolgt die Bildung eines gewünschten Stapelfilmmusters durch selektives
Ätzen des hergestellten Stapelfilms. Sodann wird auf die so erhaltene
Struktur eine dotierte zweite Polysiliziumschicht aufgebracht. Auf diese
zweite Polysiliziumschicht wird danach ein zweiter Isolationsfilm nieder
geschlagen. Dieser zweite Isolationsfilm wird anschließend durch Ione
nätzung in allen seinen horizontal liegenden Oberflächenbereichen ent
fernt, auch im Bereich oberhalb des Drainbereichs. Es verbleiben dann
nur noch vertikal verlaufende Bereiche und stufenartig geneigte Bereiche
dieses zweiten Isolationsfilms. Danach werden die freiliegenden Bereiche
der zweiten Polysiliziumschicht wenigstens oberhalb des Drainbereichs
entfernt und auch der erste Isolationsfilm oberhalb des Drainbereichs.
Auch die verbleibenden Teile des zweiten Isolationsfilms werden beseitigt.
Sodann wird ein dritter bzw. oberer leitender Film auf die so erhaltene
Struktur aufgebracht. Dieser wird mit Ionen implantiert. Schließlich er
folgt eine Strukturierung des oberen leitenden Films und des Filmstapels
mit Hilfe eines Kondensatorspeicherknotenmusters und die Beseitigung
der entfernbaren Filme aus dem Filmstapel.
Darüber hinaus ist aus der DE 42 36 821 A1 ein Verfahren zur Bildung ei
nes Speicherkontaktkondensators einer DRAM-Vorrichtung bekannt, bei
der die Speicherknotenkondensatorplatte einen ersten und einen zweiten
Kondensatorbereich umfaßt. Bei dem ersten Bereich handelt es sich um
einen selbstausgerichteten Wolfram- und TiN-Kern. Bei einem ersten Aus
führungsbeispiel handelt es sich bei dem zweiten Bereich um ein Speicher
knoten-Polysilizium, das niedergeschlagen und einer an Ort und Stelle er
folgten Phospor-Diffusionsdotierung ausgesetzt wird. Bei einem zweiten
Ausführungsbeispiel handelt es sich bei dem zweiten Bereich um Wolfram-
Finger, die in der Höhe horizontal über dem Wolfram- und TiN-Kern ausge
bildet werden. Dabei schaffen TiN-Bereiche eine Beabstandung zwischen
benachbarten Wolfram-Fingern. Eine obere Polysiliziumschicht wirkt als
obere Kondensatorplatte und ist gegenüber der unteren Kondensatorplat
te durch eine dielektrische Schicht isoliert. Der Wolfram- und TiN-Kern
steht ferner mit einem Source-/Drainbereich eines Transistors in Kon
takt, welcher sich in der Oberfläche eines Halbleitersubstrats befindet.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren anzugeben, mit
dem sich eine wenigstens aus einem Transistor und einer Kondensatorelektrode
bestehende Halbleiterstruktur in einfacher Weise und mit stabiler
Kondensatorelektrode herstellen läßt.
Die Lösung der gestellten Aufgabe ist im kennzeichnenden Teil des Patent
anspruchs 1 angegeben. Vorteilhafte Ausgestaltungen der Erfindung sind
den Unteransprüchen zu entnehmen.
Ein erfindungsgemäßes Verfahren zur Herstellung einer Halbleiterstruktur,
wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode,
weist folgende Schritte auf:
Bildung eines Speicherzellentransistors mit einer Gateelektrode und einem Source- bzw. Drainbereich auf einem Halbleitersubstrat; Aufbringen eines Isolationsfilms auf den Speicherzellentransistor; Bildung eines Ätzstopp films auf dem Isolationsfilm; Bildung eines Mehrschichtstapels mit ab wechselnd aufeinanderliegenden entfernbaren Filmen und leitenden Schichten auf dem Ätzstoppfilm; Bildung eines gewünschten Stapelfilm musters durch selektives Ätzen der aufeinandergeschichteten Filme; Bil dung von leitenden Seitenwänden an den Seiten des Stapelfilmmusters; selektives Ätzen des Isolationsfilms unter Verwendung der leitenden Sei tenwände als Masken zur Bildung einer den Source- bzw. Drainbereich des Speicherzellentransistors freilegenden Kontaktöffnung; Aufbringen eines oberen leitenden Films an der Innenseite der Kontaktöffnung, der auch auf den Seitenwänden und den aufeinandergestapelten Filmen zu liegen kommt; Strukturierung des oberen leitenden Films und der aufeinander gestapelten Filme zur Bildung eines Kondensatorspeicherknotens; und Entfernen der entfernbaren Filme aus dem Filmstapel.
Bildung eines Speicherzellentransistors mit einer Gateelektrode und einem Source- bzw. Drainbereich auf einem Halbleitersubstrat; Aufbringen eines Isolationsfilms auf den Speicherzellentransistor; Bildung eines Ätzstopp films auf dem Isolationsfilm; Bildung eines Mehrschichtstapels mit ab wechselnd aufeinanderliegenden entfernbaren Filmen und leitenden Schichten auf dem Ätzstoppfilm; Bildung eines gewünschten Stapelfilm musters durch selektives Ätzen der aufeinandergeschichteten Filme; Bil dung von leitenden Seitenwänden an den Seiten des Stapelfilmmusters; selektives Ätzen des Isolationsfilms unter Verwendung der leitenden Sei tenwände als Masken zur Bildung einer den Source- bzw. Drainbereich des Speicherzellentransistors freilegenden Kontaktöffnung; Aufbringen eines oberen leitenden Films an der Innenseite der Kontaktöffnung, der auch auf den Seitenwänden und den aufeinandergestapelten Filmen zu liegen kommt; Strukturierung des oberen leitenden Films und der aufeinander gestapelten Filme zur Bildung eines Kondensatorspeicherknotens; und Entfernen der entfernbaren Filme aus dem Filmstapel.
Die Erfindung wird nachfolgend unter Bezugnahme auf die Zeichnung nä
her beschrieben. Es zeigen:
Fig. 1(a) bis 1(g) konventionelle Schritte zur Herstellung eines Kon
densators für einen Halbleiterspeicher;
Fig. 2(a) bis 2(f) konventionelle Schritte zur Herstellung eines ande
ren Kondensators eines Halbleiterspeichers;
Fig. 3(a) bis 3(g) Schritte eines Verfahrens nach der Erfindung zur
Herstellung eines Kondensators eines Halbleiterspeichers;
Fig. 4 eine Querschnittsansicht eines Kondensators für einen Halblei
terspeicher in Übereinstimmung mit einem Ausführungsbeispiel der Er
findung; und
Fig. 5 eine vergrößerte Ansicht eines Teils gemäß Herstellungsschritt
nach Fig. 3(e).
Einzelheiten der Erfindung werden nachfolgend näher erläutert.
Ein Stapelkondensator für einen Halbleiterspeicher in Übereinstimmung
mit einem Ausführungsbeispiel der Erfindung ist in Fig. 4 gezeigt.
Bei dem Halbleiterspeicher nach Fig. 4 sind folgende Einzelheiten vor
handen:
Ein Substrat 100, auf dessen Oberfläche sich ein Transistor mit einer
Gateelektrode 33 und einem Source- bzw. Drainbereich 32 befindet; über diesem
Speicherzellentransistor liegt ein Isolationsfilm 34; im Isolationsfilm 34
befindet sich eine Kontaktöffnung oberhalb des Source- bzw. Drainbe
reichs 32 zur elektrischen Verbindung des Speicherzellentransistors mit
einem Kondensator; Seitenwände 40 befinden sich auf dem Isolationsfilm
34 am oberen Rand der Kontaktöffnung; Leitungsschichten 37 liegen hori
zontal an der äußeren Seite der Kontaktöffnung und sind jeweils mit einer
Seite der jeweiligen leitenden Seitenwand verbunden; ein oberer leitender
Film 42 liegt am Boden und an den Innenwänden der Kontaktöffnung und
erstreckt sich über die leitfähigen Seitenwände 40 hinweg; dabei ist der
leitende Film 42 mit dem Source- bzw. Drainbereich 32 des Transistors
verbunden; oberhalb der Kontaktöffnung verläuft der leitende Film 42 im
wesentlichen horizontal bzw. parallel zur Substratoberfläche und im Ab
stand zu dieser; die leitende Seitenwand 40, die leitende Schicht 37 und
der obere leitende Film 42 bilden einen Kondensatorspeicherknoten; die
Elemente 37, 40 und 42 können auch einstückig bzw. kreissymmetrisch
ausgebildet sein.
Die leitende Schicht 37, die mit einer Seite der leitenden Seitenwand 40
verbunden ist, kann auch in Mehrschichttechnik hergestellt sein, um die
Kapazität des Kondensators zu erhöhen. In Fig. 4 ist die Schicht 37 je
doch nur als Einzelschicht gezeigt.
Wie zu erkennen ist, weist der Kondensatorspeicherknoten
eine erhöhte mechanische Festigkeit im Bereich um die Kontaktöff
nung herum auf, wo sich die Belastung infolge der übereinandergestapel
ten Filme konzentriert, wobei die erhöhe mechanische Festigkeit im we
sentlichen durch die leitende Seitenwand 40 und den oberen leitenden
Film 42 erzielt wird.
Unter Bezugnahme auf die Fig. 3(a) bis 3(g) wird nachfolgend das erfindungsgemäße Ver
fahren zur Herstellung des Halbleiterspeichers mit
Kondensatorstapelstruktur näher erläutert.
Zunächst wird gemäß Fig. 3(a) mit Hilfe eines herkömmlichen MOS-
Transistor-Herstellungsprozesses ein Transistor mit einer Gateelektrode 33
und Source- bzw. Drainbereiche 32 auf der Oberfläche eines Halbleiter
substrats 10 hergestellt, das in einen aktiven Bereich und in einen Feldbe
reich unterteilt ist, und zwar mittels eines Feldoxidfilms 31.
Sodann wird auf dem Halbleitersubstrat 10, auf dem sich der Transistor be
findet, ein Oxidfilm gebildet, der einen ersten Isolationsfilm 34 darstellt.
Auf den Oxidfilm 34 werden der Reihe nach und übereinanderliegend auf
gebracht ein Ätzstoppfilm 35, ein erster entfernbarer Film 36, eine erste
Leiterschicht 37 und ein zweiter entfernbarer Film 38.
Der Ätzstoppfilm 35 kann z. B. ein Nitridfilm sein, der eine Dicke von etwa
50 bis 100 nm aufweist. Er läßt sich mit einem LPCVD Ver
fahren (Low Pressure Chemical Vapor Deposition Verfahren) oder mit ei
nem PECVD Verfahren (Plasma Enhanced Chemical Vapor Deposition Ver
fahren) herstellen. Die ersten und zweiten entfernbaren Filme 36 und 38
können organische Isolationsfilme sein, beispielsweise Polyimidfilme,
und dergleichen, oder anorganische Isolationsfilme, beispielsweise soge
nannte SOG Filme (Spin on Glass Filme bzw. Schleuderfilme), oder Silizi
umoxidfilme, usw.
Der organische Isolationsfilm oder der SOG Film werden durch ein soge
nanntes "Spin-Coating-Verfahren" bzw. Schleuderverfahren hergestellt,
während sich der anorganische Isolationsfilm durch ein CVD Verfahren
bilden läßt. Jeder der ersten und der zweiten wieder entfernbaren Filme 36
und 38 besitzt eine Dicke im Bereich von etwa 50 bis 150 nm.
Der erste Leiterfilm 37 ist ein Siliziumfilm, z. B. ein amorpher Siliziumfilm
oder ein Polysiliziumfilm, hergestellt mit einer Dicke von etwa 50 bis 150
nm bei einer Temperatur im Bereich von 540 bis 620°C.
Zur Herstellung des Films 37 kommt ein LPCVD Verfahren zum Einsatz,
bei dem eine Gasmischung aus SiH₄ oder Si₂H₆ mit PH₃ verwendet wird.
Beim vorliegenden Ausführungsbeispiel sind die übereinandergestapel
ten entfernbaren Filme 36 und 38 und der Leiterfilm 37 nur einfach vor
handen. Natürlich können auch mehrere Leiterfilme 37 mit dazwischenlie
genden Filmen 36 bzw. 38 vorhanden sein, falls eine größere Kondensator
kapazität gewünscht wird.
Entsprechend der Fig. 3(b) wird dann auf den zweiten entfernbaren Film
38 zunächst ein Photoresist 39 aufgebracht. Dieser Photoresist 39 wird
durch ein Photoätzverfahren in gewünschter Weise strukturiert, um ein
Photoresistmuster zu erhalten. Unter Verwendung des Photoresistmu
sters 39 als Maske wird anschließend ein Ätzvorgang ausgeführt, um den
zweiten entfernbaren Film 38, den ersten Leiterfilm 37, den ersten entfern
baren Film 36 und den Ätzstoppfilm 35 aufeinanderfolgend und musterge
mäß zu beseitigen, um in den genannten Schichten 38, 37, 36 und 35 eine
Öffnung oberhalb des Source- bzw. Drainbereichs 32 zu bilden. Das Ätzen
kann beispielsweise ein reaktives Ionenätzen (RIE Verfahren) sein, bei
dem Gase verwendet werden, die Fluor F enthalten, beispielsweise CF₄
oder CHF₃, oder die Chlor Cl enthalten, beispielsweise HCl oder Cl₂.
In einem weiteren Verfahrensschritt gemäß Fig. 3(c) wird jetzt das Photo
resistmuster 39 entfernt. Danach wird auf die gesamte Oberfläche der so
erhaltenen Struktur mit Hilfe eines LPCVD Verfahrens ein leitender Silizi
umfilm mit einer Dicke von etwa 20 bis 200 nm aufge
bracht, und zwar bei einer Temperatur von etwa 540 bis 620°C. Dieser lei
tende Siliziumfilm wird dann zurückgeätzt, um leitende Seitenwände 40
an der Innenseite des Stapelfilms zu bilden, also an der Innenseite der Öff
nung innerhalb des Schichtsystems 35, 36, 37 und 38.
Anschließend wird gemäß Fig. 3(d) auf der Oberfläche der so erhaltenen
Struktur ein Photoresistmuster 41 gebildet, und zwar wieder unter Ver
wendung der schon in Fig. 3(b) herangezogenen Maske. Danach erfolgt
ein selektives Ätzen des Oxidfilms bzw. des ersten Isolationsfilms 34 unter
Verwendung des genannten Photoresistmusters 41 und der oben erwähn
ten leitenden Seitenwand 40 als Maske, um eine Kontaktöffnung im ersten
Isolationsfilm 34 zu erhalten, durch die der Source- bzw. Drainbereich 32
des Transistors freigelegt wird. Ist der zweite entfernbare Film 38, der der
oberste Film des Filmstapels ist, ein Oxidfilm, beispielsweise ein SOG-
oder CVD-Oxidfilm, so läßt sich die Kontaktöffnung dadurch herstellen,
daß zunächst das oben erwähnte Photoresistmuster 41 gebildet wird und
dann der Oxidfilm 34 geätzt wird, und zwar unter Verwendung des Photore
sistmusters 41 und der leitenden Seitenwand 40 als Maske. Ist jedoch der
zweite entfernbare Film 38 ein organischer Isolationsfilm, so kann der
Oxidfilm 34 bzw. erste Isolationsfilm nur durch Verwendung der leitenden
Seitenwand 40 als Maske geätzt werden, ohne daß das Photoresistmuster
41 erforderlich ist.
Nach einem anderen Ausführungsbeispiel der Erfindung ist es auch mög
lich, die oberste Schicht des aus den entfernbaren Filmen und leitenden
Schichten gebildeten Stapels ebenfalls als leitende Schicht auszubilden.
In diesem Fall läßt sich die Kontaktöffnung durch selektives Ätzen des er
sten Isolationsfilms 34 dadurch herstellen, daß die genannte leitende
Schicht, die also die oberste Schicht des genannten Stapels ist, und die lei
tende Seitenwand 40 als Maske verwendet werden, so daß es also nicht
mehr erforderlich ist, eine separate Photoresistmaske zur Bildung der
Kontaktöffnung zu verwenden.
Wurde das Resistmuster 41 verwendet, so wird dieses zunächst entfernt.
Danach wird gemäß Fig. 3(e) die elektrische Seitenwand 40 mit dem
Source- bzw. Drainbereich 32 des Speicherzellentransistors verbunden,
wozu ein leitfähiger Siliziumfilm 42 mit einer Dicke von etwa 50 bis 150 nm
als zweiter leitender Film 42 auf die gesamte Oberfläche
der so erhaltenen Struktur aufgebracht wird. Der leitende Film 42 liegt al
so am Boden der Kontaktöffnung, steht also in Verbindung mit dem
Source- bzw. Drainbereich 32, erstreckt sich an den Seitenwänden der
Kontaktöffnung nach oben und wird über den konvex verlaufenden Wand
bereich der leitenden Seitenwände 40 nach außen geführt, so daß er
schließlich auf dem Stapel zu liegen kommt, der aus den Schichten 35, 36,
37 und 38 besteht. Dabei liegt der Film 42 unmittelbar auf der Schicht 38
auf.
Sodann wird gemäß Fig. 3(f) zur Strukturierung der Schichten 36, 37, 38
und 42 ein Photoresistmuster 43 auf der Schicht 42 gebildet. Das Photore
sistmuster 43 deckt praktisch die Kontaktöffnung ab und erstreckt sich
seitlich zu ihr bis zu einem vorbestimmten Abstand. Unter Verwendung
des Photoresistmusters 43 als Maske werden dann der Reihe nach die
Schichten 42, 38, 37 und 36 weggeätzt, und zwar bis zur Ätzstoppschicht
35. Dabei bleiben zunächst die unterhalb der Maske 43 liegenden Bereiche
der Schichten 36 und 38 noch stehen.
Um einen Kondensatorspeicherknoten 44 zu erhalten, der aus der ersten
leitenden Schicht 37, der leitenden Seitenwand 40 und der zweiten leiten
den Schicht 42 besteht, werden danach gemäß Fig. 3(g) der zweite ent
fernbare Film 38 und der erste entfernbare Film 36 durch ein Naßätzver
fahren weggeätzt, und zwar vollständig, wobei auch das Photoresistmu
ster 43 entfernt wird.
Bestehen die entfernbaren Filme 36 und 38 aus einem Oxid, so erfolgt das
Naßätzen unter Verwendung einer wäßrigen Lösung, die Fluor F enthält,
beispielsweise HF. Bestehen dagegen die entfernbaren Filme 36 und 38
aus organischem Material, sind sie also organische Isolationsfilme, so
wird zum Naßätzen ein Entwickler verwendet oder eine Mischung aus ei
nem Hydrazid-Hydrat und Polyamin.
Schließlich wird auf die gesamte Oberfläche des erhaltenen Stapelkonden
sator-Speicherknotens 44 ein dielektrischer Kondensatorfilm 45 aufge
bracht, der auch aus mehreren Filmen bestehen kann, beispielsweise aus
aufeinandergeschichteten Siliziumnitridfilmen und Oxidfilmen. Der di
elektrische Kondensatorfilm 45 kommt dabei auch auf der Ätzstopp
schicht 35 zu liegen, wie die Fig. 4 erkennen läßt. Er liegt darüber hinaus
auf der gesamten Oberfläche der Schicht 42, an den Seiten der Wände 40,
auf beiden Flächen der Schicht 37 sowie an den Stirnseiten der Schichten
42 und 37. Schließlich wird auf die gesamte Oberfläche des dielektrischen
Kondensatorfilms 45 ein leitenden Siliziumfilm 46 aufgebracht, und zwar
mit einer Dicke von 200 nm bei einer Temperatur von 540°C bis
620°C und unter Anwendung eines LPCVD Verfahrens, um einen Konden
satorplattenpol 46 zu erhalten, wodurch die Herstellung des Kondensa
tors für das Halbleiterspeicherelement beendet ist. Der leitende Silizium
film 46 kommt dabei auch zwischen den Schichten 35 und 37 bzw. 37 und
42 zu liegen.
In Übereinstimmung mit der Erfindung wird eine erhöhte mechanische Fe
stigkeit der Leiterschicht um die Kontaktöffnung herum erhalten, wo sich
die Belastung infolge des Stapelfilms konzentriert. Die erhöhte mechani
sche Festigkeit ergibt sich dadurch, daß sich die übereinanderliegenden
leitenden Filme des Kondensatorspeicherknotens unmittelbar an der lei
tenden Seitenwand und über diese am inneren bzw. oberen leitenden Film
abstützen können, mit dem die leitende Seitenwand verbunden ist. Der
obere leitende Film 42 besitzt darüber hinaus bessere Abdeckeigenschaf
ten, nicht zuletzt wegen des verbesserten Aspektverhältnisses der Kon
taktöffnung infolge der leitenden Seitenwände.
Die Fig. 5 zeigt einen vergrößerten Ausschnitt des Teils I von Fig. 3(e).
Sie läßt erkennen, daß selbst eine stärkere vertikale Fehlausrichtung zwi
schen dem oberen wieder entfernbaren Film (also dem zweiten entfernba
ren Film 38) und der leitenden Seitenwand 40 infolge eines zu starken
Rückätzens bei der Bildung der leitenden Seitenwand 40 nicht zu einem
Festigkeitsverlust führt und insofern unschädlich ist, so daß auf eine
hochgenaue Steuerung des Rückätzens bei der Bildung der Seitenwand 40
verzichtet werden kann, was das Herstellungsverfahren der Speicherein
richtung erheblich vereinfacht.
Claims (9)
1. Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens
bestehend aus einem Transistor und einer
Kondensatorelektrode, mit folgenden Schritten:
- - Bildung eines Speicherzellentransistors mit einer Gateelektrode (33) so wie Source- und Drainbereichen (32) auf einem Halbleitersubstrat (100);
- - Bildung eines Isolationsfilms (34) auf dem Speicherzellentransistor;
- - Bildung eines Ätzstoppfilms (35) auf dem Isolationsfilm (34);
- - Bildung eines Filmstapels durch abwechselndes Aufeinanderschich ten von wieder entfernbaren Filmen (36, 38) und Leiterschichten (37) auf dem Ätzstoppfilm (35);
- - Bildung eines gewünschten Stapelfilmmusters durch selektives Ät zen des hergestellten Filmstapels;
- - Bildung von leitfähigen Seitenwänden (40) an den Seiten des struktu rierten Filmstapels;
- - selektives Ätzen des Isolationsfilms (34) unter Verwendung der lei tenden Seitenwände (40) als Masken, um auf diese Weise eine Kontaktöff nung zu erhalten, die den Source- bzw. Drainbereich (32) des Speicherzel lentransistors freilegt;
- - Aufbringen eines oberen leitenden Films (42) auf die Innenoberfläche der hergestellten Kontaktöffnung, auf die leitenden Seitenwände (40) so wie auf den Filmstapel (36, 37, 38);
- - Strukturieren des oberen leitenden Films (42) und des Filmstapels mit Hilfe eines Kondensatorspeicherknotenmusters (43); und
- - Beseitigung der entfernbaren Filme (36, 38) aus dem Filmstapel.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Ätz
stoppfilm (35) ein Nitridfilm ist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die ent
fernbaren Filme (36, 38) organische Isolationsfilme sind, beispielsweise
Polyimidfilme, oder anorganische Filme, z. B. SOG(Spin-on-Glass)-Filme
oder Oxidfilme.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Lei
terschichten (37) aus leitendem amorphen Silizium oder aus leitendem Po
lysilizium bestehen.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß zur Bil
dung der leitenden Seitenwand (40) zunächst ein leitender Film auf die ge
samte Oberfläche des Halbleitersubstrats aufgebracht wird, auf dem zu
vor der strukturierte Filmstapel gebildet wurde, und daß anschließend der
leitende Film zurückgeätzt wird.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei der
Bildung der Kontaktöffnung der Isolationsfilm (34) selektiv geätzt wird,
wobei die leitfähige Seitenwand (40) sowie ein vorbestimmtes Photoresist
muster (41) als Masken verwendet werden.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß das
Photoresistmuster unter Einsatz einer Maske hergestellt wird, die auch
bei der Bildung des strukturierten Filmstapels verwendet wurde.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die wie
derentfernbaren Filme (36, 38) und der oder die leitenden Filme (37) so
aufeinandergestapelt werden, daß als oberster Film des Filmstapels ein
wiederentfernbarer Film (38) zu liegen kommt.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die wie
derentfernbaren Filme (36, 38) und der oder die leitenden Filme (37) so
aufeinandergestapelt werden, daß als oberster Film ein leitender Film zu
liegen kommt.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/174,388 US5508218A (en) | 1993-12-28 | 1993-12-28 | Method for fabricating a semiconductor memory |
DE4400034A DE4400034C1 (de) | 1993-12-28 | 1994-01-03 | Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/174,388 US5508218A (en) | 1993-12-28 | 1993-12-28 | Method for fabricating a semiconductor memory |
DE4400034A DE4400034C1 (de) | 1993-12-28 | 1994-01-03 | Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4400034C1 true DE4400034C1 (de) | 1995-06-22 |
Family
ID=25932842
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE4400034A Expired - Fee Related DE4400034C1 (de) | 1993-12-28 | 1994-01-03 | Verfahren zur Herstellung einer Halbleiterstruktur, wenigstens bestehend aus einem Transistor und einer Kondensatorelektrode |
Country Status (2)
Country | Link |
---|---|
US (1) | US5508218A (de) |
DE (1) | DE4400034C1 (de) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19719699A1 (de) * | 1997-01-21 | 1998-11-12 | United Microelectronics Corp | Verfahren zur Bildung eines dynamischen Speichers mit hoher Dichte und wahlfreiem Zugang |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6218237B1 (en) | 1996-01-03 | 2001-04-17 | Micron Technology, Inc. | Method of forming a capacitor |
JP2809185B2 (ja) * | 1996-03-29 | 1998-10-08 | 日本電気株式会社 | 半導体装置およびその製造方法 |
KR100472175B1 (ko) * | 1997-08-25 | 2005-06-28 | 삼성전자주식회사 | 몰리브덴또는몰리브덴합금을이용한반도체장치의제조방법 |
US5981333A (en) | 1997-02-11 | 1999-11-09 | Micron Technology, Inc. | Methods of forming capacitors and DRAM arrays |
US6359302B1 (en) | 1997-10-16 | 2002-03-19 | Micron Technology, Inc. | DRAM cells and integrated circuitry, and capacitor structures |
US6008123A (en) * | 1997-11-04 | 1999-12-28 | Lucent Technologies Inc. | Method for using a hardmask to form an opening in a semiconductor substrate |
US6214687B1 (en) | 1999-02-17 | 2001-04-10 | Micron Technology, Inc. | Method of forming a capacitor and a capacitor construction |
KR100404480B1 (ko) | 2001-06-29 | 2003-11-05 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
US20040077174A1 (en) * | 2002-10-18 | 2004-04-22 | Chartered Semiconductor Manufacturing Ltd. | Method for forming a high aspect ratio via |
US7232719B2 (en) * | 2005-03-28 | 2007-06-19 | Promos Technologies Inc. | Memories having a charge storage node at least partially located in a trench in a semiconductor substrate and electrically coupled to a source/drain region formed in the substrate |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126810A (en) * | 1989-07-05 | 1992-06-30 | Fujitsu Limited | Semiconductor memory device having stacked capacitor |
DE4236821A1 (de) * | 1991-10-31 | 1993-05-06 | Micron Technology, Inc., Boise, Id., Us | |
US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59214239A (ja) * | 1983-05-16 | 1984-12-04 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2524321B2 (ja) * | 1987-08-16 | 1996-08-14 | 竹本油脂株式会社 | 炭素繊維用表面処理剤 |
JPH01236630A (ja) * | 1988-03-16 | 1989-09-21 | Mitsubishi Electric Corp | 微細パターンの形成方法 |
KR920004541B1 (ko) * | 1989-05-30 | 1992-06-08 | 현대전자산업 주식회사 | 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법 |
JP2566021B2 (ja) * | 1989-11-22 | 1996-12-25 | 三菱電機株式会社 | インバータ装置の運転方法 |
JP2906350B2 (ja) * | 1990-09-06 | 1999-06-21 | 富士通株式会社 | 半導体記憶装置及びその製造方法 |
KR930008583B1 (ko) * | 1990-10-25 | 1993-09-09 | 현대전자산업주식회사 | 스택캐패시터 및 그 제조방법 |
JPH0677428A (ja) * | 1992-08-25 | 1994-03-18 | Nec Corp | 半導体記憶装置及びその製造方法 |
KR940016805A (ko) * | 1992-12-31 | 1994-07-25 | 김주용 | 반도체 소자의 적층 캐패시터 제조 방법 |
-
1993
- 1993-12-28 US US08/174,388 patent/US5508218A/en not_active Expired - Lifetime
-
1994
- 1994-01-03 DE DE4400034A patent/DE4400034C1/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5126810A (en) * | 1989-07-05 | 1992-06-30 | Fujitsu Limited | Semiconductor memory device having stacked capacitor |
US5223448A (en) * | 1991-07-18 | 1993-06-29 | Industrial Technology Research Institute | Method for producing a layered capacitor structure for a dynamic random access memory device |
DE4236821A1 (de) * | 1991-10-31 | 1993-05-06 | Micron Technology, Inc., Boise, Id., Us |
Non-Patent Citations (1)
Title |
---|
IEDM 1988, S. 592-595 * |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19719699A1 (de) * | 1997-01-21 | 1998-11-12 | United Microelectronics Corp | Verfahren zur Bildung eines dynamischen Speichers mit hoher Dichte und wahlfreiem Zugang |
Also Published As
Publication number | Publication date |
---|---|
US5508218A (en) | 1996-04-16 |
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