JP2906350B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔概要〕 転送トランジスタと蓄積容量から構成されるダイナミ
ック・ランダム・アクセス・メモリ（DRAM）セルを有す
る半導体記憶装置及びその製造方法に関し、 Fin構造を有する蓄積電極を構成する翼が複数であっ
ても、その数に応じて製造工程数を増加する必要がな
く、したがって、製造コストの上昇を招かない半導体記
憶装置およびその製造方法を提供することを目的とし、 転送トランジスタと蓄積容量からなるメモリセルを有
し、該蓄積容量は、該転送トランジスタのソース領域ま
たはドレイン領域に接続された蓄積電極と、該蓄積電極
と誘電体層を挟んで対向する他方の電極によって構成さ
れ、該蓄積電極が、該転送トランジスタのソース領域ま
たはドレイン領域上に絶縁膜に形成されたスルーホール
の外側周囲に形成された複数の第１導電膜と、該複数の
第１導電膜を接続する第２導電膜と、少なくとも一部が
該第２導電膜上に積層され、該スルーホールの周壁に延
在し、該スルーホールの底部において該ソース領域また
はドレイン領域に接続される第３導電膜、とから構成し
た。
ック・ランダム・アクセス・メモリ（DRAM）セルを有す
る半導体記憶装置及びその製造方法に関し、 Fin構造を有する蓄積電極を構成する翼が複数であっ
ても、その数に応じて製造工程数を増加する必要がな
く、したがって、製造コストの上昇を招かない半導体記
憶装置およびその製造方法を提供することを目的とし、 転送トランジスタと蓄積容量からなるメモリセルを有
し、該蓄積容量は、該転送トランジスタのソース領域ま
たはドレイン領域に接続された蓄積電極と、該蓄積電極
と誘電体層を挟んで対向する他方の電極によって構成さ
れ、該蓄積電極が、該転送トランジスタのソース領域ま
たはドレイン領域上に絶縁膜に形成されたスルーホール
の外側周囲に形成された複数の第１導電膜と、該複数の
第１導電膜を接続する第２導電膜と、少なくとも一部が
該第２導電膜上に積層され、該スルーホールの周壁に延
在し、該スルーホールの底部において該ソース領域また
はドレイン領域に接続される第３導電膜、とから構成し
た。
また、転送トランジスタのソース領域またはドレイン
領域上に１層あるいは２層以上の絶縁膜を形成する工程
と、該絶縁層の上に、エッチング可能な材料からなるス
ペーサ膜及び第１導電膜をこの順で交互に複数回積層し
て形成する工程と、該スペーサ膜と第１導電膜を交互に
複数回形成した積層構造体に、最下層の該スペーサ膜を
残して開口を設ける工程と、該開口の周壁に選択的に第
２導電膜を形成して複数の第１導電膜を接続する工程
と、該第１導電膜と第２導電膜をマスクにして、最下層
の該スペーサ膜および該絶縁膜を除去することによりス
ルーホールを形成し、転送トランジスタのソース領域ま
たはドレイン領域の表面を露出する工程と、少なくとも
一部が該第２導電膜上に積層され、該スルーホールの周
壁に延在し、該スルーホールの底部において該ソース領
域またはドレイン領域に接続される第３導電膜を形成す
る工程と、該第１導電膜と第３導電膜を所定の蓄積電極
形状にパターニングする工程とをもって構成した。
領域上に１層あるいは２層以上の絶縁膜を形成する工程
と、該絶縁層の上に、エッチング可能な材料からなるス
ペーサ膜及び第１導電膜をこの順で交互に複数回積層し
て形成する工程と、該スペーサ膜と第１導電膜を交互に
複数回形成した積層構造体に、最下層の該スペーサ膜を
残して開口を設ける工程と、該開口の周壁に選択的に第
２導電膜を形成して複数の第１導電膜を接続する工程
と、該第１導電膜と第２導電膜をマスクにして、最下層
の該スペーサ膜および該絶縁膜を除去することによりス
ルーホールを形成し、転送トランジスタのソース領域ま
たはドレイン領域の表面を露出する工程と、少なくとも
一部が該第２導電膜上に積層され、該スルーホールの周
壁に延在し、該スルーホールの底部において該ソース領
域またはドレイン領域に接続される第３導電膜を形成す
る工程と、該第１導電膜と第３導電膜を所定の蓄積電極
形状にパターニングする工程とをもって構成した。
本発明は、転送トランジスタと蓄積容量から構成され
るダイナミック・ランダム・アクセス・メモリ（DRAM）
セルを有する半導体記憶装置及びその製造方法に関す
る。
るダイナミック・ランダム・アクセス・メモリ（DRAM）
セルを有する半導体記憶装置及びその製造方法に関す
る。
近年、DRAMセルを有する半導体記憶装置においては、
高速化および大容量化が強く要求されている。
高速化および大容量化が強く要求されている。
そして、その要求に応えるために、高集積化される結
果、個々のメモリセルが微細化され、情報を記憶するた
めに必要な蓄積容量を確保することが困難になってい
る。
果、個々のメモリセルが微細化され、情報を記憶するた
めに必要な蓄積容量を確保することが困難になってい
る。
この課題を克服する一つの手段として、立体的なFin
構造を有する蓄積容量を用いることが本発明者によって
既に提案されている（例えば、特開平１−147857号公報
参照）。
構造を有する蓄積容量を用いることが本発明者によって
既に提案されている（例えば、特開平１−147857号公報
参照）。
また、ビット線を蓄積容量より先に形成して、限られ
たメモリセル領域において、蓄積容量の蓄積電極面積を
最大にする方法も提案されている（特開平１−137666号
公報参照）。
たメモリセル領域において、蓄積容量の蓄積電極面積を
最大にする方法も提案されている（特開平１−137666号
公報参照）。
さらに、これを発展させるため、任意角度を用いて、
半導体基板の表面を最大限に活用するようにしたメモリ
セルレイアウトが提案されている（特願平１−9924号明
細書参照）。
半導体基板の表面を最大限に活用するようにしたメモリ
セルレイアウトが提案されている（特願平１−9924号明
細書参照）。
これら一連の発展により、蓄積容量の確保、line/spa
ceパターンの緩和等は達成されており、さらに、既に本
発明者によって、多結晶Siのサイドウォールを利用し
て、フォトリソグラフィー技術の限界を超えて微細化さ
れた蓄積容量を形成する製造方法が提案されている（特
願平２−54883号明細書参照）。
ceパターンの緩和等は達成されており、さらに、既に本
発明者によって、多結晶Siのサイドウォールを利用し
て、フォトリソグラフィー技術の限界を超えて微細化さ
れた蓄積容量を形成する製造方法が提案されている（特
願平２−54883号明細書参照）。
まず、本発明の先行技術を明らかにするため、さきに
本発明者によって提案された、上記の多結晶Siのサイド
ウォールを利用した記憶セルの製造方法を簡単に説明す
る。
本発明者によって提案された、上記の多結晶Siのサイド
ウォールを利用した記憶セルの製造方法を簡単に説明す
る。
第５図（ａ）〜（ｉ）は、先に本発明者によって提案
された半導体記憶装置の製造工程説明図である。
された半導体記憶装置の製造工程説明図である。
この図において、１はｐ型Si基板、２はSiO2からなる
素子間分離絶縁膜、３はSiO2からなるゲート絶縁膜、４
はn+型ソース領域、５はn+型ドレイン領域、６はSiO2か
らなる絶縁膜、6Aはビット線コンタクト窓、７はSi3N4
からなる絶縁膜、7Aはスルーホール、８、11はSiO2から
なるスペーサ膜、９′、９″、10′は多結晶Si膜、９、
12は蓄積電極、10はサイドウォール、9Aは開口、WLはワ
ード線、BLはビット線である。
素子間分離絶縁膜、３はSiO2からなるゲート絶縁膜、４
はn+型ソース領域、５はn+型ドレイン領域、６はSiO2か
らなる絶縁膜、6Aはビット線コンタクト窓、７はSi3N4
からなる絶縁膜、7Aはスルーホール、８、11はSiO2から
なるスペーサ膜、９′、９″、10′は多結晶Si膜、９、
12は蓄積電極、10はサイドウォール、9Aは開口、WLはワ
ード線、BLはビット線である。
以下、上記先行技術を、図示された各工程に沿って説
明する。
明する。
第１工程（第５図（ａ）参照） ｐ型Si基板１上に厚さ4000Å程度のSiO2からなる素子
間分離絶縁膜２をLOCOS法によって形成し、このSi基板
１の表面の素子間分離領域２が存在しない部分に熱酸化
法によって厚さ100Å程度のSiO2からなるゲート絶縁膜
３を形成する。
間分離絶縁膜２をLOCOS法によって形成し、このSi基板
１の表面の素子間分離領域２が存在しない部分に熱酸化
法によって厚さ100Å程度のSiO2からなるゲート絶縁膜
３を形成する。
その後、前表面にCVD法によって多結晶Si膜を形成
し、選択エッチングすることによってワード線WLを形成
する。
し、選択エッチングすることによってワード線WLを形成
する。
その後、ワード線WL及び素子間分離絶縁膜２をマスク
にしてAsをイオン注入してn+型ソース領域４とn+型ドレ
イン領域５を形成し、ワート線WLを低抵抗化する。
にしてAsをイオン注入してn+型ソース領域４とn+型ドレ
イン領域５を形成し、ワート線WLを低抵抗化する。
第２工程（第５図（ｂ）参照） 全表面にCVD法によって厚さ1000Å程度のSiO2からな
る絶縁膜６を形成し、そのソース領域４に相当する部分
を選択エッチングしてビット線コンタクト窓6Aを形成
し、この窓6Aに低抵抗の多結晶Siからなるビット線BLを
形成する。
る絶縁膜６を形成し、そのソース領域４に相当する部分
を選択エッチングしてビット線コンタクト窓6Aを形成
し、この窓6Aに低抵抗の多結晶Siからなるビット線BLを
形成する。
第３工程（第５図（ｃ）参照） 全表面にSi3N4からなる絶縁膜７、SiO2からなるスペ
ーサ膜８、蓄積電極の一部となる低抵抗の多結晶Si膜
９′を形成し、この多結晶Si膜９′を選択エッチングし
て、フォトリソグラフィー技術の限界内で可能な限り微
細な（0.5μｍ幅）開口9Aを形成する。
ーサ膜８、蓄積電極の一部となる低抵抗の多結晶Si膜
９′を形成し、この多結晶Si膜９′を選択エッチングし
て、フォトリソグラフィー技術の限界内で可能な限り微
細な（0.5μｍ幅）開口9Aを形成する。
第４工程（第５図（ｄ）参照） その上に厚さ1000Å程度の低抵抗の多結晶Si膜10′を
形成する。
形成する。
第５工程（第５図（ｅ）参照） 多結晶Si膜10′を異方性エッチング（垂直エッチン
グ）して開口9Aの周辺に厚さ0.1μｍ程度のサイドウォ
ール状の多結晶Si膜10を形成する。
グ）して開口9Aの周辺に厚さ0.1μｍ程度のサイドウォ
ール状の多結晶Si膜10を形成する。
この際、多結晶Si膜９′も若干エッチングされて厚さ
が減少する。
が減少する。
第６工程（第５図（ｆ）参照） 多結晶Si膜９′とサイドウォール状多結晶Si膜10をマ
スクにしてSiO2からなるスペーサ膜８、Si3N4からなる
絶縁膜７、SiO2からなる絶縁膜６、SiO2からなるゲート
絶縁膜３を選択エッチングして、蓄積電極用スルーホー
ル7Aを形成し、その底にn+型ドレイン領域５の表面を露
出させる。
スクにしてSiO2からなるスペーサ膜８、Si3N4からなる
絶縁膜７、SiO2からなる絶縁膜６、SiO2からなるゲート
絶縁膜３を選択エッチングして、蓄積電極用スルーホー
ル7Aを形成し、その底にn+型ドレイン領域５の表面を露
出させる。
この選択エッチングを行う際、マスクとしてサイドウ
ォール状多結晶シリコン膜10を使用するため、スルーホ
ール7Aは、フォトリソグラフィー技術の限界を超えて微
細化でき、幅0.3μｍ程度のスルーホール7Aを再現性よ
く形成することができる。
ォール状多結晶シリコン膜10を使用するため、スルーホ
ール7Aは、フォトリソグラフィー技術の限界を超えて微
細化でき、幅0.3μｍ程度のスルーホール7Aを再現性よ
く形成することができる。
第７工程（第５図（ｇ）参照） 全表面上に、CVD法によって厚さ500Å程度の多結晶シ
リコン膜９″を形成しAsを注入して低抵抗化する。
リコン膜９″を形成しAsを注入して低抵抗化する。
第８工程（第５図（ｈ）参照） 全表面上にCVD法によって厚さ500Å程度のSiO2膜を形
成し、選択的にエッチングしてスペーサ膜11を形成す
る。
成し、選択的にエッチングしてスペーサ膜11を形成す
る。
さらにその全表面にCVD法によって厚さが1000Å程度
の多結晶Si膜12′を形成し、Asを注入して低抵抗化す
る。
の多結晶Si膜12′を形成し、Asを注入して低抵抗化す
る。
第９工程（第５図（ｉ）参照） 前工程で形成した多結晶Si膜12′、SiO2スペーサ膜1
1、多結晶Si膜９″、９′、SiO2スペーサ膜８を所定の
蓄積電極形状にパターニングする。
1、多結晶Si膜９″、９′、SiO2スペーサ膜８を所定の
蓄積電極形状にパターニングする。
そして、フッ酸溶液を用いた等方性エッチングによっ
てSiO2からなるスペーサ膜８、11を除去し、多結晶Siか
らなるFin構造を有する蓄積電極９、12を完成する。
てSiO2からなるスペーサ膜８、11を除去し、多結晶Siか
らなるFin構造を有する蓄積電極９、12を完成する。
その後、蓄積電極９、12の表面に誘電体膜を形成し、
この誘電体膜を介して対向電極を形成して蓄積容量を完
成する。
この誘電体膜を介して対向電極を形成して蓄積容量を完
成する。
本発明者が先に提案した、前記の、開口周壁の多結晶
Siのサイドウォールを利用して、微細なスルーホールを
形成する方法は、Finが１枚のときは、極めて有効であ
るが、Finが２枚以上になったとき、２枚目以降のFinを
形成するための開口をその都度新たに形成する必要があ
り、工程数が増加し煩雑になり、製造コストも上昇する
という問題があった。
Siのサイドウォールを利用して、微細なスルーホールを
形成する方法は、Finが１枚のときは、極めて有効であ
るが、Finが２枚以上になったとき、２枚目以降のFinを
形成するための開口をその都度新たに形成する必要があ
り、工程数が増加し煩雑になり、製造コストも上昇する
という問題があった。
本発明は、前記先行技術が有していた問題点に鑑み、
Fin構造を有する蓄積電極を構成する翼が複数であって
も、その数に応じて製造工程数を増加する必要がなく、
したがって、製造コストの上昇を招かない半導体記憶装
置、および、それを具現するための製造方法を提供する
ことを目的とするものである。
Fin構造を有する蓄積電極を構成する翼が複数であって
も、その数に応じて製造工程数を増加する必要がなく、
したがって、製造コストの上昇を招かない半導体記憶装
置、および、それを具現するための製造方法を提供する
ことを目的とするものである。
本発明にかかる半導体記憶装置においては、転送トラ
ンジスタと蓄積容量からなるメモリセルを有し、該蓄積
容量は、該転送トランジスタのソース領域またはドレイ
ン領域に接続された蓄積電極と、該蓄積電極と誘電体層
を挟んで対向する他方の電極によって構成され、該蓄積
電極が、該転送トランジスタのソース領域またはドレイ
ン領域上に絶縁膜に形成されたスルーホールの外側周囲
に形成された複数の第１導電膜と、該複数の第１導電膜
を接続する第２導電膜と、少なくとも一部が該第２導電
膜上に積層され、該スルーホールの周壁に延在し、該ス
ルーホールの底部において該ソース領域またはドレイン
領域に接続される第３導電膜、とから形成することとし
た。
ンジスタと蓄積容量からなるメモリセルを有し、該蓄積
容量は、該転送トランジスタのソース領域またはドレイ
ン領域に接続された蓄積電極と、該蓄積電極と誘電体層
を挟んで対向する他方の電極によって構成され、該蓄積
電極が、該転送トランジスタのソース領域またはドレイ
ン領域上に絶縁膜に形成されたスルーホールの外側周囲
に形成された複数の第１導電膜と、該複数の第１導電膜
を接続する第２導電膜と、少なくとも一部が該第２導電
膜上に積層され、該スルーホールの周壁に延在し、該ス
ルーホールの底部において該ソース領域またはドレイン
領域に接続される第３導電膜、とから形成することとし
た。
また、本発明にかかる半導体記憶装置の製造方法にお
いては、転送トランジスタのソース領域またはドレイン
領域上に１層あるいは２層以上の絶縁膜を形成する工程
と、該絶縁層の上に、エッチング可能な材料からなるス
ペーサ膜及び第１導電膜をこの順で交互に複数回積層し
て形成する工程と、該スペーサ膜と第１導電膜を交互に
複数回形成した積層構造体に、最下層の該スペーサ膜を
残して開口を設ける工程と、該開口の周壁に選択的に第
２導電膜を形成して複数の第１導電膜を接続する工程
と、該第１導電膜と第２導電膜をマスクにして、最下層
の該スペーサ膜および該絶縁膜を除去することによりス
ルーホールを形成し、転送トランジスタのソース領域ま
たはドレイン領域の表面を露出する工程と、少なくとも
一部が該第２導電膜上に積層され、該スルーホールの周
壁に延在し、該スルーホールの底部において該ソース領
域またはドレイン領域に接続される第３導電膜を形成す
る工程と、該第１導電膜と第３導電膜を所定の蓄積電極
形状にパターニングする工程と、を採用することとし
た。
いては、転送トランジスタのソース領域またはドレイン
領域上に１層あるいは２層以上の絶縁膜を形成する工程
と、該絶縁層の上に、エッチング可能な材料からなるス
ペーサ膜及び第１導電膜をこの順で交互に複数回積層し
て形成する工程と、該スペーサ膜と第１導電膜を交互に
複数回形成した積層構造体に、最下層の該スペーサ膜を
残して開口を設ける工程と、該開口の周壁に選択的に第
２導電膜を形成して複数の第１導電膜を接続する工程
と、該第１導電膜と第２導電膜をマスクにして、最下層
の該スペーサ膜および該絶縁膜を除去することによりス
ルーホールを形成し、転送トランジスタのソース領域ま
たはドレイン領域の表面を露出する工程と、少なくとも
一部が該第２導電膜上に積層され、該スルーホールの周
壁に延在し、該スルーホールの底部において該ソース領
域またはドレイン領域に接続される第３導電膜を形成す
る工程と、該第１導電膜と第３導電膜を所定の蓄積電極
形状にパターニングする工程と、を採用することとし
た。
本発明の構成によると、Fin構造の蓄積容量の蓄積電
極を構成するためのスルーホールを形成するに際して、
後にFinの一部を構成する複数の第１導電膜と、後に除
去される材料からなるスペーサ膜の積層体を貫通する開
口の側壁に形成された第２導電膜をマスクとするため、
通常のフォトリソグラフィー技術の諸条件で決定される
最小限度の開口の寸法より、この第２導電膜の厚さだけ
小さいスルーホールの形成が可能になる。
極を構成するためのスルーホールを形成するに際して、
後にFinの一部を構成する複数の第１導電膜と、後に除
去される材料からなるスペーサ膜の積層体を貫通する開
口の側壁に形成された第２導電膜をマスクとするため、
通常のフォトリソグラフィー技術の諸条件で決定される
最小限度の開口の寸法より、この第２導電膜の厚さだけ
小さいスルーホールの形成が可能になる。
また、Finを構成する翼の数が複数であっても、その
数の増加によって、スルーホールを形成する工程やマス
クを形成する工程が増加することはなく、したがって、
製造コストの上昇を招くことがない。
数の増加によって、スルーホールを形成する工程やマス
クを形成する工程が増加することはなく、したがって、
製造コストの上昇を招くことがない。
以下、本発明の実施例を図面に基づいて説明する。
（１）第１実施例 第１図（ａ）〜（ｉ）は、本発明の第１実施例にかか
る製造工程説明図である。
る製造工程説明図である。
この図において、21はｐ型Si基板、22はSiO2からなる
素子間分離絶縁膜、23はSiO2からなるゲート絶縁膜、24
はn+型ソース領域、25はn+型ドレイン領域、26はSiO2か
らなる絶縁膜、26Aはビット線コンタクト窓、27はSi3N4
からなる絶縁膜、28、30はSiO2からなるスペーサ膜、28
Aはスルーホール、29A、31Aは開口、29′、31′、3
1″、32′、は多結晶Si膜、32はサイドウォール、WLは
ワード線、BLはビット線である。
素子間分離絶縁膜、23はSiO2からなるゲート絶縁膜、24
はn+型ソース領域、25はn+型ドレイン領域、26はSiO2か
らなる絶縁膜、26Aはビット線コンタクト窓、27はSi3N4
からなる絶縁膜、28、30はSiO2からなるスペーサ膜、28
Aはスルーホール、29A、31Aは開口、29′、31′、3
1″、32′、は多結晶Si膜、32はサイドウォール、WLは
ワード線、BLはビット線である。
第１図を用いて、第１実施例にかかる製造工程を説明
する。
する。
第１工程（第１図（ａ）参照） エピタキシャル成長層でもあり得るｐ型Si基板21上に
厚さ4000Å程度のSiO2からなる素子間分離絶縁膜22をLO
COS法によって形成し、このSi基板21の表面の素子間分
離領域22が存在しない部分に熱酸化法によって厚さ100
Å程度のSiO2からなるゲート絶縁膜23を形成する。
厚さ4000Å程度のSiO2からなる素子間分離絶縁膜22をLO
COS法によって形成し、このSi基板21の表面の素子間分
離領域22が存在しない部分に熱酸化法によって厚さ100
Å程度のSiO2からなるゲート絶縁膜23を形成する。
その後、全表面にCVD法によって多結晶Si膜を形成
し、選択エッチングすることによって、転送トランジス
タのゲート電極であるワード線WLを形成する。
し、選択エッチングすることによって、転送トランジス
タのゲート電極であるワード線WLを形成する。
その後、ワード線WL及び素子間分離絶縁膜22をマスク
にしてAsをイオン注入し、n+型ソース領域24とn+型ドレ
イン領域25を形成する。
にしてAsをイオン注入し、n+型ソース領域24とn+型ドレ
イン領域25を形成する。
第２工程（第１図（ｂ）参照） ワード線WLの上に、CVD法等によってSiO2からなる絶
縁膜26を形成した後に、このSiO2膜26のソース領域24に
相当する部分を選択的にエッチングしてビット線コンタ
クト窓26Aを形成し、その上面全体にCVD法によって多結
晶Si膜を形成し低抵抗化した後、パターニングしてビッ
ト線BLを形成する。
縁膜26を形成した後に、このSiO2膜26のソース領域24に
相当する部分を選択的にエッチングしてビット線コンタ
クト窓26Aを形成し、その上面全体にCVD法によって多結
晶Si膜を形成し低抵抗化した後、パターニングしてビッ
ト線BLを形成する。
第３工程（第１図（ｃ）参照） 次いで、Si3N4からなる絶縁膜27、SiO2からなるスペ
ーサ膜28、不純物を含有した多結晶Si膜（第１導電膜）
29′、SiO2からなるスペーサ膜30、不純物を含有した多
結晶Si膜（第１導電膜）31′をこの順で、各々500Åの
厚さにCVD法により形成する。
ーサ膜28、不純物を含有した多結晶Si膜（第１導電膜）
29′、SiO2からなるスペーサ膜30、不純物を含有した多
結晶Si膜（第１導電膜）31′をこの順で、各々500Åの
厚さにCVD法により形成する。
その後、フォトリソグラフィー技術とRIE（反応性イ
オンエッチング）技術を用いて、上記の多結晶Si膜3
1′、SiO2からなるスペーサ膜30、多結晶Si膜29′を選
択的に除去して幅径0.6μの開口29Aを形成する。
オンエッチング）技術を用いて、上記の多結晶Si膜3
1′、SiO2からなるスペーサ膜30、多結晶Si膜29′を選
択的に除去して幅径0.6μの開口29Aを形成する。
なお、この工程で使用されたRIEの反応気体は、多結
晶Si膜に対してはCCl4／O2、SiO2膜に対してはCHF3/He
であった。
晶Si膜に対してはCCl4／O2、SiO2膜に対してはCHF3/He
であった。
第４工程（第１図（ｄ）参照） 全上面にCVD法により、多結晶Si膜32′を厚さ2000Å
の厚さに成長する。
の厚さに成長する。
第５工程（第１図（ｅ）参照） 反応気体としてCCl4／O2またはHBr/Heを用いたRIE法
により、多結晶Si膜32′を異方性エッチング（垂直エッ
チング）して、開口部29A側壁に多結晶Siのサイドウォ
ール（第２導電膜）32を残存させ、新たな開口31Aを形
成する。
により、多結晶Si膜32′を異方性エッチング（垂直エッ
チング）して、開口部29A側壁に多結晶Siのサイドウォ
ール（第２導電膜）32を残存させ、新たな開口31Aを形
成する。
この開口部側壁に残存した多結晶Siのサイドウォール
32の幅は0.2μ（2000Å）程度である。
32の幅は0.2μ（2000Å）程度である。
第６工程（第１図（ｆ）参照） この多結晶Si膜31′、サイドウォール32をマスクと
し、反応性気体としてCHF3/Heを用いてRIE法により、Si
O2からなるスペーサ膜28、Si3N4からなる絶縁膜27、SiO
2からなる絶縁膜26、ゲート絶縁膜23を除去してスルー
ホール28Aを形成して、転送トランジスタのn+型ドレイ
ン領域25の表面を露出する。
し、反応性気体としてCHF3/Heを用いてRIE法により、Si
O2からなるスペーサ膜28、Si3N4からなる絶縁膜27、SiO
2からなる絶縁膜26、ゲート絶縁膜23を除去してスルー
ホール28Aを形成して、転送トランジスタのn+型ドレイ
ン領域25の表面を露出する。
こうして形成されたスルーホール28Aの幅は、約0.2μ
と極めて小さい。また、マスクとして使用したため、厚
さが減少している多結晶Si膜31′、サイドウォール32は
除去することなく、そのまま利用するため、除去するた
めの特別の工程は不要であるから、その分だけ工程が節
減できる。
と極めて小さい。また、マスクとして使用したため、厚
さが減少している多結晶Si膜31′、サイドウォール32は
除去することなく、そのまま利用するため、除去するた
めの特別の工程は不要であるから、その分だけ工程が節
減できる。
第７工程（第１図（ｇ）参照） CVD法により、多結晶Si膜（第３導電膜）31″を500Å
の厚さに成長する。
の厚さに成長する。
このとき、各多結晶Si膜は一体化して強固に接続され
る。
る。
第８工程（第１図（ｈ）参照） 従来知られているフォトリソグラフィー技術とRIE法
を用いて、１枚のマスクによって、多結晶Si膜31″、3
1′、SiO2膜30、多結晶Si膜29′の順でエッチングして
所定の蓄積電極形状にパターニングする。
を用いて、１枚のマスクによって、多結晶Si膜31″、3
1′、SiO2膜30、多結晶Si膜29′の順でエッチングして
所定の蓄積電極形状にパターニングする。
第９工程（第１図（ｉ）参照） 次に、HF溶液中に浸漬して、露出しているSiO2膜を等
方性エッチングして除去し、多結晶SiのFin29、31から
なる蓄積電極を完成する。
方性エッチングして除去し、多結晶SiのFin29、31から
なる蓄積電極を完成する。
その後は、この種の技術において知られているよう
に、CVD法により、Fin構造の蓄積電極表面に誘電体とな
るSi3N4膜を100Å成長した後、CVD法によって多結晶Si
膜を厚さ1000Åに成長して対向電極を形成し、全体をPS
G膜で覆い、Al配線を行うことによってメモリセルが完
成する。
に、CVD法により、Fin構造の蓄積電極表面に誘電体とな
るSi3N4膜を100Å成長した後、CVD法によって多結晶Si
膜を厚さ1000Åに成長して対向電極を形成し、全体をPS
G膜で覆い、Al配線を行うことによってメモリセルが完
成する。
（２）第２実施例 第２図（ａ）〜（ｆ）は、本発明の第２実施例にかか
る製造工程説明図である。
る製造工程説明図である。
この図における符号は、27Aがスルーホール、28Aが開
口である他は、第１図において使用したものと同じであ
る。
口である他は、第１図において使用したものと同じであ
る。
第１工程〜第２工程（第２図（ａ）〜第２図（ｂ）参
照） この工程は、第１実施例の第１工程〜第２工程と同じ
である。
照） この工程は、第１実施例の第１工程〜第２工程と同じ
である。
第３工程（第２図（ｃ）参照） SiO2からなる絶縁膜26の上に、Si3N4からなる絶縁膜2
7、SiO2からなるスペーサ膜28、不純物を含有した多結
晶Si膜29′、SiO2からなるスペーサ膜30、不純物を含有
した多結晶Si膜31′をこの順で、各々500Åの厚さにCVD
法により形成する。
7、SiO2からなるスペーサ膜28、不純物を含有した多結
晶Si膜29′、SiO2からなるスペーサ膜30、不純物を含有
した多結晶Si膜31′をこの順で、各々500Åの厚さにCVD
法により形成する。
そして、フォトリソグラフィー技術とRIE技術を用い
て、上記の多結晶Si膜31′、スペーサ膜30、多結晶Si膜
29′、スペーサ膜28を選択的に除去してSi3N4からなる
絶縁膜27に達する開口28Aを形成する。
て、上記の多結晶Si膜31′、スペーサ膜30、多結晶Si膜
29′、スペーサ膜28を選択的に除去してSi3N4からなる
絶縁膜27に達する開口28Aを形成する。
第４工程（第２図（ｄ）参照） CVD法により、多結晶Si膜32′を厚さ2000Åの厚さに
成長する。
成長する。
第５工程（第２図（ｅ）参照） 反応気体としてCCl4／O2またはHBr/Heを用いたRIE法
により、多結晶Si膜32′を選択エッチング（垂直エッチ
ング）して、開口28Aの側壁に多結晶Siのサイドウォー
ル32を残存させる。
により、多結晶Si膜32′を選択エッチング（垂直エッチ
ング）して、開口28Aの側壁に多結晶Siのサイドウォー
ル32を残存させる。
第６工程（第２図（ｆ）参照） この多結晶Si膜31′、サイドウォール32をマスクと
し、反応性気体としてCHF3/Heを用いたRIE法により、Si
3N4からなる絶縁膜27、SiO2からなる絶縁膜26、ゲート
絶縁膜23を除去してスルーホール27Aを形成して、転送
トランジスタのn+型ドレイン領域の表面を露出する。
し、反応性気体としてCHF3/Heを用いたRIE法により、Si
3N4からなる絶縁膜27、SiO2からなる絶縁膜26、ゲート
絶縁膜23を除去してスルーホール27Aを形成して、転送
トランジスタのn+型ドレイン領域の表面を露出する。
第７工程〜第９工程 この製造工程は第１実施例と格別異なるところはな
い。
い。
この実施例によると、開口28Aは第１実施例より１層
分だけ深くなるため、サイドウォール32の高さが高く、
マスクとしてより安定に作用する効果が生じる。
分だけ深くなるため、サイドウォール32の高さが高く、
マスクとしてより安定に作用する効果が生じる。
しかし、その反面、サイドウォール32とワード線WLの
間が接近するため、両者の絶縁耐圧が厳しくなる。
間が接近するため、両者の絶縁耐圧が厳しくなる。
（３）第３実施例 第３図（ａ）〜（ｆ）は、本発明の第３実施例にかか
る製造工程説明図である。
る製造工程説明図である。
この図における符号は、27Aがスルーホール、28Aが開
口、33がSiO2膜である他は第１図において同符号を付し
て説明したものと同じである。
口、33がSiO2膜である他は第１図において同符号を付し
て説明したものと同じである。
第１工程〜第２工程（第３図（ａ）〜第３図（ｂ）参
照） この工程は、第１実施例の第１工程〜第２工程と同じ
である。
照） この工程は、第１実施例の第１工程〜第２工程と同じ
である。
第３工程（第３図（ｃ）参照） Si4N4からなる絶縁膜27、SiO2からなるスペーサ膜2
8、不純物を含有した多結晶Si膜29′、SiO2からなるス
ペーサ膜30、不純物を含有したポリSi膜31′をこの順
で、各々500Åの厚さにCVD法により形成し、さらにその
上に200Å程度の厚さの第１導電膜を保護するSiO2膜33
を形成する。
8、不純物を含有した多結晶Si膜29′、SiO2からなるス
ペーサ膜30、不純物を含有したポリSi膜31′をこの順
で、各々500Åの厚さにCVD法により形成し、さらにその
上に200Å程度の厚さの第１導電膜を保護するSiO2膜33
を形成する。
そして、フォトリソグラフィー技術とRIE技術を用い
て、上記のSiO2膜33、多結晶Si膜31′、スペーサ膜30、
多結晶Si膜29′、スペーサ膜28を選択的に除去してSi3N
4からなる絶縁膜27に達する開口28Aを形成する。
て、上記のSiO2膜33、多結晶Si膜31′、スペーサ膜30、
多結晶Si膜29′、スペーサ膜28を選択的に除去してSi3N
4からなる絶縁膜27に達する開口28Aを形成する。
第４工程（第２図（ｄ）参照） CVD法により、多結晶Si膜32′を厚さ2000Åの厚さに
成長する。
成長する。
第５工程（第３図（ｅ）参照） RIE法によって、多結晶Si膜32′を選択エッチング
（垂直エッチング）して、開口28Aの側壁に多結晶Siの
サイドウォール32を形成する。
（垂直エッチング）して、開口28Aの側壁に多結晶Siの
サイドウォール32を形成する。
第６工程（第３図（ｆ）参照） この製造工程およびそれ以降の製造工程は、第２実施
例、第１実施例と異なるところはない。
例、第１実施例と異なるところはない。
この実施例によると、第２実施例の第３工程までと同
様に、第２絶縁膜27、スペーサ膜28、多結晶Si膜29′、
スペーサ膜30、多結晶Si膜31′を形成した後、さらにそ
の上に200Å程度の厚さのSiO2膜33を形成する。
様に、第２絶縁膜27、スペーサ膜28、多結晶Si膜29′、
スペーサ膜30、多結晶Si膜31′を形成した後、さらにそ
の上に200Å程度の厚さのSiO2膜33を形成する。
このSiO2膜33は、第５工程において、多結晶Siのサイ
ドウォール32を形成する際に、最上層の多結晶Si膜31′
を保護するものであり、第３図（ｆ）の工程において、
Si3N4からなる絶縁膜27をエッチングする際にマスクと
してより安定に作用する。
ドウォール32を形成する際に、最上層の多結晶Si膜31′
を保護するものであり、第３図（ｆ）の工程において、
Si3N4からなる絶縁膜27をエッチングする際にマスクと
してより安定に作用する。
なお、この最上層SiO2膜33は、第３図（ｆ）の工程に
おいて、SiO2膜26が除去されるときに同時に除去され
る。
おいて、SiO2膜26が除去されるときに同時に除去され
る。
（４）第４実施例 第４図（ａ）〜（ｆ）は、本発明の第４実施例にかか
る製造工程説明図である。
る製造工程説明図である。
この図における符号は、27Aがスルーホール、28Aが開
口、33がSiO2膜、34がSOG（Spin on Glass）層またはPS
G（リン珪酸ガラス）層である他は第１図において同符
号を付して説明したものと同じである。
口、33がSiO2膜、34がSOG（Spin on Glass）層またはPS
G（リン珪酸ガラス）層である他は第１図において同符
号を付して説明したものと同じである。
第１工程〜第２工程（第４図（ａ）〜第４図（ｂ）参
照） この工程は、第１実施例の第１工程〜第２工程と同じ
である。
照） この工程は、第１実施例の第１工程〜第２工程と同じ
である。
第３工程（第４図（ｃ）参照） 第２工程において、SiO2からなる絶縁膜26を形成し、
ビット線BLを形成した後、その上面にSOG（Spin on Gla
ss）層を形成し、またはPSG（リン珪酸ガラス）のリフ
ロー層34を形成することによって、表面の段差を解消し
て平坦化し、その後、Si3N4からなる絶縁膜27、SiO2か
らなるスペーサ膜28、多結晶Si膜29′、SiO2からなるス
ペーサ膜30、多結晶Si膜31′をこの順で形成し、さらに
その上に200Å程度の厚さのSiO2膜33を形成する。
ビット線BLを形成した後、その上面にSOG（Spin on Gla
ss）層を形成し、またはPSG（リン珪酸ガラス）のリフ
ロー層34を形成することによって、表面の段差を解消し
て平坦化し、その後、Si3N4からなる絶縁膜27、SiO2か
らなるスペーサ膜28、多結晶Si膜29′、SiO2からなるス
ペーサ膜30、多結晶Si膜31′をこの順で形成し、さらに
その上に200Å程度の厚さのSiO2膜33を形成する。
そして、スォトリソグラフィー技術とRIE技術を用い
て、上記のSiO2膜33、多結晶Si膜31′、スペーサ膜30、
多結晶Si膜29′、スペーサ膜28を選択的に除去してSi3N
4膜27に達する開口28Aを形成する。
て、上記のSiO2膜33、多結晶Si膜31′、スペーサ膜30、
多結晶Si膜29′、スペーサ膜28を選択的に除去してSi3N
4膜27に達する開口28Aを形成する。
第４工程（第４図（ｄ）参照） CVD法により、多結晶Si膜32′を厚さ2000Åの厚さに
成長する。
成長する。
第５工程（第４図（ｅ）参照） RIE法によって、多結晶Si膜32′を異方性エッチング
して、開口28Aの側壁に多結晶Siのサイドウォール32を
形成する。
して、開口28Aの側壁に多結晶Siのサイドウォール32を
形成する。
第６工程（第４図（ｆ）参照） この製造工程およびその後の工程は第３実施例、第１
実施例と格別異なるところはない。
実施例と格別異なるところはない。
この実施例は、前記の最上層SiO2膜33の除去が、これ
を形成する表面に存在する段差部で不完全になりやすい
場合に有効である。
を形成する表面に存在する段差部で不完全になりやすい
場合に有効である。
この工程において、異方性エッチング（垂直エッチン
グ）してスルーホールを形成する際に、表面に存在する
段差部に最上層のSiO2膜33が残ると、第１実施例の第８
工程（第１図（ｈ）参照）の蓄積電極のパターニング工
程において、多結晶Si膜のパターン形成が不完全となっ
て、余分な多結晶Si膜が残存することになる。
グ）してスルーホールを形成する際に、表面に存在する
段差部に最上層のSiO2膜33が残ると、第１実施例の第８
工程（第１図（ｈ）参照）の蓄積電極のパターニング工
程において、多結晶Si膜のパターン形成が不完全となっ
て、余分な多結晶Si膜が残存することになる。
この残存した多結晶Si膜は、第１実施例における第９
工程（第１図（ｉ）参照）で、HFによって等方性エッチ
ングする際に剥離して飛散し、ごみの原因となって、そ
の後の工程における歩留りの低下を招くことになる。
工程（第１図（ｉ）参照）で、HFによって等方性エッチ
ングする際に剥離して飛散し、ごみの原因となって、そ
の後の工程における歩留りの低下を招くことになる。
本実施例においては、この弊害を除くため、全体を平
坦化した後にSi3N4膜27以降の成膜を行いSiO2膜33が完
全に除去できるようにしている。
坦化した後にSi3N4膜27以降の成膜を行いSiO2膜33が完
全に除去できるようにしている。
以上説明したように、本発明によれば、後にFinの翼
となる多結晶Si膜からなる複数の第１導電膜と、その層
間に介在させるエッチング可能な材料からなるスペーサ
膜の積層構造体に開口を設け、最上層の第１導電膜と、
この開口の周壁上に形成され、複数の第１導電膜を接続
する多結晶Siからなるサイドウォールである第２導電膜
をマスクとして、その下のソース領域またはドレイン領
域上に形成されている絶縁膜にスルーホールを形成し、
さらにこのスルーホールの周壁に延在して形成された第
３導電膜によって、第２導電膜とソース領域またはドレ
イン領域との間を接続したため、フォトリソグラフィー
技術の限界を超える微細なスルーホールを再現性よく形
成することができ、半導体記憶装置の高集積化に寄与す
るところが大きい。
となる多結晶Si膜からなる複数の第１導電膜と、その層
間に介在させるエッチング可能な材料からなるスペーサ
膜の積層構造体に開口を設け、最上層の第１導電膜と、
この開口の周壁上に形成され、複数の第１導電膜を接続
する多結晶Siからなるサイドウォールである第２導電膜
をマスクとして、その下のソース領域またはドレイン領
域上に形成されている絶縁膜にスルーホールを形成し、
さらにこのスルーホールの周壁に延在して形成された第
３導電膜によって、第２導電膜とソース領域またはドレ
イン領域との間を接続したため、フォトリソグラフィー
技術の限界を超える微細なスルーホールを再現性よく形
成することができ、半導体記憶装置の高集積化に寄与す
るところが大きい。
また、蓄積容量を大きくするため、Finの翼となる第
１導電膜を複数にしても、マスクの形成やスルーホール
の形成等の工程数が増加することがなく、製造コストの
低減に寄与する。
１導電膜を複数にしても、マスクの形成やスルーホール
の形成等の工程数が増加することがなく、製造コストの
低減に寄与する。
第１図（ａ）〜（ｉ）は、本発明の第１実施例にかかる
製造工程説明図、第２図（ａ）〜（ｆ）は、本発明の第
２実施例にかかる製造工程説明図、第３図（ａ）〜
（ｆ）は、本発明の第３実施例にかかる製造工程説明
図、第４図（ａ）〜（ｆ）は、本発明の第４実施例にか
かる製造工程説明図、第５図（ａ）〜（ｉ）は、先に本
発明者によって提案された半導体記憶装置の製造工程説
明図である。 21……ｐ型Si基板、22……SiO2からなる素子間分離絶縁
膜、23……SiO2からなるゲート絶縁膜、24……ソース領
域、25……ドレイン領域、26……SiO2からなる絶縁膜、
26A……ビット線コンタクト窓、27……Si3N4からなる絶
縁膜、28、30……SiO2からなるスペーサ膜、28A……ス
ルーホール、29A、31A……開口、29′、31′、31″3
2′、……多結晶Si膜、32……サイドウォール、33……S
iO2膜、34……SOG層またはPSG層、WL……ワード線、BL
……ビット線
製造工程説明図、第２図（ａ）〜（ｆ）は、本発明の第
２実施例にかかる製造工程説明図、第３図（ａ）〜
（ｆ）は、本発明の第３実施例にかかる製造工程説明
図、第４図（ａ）〜（ｆ）は、本発明の第４実施例にか
かる製造工程説明図、第５図（ａ）〜（ｉ）は、先に本
発明者によって提案された半導体記憶装置の製造工程説
明図である。 21……ｐ型Si基板、22……SiO2からなる素子間分離絶縁
膜、23……SiO2からなるゲート絶縁膜、24……ソース領
域、25……ドレイン領域、26……SiO2からなる絶縁膜、
26A……ビット線コンタクト窓、27……Si3N4からなる絶
縁膜、28、30……SiO2からなるスペーサ膜、28A……ス
ルーホール、29A、31A……開口、29′、31′、31″3
2′、……多結晶Si膜、32……サイドウォール、33……S
iO2膜、34……SOG層またはPSG層、WL……ワード線、BL
……ビット線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8242 H01L 27/108 H01L 21/822 H01L 27/04
Claims (8)
- 【請求項１】転送トランジスタと蓄積容量からなるメモ
リセルを有し、 該蓄積容量は、該転送トランジスタのソース領域または
ドレイン領域に接続された蓄積電極と、該蓄積電極と誘
電体層を挟んで対向する他方の電極によって構成され、 該蓄積電極が、該転送トランジスタのソース領域または
ドレイン領域上の絶縁膜に形成されたスルーホールの外
側周囲に形成された複数の第１導電膜と、該複数の第１
導電膜を接続する第２導電膜と、少なくとも一部が該第
２導電膜上に積層され、該スルーホールの周壁に延在
し、該スルーホールの底部において該ソース領域または
ドレイン領域に接続される第３導電膜、 とから形成されていることを特徴とする半導体記憶装
置。 - 【請求項２】蓄積電極の一部を構成する複数の第１導電
膜が、転送トランジスタのソース領域またはドレイン領
域上の絶縁膜に形成されたスルーホールの外側周囲にお
いて、実質的に平坦な形状に形成されていることを特徴
とする請求項１記載の半導体記憶装置。 - 【請求項３】転送トランジスタのソース領域またはドレ
イン領域上に１層あるいは２層以上の絶縁膜を形成する
工程と、 該絶縁層の上に、エッチング可能な材料からなるスペー
サ膜及び第１導電膜をこの順で交互に複数回積層して形
成する工程と、 該スペーサ膜と第１導電膜を交互に複数回形成した積層
構造体に、最下層の該スペーサ膜を残して開口を設ける
工程と、 該開口の周壁に選択的に第２導電膜を形成して複数の第
１導電膜を接続する工程と、 該第１導電膜と第２導電膜をマスクにして、最下層の該
スペーサ膜および該絶縁膜を除去することによりスルー
ホールを形成し、転送トランジスタのソース領域または
ドレイン領域の表面を露出する工程と、 少なくとも一部が該第２導電膜上に積層され、該スルー
ホールの周壁に延在し、該スルーホールの底部において
該ソース領域またはドレイン領域に接続される第３導電
膜を形成する工程と、 該第１導電膜と第３導電膜を所定の蓄積電極形状にパタ
ーニングする工程と、 を含んでなることを特徴とする半導体記憶装置の製造方
法。 - 【請求項４】エッチング可能な材料からなるスペーサ膜
と第１導電膜を交互に複数回形成して形成した積層構造
体に、最下層の該スペーサ膜とともに開口を設けること
を特徴とする請求項３記載の半導体記憶装置の製造方
法。 - 【請求項５】エッチング可能な材料からなるスペーサ膜
と第１導電膜をこの順で交互に複数回積層して形成し、
最上層の第１導電膜の上に、第１導電膜保護膜を形成し
た後に、この積層構造体に開口を設けることを特徴とす
る請求項３記載の半導体記憶装置の製造方法。 - 【請求項６】転送トランジスタのソース領域またはドレ
イン領域上の絶縁膜表面に他の絶縁体を適用してその表
面を平坦化した後に、エッチング可能な材料からなるス
ペーサ膜と第１導電膜を交互に複数回積層して形成する
ことを特徴とする請求項３記載の半導体記憶装置の製造
方法。 - 【請求項７】第２導電膜を、一様の厚さに形成した導電
膜を異方性エッチングすることによって形成することを
特徴とする請求項３記載の半導体記憶装置の製造方法。 - 【請求項８】第１導電膜と第３導電膜を同一のマスクで
パターニングすることを特徴とする請求項３記載の半導
体記憶装置の製造方法。
Priority Applications (11)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234585A JP2906350B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体記憶装置及びその製造方法 |
| EP96118058A EP0764974B1 (en) | 1990-03-08 | 1991-03-06 | Layer structure having contact hole and method of producing the same |
| DE69133410T DE69133410T2 (de) | 1990-03-08 | 1991-03-06 | Schichtstruktur mit einem Kontaktloch für Flossenkondensatoren in Drams und Verfahren zur Herstellung derselben |
| EP04008542A EP1465248A1 (en) | 1990-03-08 | 1991-03-06 | Layer structure having contact hole and method of producing the same |
| DE69133534T DE69133534T2 (de) | 1990-03-08 | 1991-03-06 | Schichtstruktur mit Kontaktöffnung und Verfahren zur Herstellung derselben |
| EP91103412A EP0449000B1 (en) | 1990-03-08 | 1991-03-06 | Layer structure having contact hole for fin-shaped capacitors in DRAMS and method of producing the same |
| KR1019910003763A KR950014854B1 (ko) | 1990-03-08 | 1991-03-08 | 콘택트홀(Contact hole)을 갖는 적층체 및 그의 제조방법과, 이 적층체를 사용한 핀(fin)형 콘덴서 및 그의 제조방법과 이 핀형 콘덴서를 갖는 다이나믹 랜덤 억세스 메모리(Dynamic random access memory) |
| US08/451,904 US5705420A (en) | 1990-03-08 | 1995-05-26 | Method of producing a fin-shaped capacitor |
| US08/453,509 US6144058A (en) | 1990-03-08 | 1995-05-30 | Layer structure having contact hole, method of producing the same, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor and dynamic random access memory having the fin-shaped capacitor |
| US09/666,842 US6528369B1 (en) | 1990-03-08 | 2000-09-21 | Layer structure having contact hole and method of producing same |
| US10/354,088 US20030134470A1 (en) | 1990-03-08 | 2003-01-30 | Layer structure having contact hole, fin-shaped capacitor using the layer structure, method of producing the fin-shaped capacitor, and dynamic random access memory having the fin-shaped capacitor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234585A JP2906350B2 (ja) | 1990-09-06 | 1990-09-06 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04116865A JPH04116865A (ja) | 1992-04-17 |
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