CN1121067C - 堆叠电容器的柱状底部存储节点的制造方法 - Google Patents
堆叠电容器的柱状底部存储节点的制造方法 Download PDFInfo
- Publication number
- CN1121067C CN1121067C CN98122958A CN98122958A CN1121067C CN 1121067 C CN1121067 C CN 1121067C CN 98122958 A CN98122958 A CN 98122958A CN 98122958 A CN98122958 A CN 98122958A CN 1121067 C CN1121067 C CN 1121067C
- Authority
- CN
- China
- Prior art keywords
- layer
- dielectric layer
- storage node
- silicon
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000003860 storage Methods 0.000 title claims abstract description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 32
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000013078 crystal Substances 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 11
- 238000003973 irrigation Methods 0.000 claims description 9
- 230000002262 irrigation Effects 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 230000008021 deposition Effects 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 4
- 238000001259 photo etching Methods 0.000 claims description 4
- 235000012239 silicon dioxide Nutrition 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000004062 sedimentation Methods 0.000 description 10
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 238000002425 crystallisation Methods 0.000 description 3
- 230000008025 crystallization Effects 0.000 description 3
- SVXHDONHRAZOCP-UHFFFAOYSA-N ethane;silicon Chemical compound [Si].CC SVXHDONHRAZOCP-UHFFFAOYSA-N 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000003701 mechanical milling Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 229910000040 hydrogen fluoride Inorganic materials 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
一种堆叠电容器的柱状底部存储节点的方法包括：在基底上形成一第一介电层；在第一介电层上形成一氮化硅层；光刻及蚀刻第一介电层和氮化硅层直至到达该基底，以形成一接触窗口；在接触窗口形成一导电插塞；在氮化硅层和插塞之上形成一第二介电层；光刻及蚀刻第二介电层，藉以在插塞上形成一沟渠；在沟槽中填满一非晶硅层；移除第二介电层的残留部分；以及在非晶硅层上形成一半球型硅晶粒多晶硅层。
Description
技术领域
本发明涉及一种动态随机存取存储器(DRAM)的制造方法，特别是涉及一种使用非晶硅和半球型硅晶粒(HSG)多晶硅的堆叠电容器的柱状底部存储节点的制造方法。
背景技术
现已有缩减存储单元的尺寸以增加集成度，以增加一DRAM晶片的存储容量的趋势。当DRAM的尺寸减小，使用在DRAM的电容器的容量也相对缩小。
DRAM的存储单元一般包括存储电容器和存取晶体管。随着大型集成度DRAM元件的出现，该元件的尺寸已愈来愈小以致单一存储单元的可用面积变得非常小。这使电容器的面积减少，导致存储单元的电容量减少。
一种增加电容器面积的方法，是在非晶硅上形成半球型硅晶粒多晶硅且增加电容器高度。然而，增加电容器高度迫使非晶硅层增加，其迫使非晶硅层的沉积时间增加。沉积时间的增加，导致非晶硅结晶化。非晶硅层的结晶化会抑制硅的迁移，导致在非晶硅上的半球型硅晶粒难以形成。对于非晶硅沉积，大多使用硅甲烷(SiH4)为反应气体。虽然使用硅乙烷(Si2H6)可减少沉积时间，但改变现行的设备需求非常昂贵。
发明内容
因此，本发明的目的是一种能降低非晶硅结晶且使用现有的设备来制造堆叠电容器的改进方法。
为实现上述目的，本发明提供一种堆叠电容器的柱状底部存储节点的方法，包括下列步骤：(1)在基底上形成一第一介电层；(2)在第一介电层上形成一氮化硅层；(3)光刻及蚀刻第一介电层和氮化硅层直至到达基底，以形成一接触窗口；(4)在氮化硅层上，形成一第一导电层填入前述接触窗口；(5)移除一部分在第一介电层上的第一导电层，藉以在接触窗口形成一插塞；(6)在氮化硅层和插塞之上形成一第二介电层；(7)光刻及蚀刻第二介电层，藉以在插塞上形成一沟渠；(8)在该沟渠中填满非晶硅层；(9)移除一部分在第二介电层上的非晶硅层；(10)移除第二介电层的残留部分；以及(11)在非晶硅层上形成一半球型硅晶粒多晶硅层。
附图说明
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合附图作详细说明。附图中：
图1A-1C是一半导体基底的剖面图，图示使用现有技术方法形成一堆叠存储节点的步骤；
图2-7是一半导体基底的剖面图，图示本发明形成一电容器的基底存储节点的过程。
具体实施方式
本发明将配合附图详细叙述。本发明提出一种堆叠电容器的制造方法，此堆叠电容器具有更高的存储单元电容量与更高的集成度。
现有技术的方法请参考图1A-1C，首先请参考图1A，在一基底100上形成一介电层102。接着，形成一接触窗口104。然后，在介电层102上形成非晶硅层106。之后，使用一光致抗蚀剂层108当掩模，蚀刻非晶硅层106。接着，去除光致抗蚀剂层108，形成如图1B所示的结构。之后，在非晶硅层106上形成半球型硅晶粒多晶硅110，完成如图1C所示的底部存储节点。
在此现有技术中，藉由增加非晶硅层106的厚度以增加堆叠底部存储节点的高度，而增加存储电荷的面积。然而，增加非晶硅层106的厚度需要较长的沉积时间。
较长的沉积时间会使非晶硅层106结晶化，而导致半球型硅晶粒多晶硅110形成不良。
本发明的描述从图2绘示的半导体基底112开始，如本领域的技术人员所知，基底可以包括一半导体晶片、在晶片上的有源与无源元件、和在晶片表面形成的各层。术语“基底”表示包括在一半导体晶片上的元件和覆盖该晶片的各层。
在图2中，在基底112上形成一第一介电层114。第一介电层114可由二氧化硅、硼磷硅玻璃(BPSG)、旋涂式玻璃(SOG)、或任何相关组合形成。第一介电层114的厚度最好约1,000到2,000埃。接着，藉由使用传统技术在第一介电层114上形成一氮化硅层115。在此优选实施例中，氮化硅层115由低压化学气相沉积法(LPCVD)沉积，使用二氯甲烷当沉积源，在温度约700到800℃之间，在压力约0.1到1乇之间。氮化硅层115的厚度约50到200埃之间。形成氮化硅层115，用以作为蚀刻终止层。
接着，一接触窗口116使用传统光刻和蚀刻技术制成。蚀刻程度控制在到达基底112时终止。此外，接触窗口116照例置于在DRAM存储单元的存取晶体管的漏极上。
在第一介电层114上，一沉积且掺杂(in-situ doped，又称即时掺杂)多晶硅层沉积入该接触窗口116，且最好使用传统化学气相沉积法(CVD)。接着蚀刻该多晶硅层，最好使用反应性离子蚀刻法(RIE)或化学机械研磨法(CMP)。蚀刻在到达氮化硅层115时停止，在接触窗口116内留下一多晶硅插塞118。在氮化硅层115和多晶硅插塞118之上沉积一第二介电层120。第二介电层120可由二氧化硅、BPSG、SOG、或任何相关组合所形成。第二介电层120的厚度最好约4,000到15,000埃。
参考图3，使用传统光刻与蚀刻技术在第二介电层120形成一沟渠122。例如，一光致抗蚀剂层124可沉积在第二介电层120之上。接着，光致抗蚀剂层124曝光且显影以显露出沟渠122。第二介电层120用氮化硅层115当蚀刻终止层进行蚀刻，然后剥除光致抗蚀剂层124。
参考图4，在第二介电层120之上，一非晶硅层126使用任何已知传统技术沉积入该沟渠，例如使用硅甲烷或硅乙烷当该反应气体。最好，在第二介电层120上的非晶硅层126的厚度约3,000埃。非晶硅层126的沉积温度最好低于550℃。
参考图5，在第二介电层120上的部分非晶硅层126使用传统蚀刻技术或由化学机械研磨法(CMP)移除。
参考图6，藉由任何传统技术移除残留的第二介电层120。例如，第二介电层120可藉由传统湿式氧化蚀刻移除。蚀刻剂可使用稀释氟化氢溶液。
参考图7，在非晶硅层126上形成半球型硅晶粒多晶硅128。半球型硅晶粒多晶硅128藉由高温真空回火形成。高真空回火温度最好在560和660℃之间。最好半球型硅晶粒多晶硅128使用高真空晶种技术或外延技术形成。简单的说，使用硅甲烷或硅乙烷在非晶硅126表面成晶。于是，底部存储节点形成。
最后，使用传统沉积的介电层和顶部存储节点完成电容器。这些传统“完成”步骤在该技术上已经知晓，在此就不再多加讨论。
本发明增加生产率并且降低或减少非晶硅126结晶化以改进半球型硅晶粒多晶硅成长。这是藉由缩短非晶硅层的沉积时间而达成。该非晶硅层沿着沟渠122壁上形成，其意指沿第二介电层的侧壁。因此，沉积时间是依据沟渠122的宽度，甚于非晶硅层的高度(或厚度)。堆叠的宽度短于堆叠的高度可得到更短的沉积时间。再者，有更进一步降低堆叠的宽度和增加高度使该电容器的尺寸降低的趋势。因此，在本发明下的非晶硅层的沉积时间将更进一步比现有技术方法的沉积时间缩短。
虽然本发明已结合一优选实施例揭露如上，但是其并非用以限定本发明，本领域的技术人员，在不脱离本发明的精神和范围内，可作出各种更动与润饰，因此本发明的保护范围应当由后附的权利要求所界定。
Claims (5)
1.一种堆叠电容器的柱状底部存储节点的制造方法，包括下列步骤：
在一基底上形成一第一介电层；
在该第一介电层上形成一氮化硅层；
光刻及蚀刻该第一介电层和该氮化硅层直至到达该基底，以形成一接触窗口；
在该接触窗口形成一导电插塞；
在该氮化硅层和该插塞之上形成一第二介电层；
光刻及蚀刻该第二介电层，藉以在该插塞上形成一沟渠；
在该沟渠中填满一非晶硅层；
移除该第二介电层的残留部分；以及
在该非晶硅层上形成一半球型硅晶粒多晶硅层。
2.如权利要求1所述的堆叠电容器的柱状底部存储节点的制造方法，其中该第一介电层和该第二介电层是由二氧化硅、硼磷硅玻璃、旋涂式玻璃、或任何相关组合所形成。
3.如权利要求1所述的堆叠电容器的柱状底部存储节点的制造方法，其中该导电插塞是由即时掺杂多晶硅形成。
4.如权利要求1所述的堆叠电容器的柱状底部存储节点的制造方法，其中该氮化硅层是由氮化硅形成。
5.如权利要求1所述的堆叠电容器的柱状底部存储节点的制造方法，更进一步包括下列步骤：在该底部存储节点上沉积一第三介电层；以及在该第三介电层上形成一顶部存储节点。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/170,861 US6291294B1 (en) | 1998-10-13 | 1998-10-13 | Method for making a stack bottom storage node having reduced crystallization of amorphous polysilicon |
| US170861 | 1998-10-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1250950A CN1250950A (zh) | 2000-04-19 |
| CN1121067C true CN1121067C (zh) | 2003-09-10 |
Family
ID=22621581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN98122958A Expired - Lifetime CN1121067C (zh) | 1998-10-13 | 1998-11-30 | 堆叠电容器的柱状底部存储节点的制造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6291294B1 (zh) |
| CN (1) | CN1121067C (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200032789A (ko) * | 2018-09-18 | 2020-03-27 | 에스케이하이닉스 주식회사 | 반도체 집적 회로 장치의 콘택 플러그 형성방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2833545B2 (ja) * | 1995-03-06 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5650351A (en) * | 1996-01-11 | 1997-07-22 | Vanguard International Semiconductor Company | Method to form a capacitor having multiple pillars for advanced DRAMS |
| US5681773A (en) * | 1996-10-28 | 1997-10-28 | Vanguard International Semiconductor Corp. | Method for forming a DRAM capacitor |
| US5837581A (en) * | 1997-04-04 | 1998-11-17 | Vanguard International Semiconductor Corporation | Method for forming a capacitor using a hemispherical-grain structure |
| US5994181A (en) * | 1997-05-19 | 1999-11-30 | United Microelectronics Corp. | Method for forming a DRAM cell electrode |
| US5866455A (en) * | 1997-10-20 | 1999-02-02 | Texas Instruments - Acer Incorporated | Method for forming a dram cell with a multiple pillar-shaped capacitor |
| TW364205B (en) * | 1997-12-19 | 1999-07-11 | United Microelectronics Corp | Method for producing DRAM capacitor |
-
1998
- 1998-10-13 US US09/170,861 patent/US6291294B1/en not_active Expired - Lifetime
- 1998-11-30 CN CN98122958A patent/CN1121067C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6291294B1 (en) | 2001-09-18 |
| CN1250950A (zh) | 2000-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5793077A (en) | DRAM trench capacitor with recessed pillar | |
| US5940713A (en) | Method for constructing multiple container capacitor | |
| KR100432772B1 (ko) | 고체소자용캐패시터제조방법 | |
| US6238972B1 (en) | Method for increasing capacitance | |
| US6127220A (en) | Manufacturing method for a capacitor in an integrated storage circuit | |
| CN1123928C (zh) | 动态随机存取存储器电容器及其下电极的制造方法 | |
| US6103568A (en) | Manufacturing method of cylindrical stacked electrode | |
| CN1121067C (zh) | 堆叠电容器的柱状底部存储节点的制造方法 | |
| KR100547541B1 (ko) | 캐패시터와메모리구조및방법 | |
| JP2712926B2 (ja) | 半導体記憶装置の製造方法 | |
| US6162680A (en) | Method for forming a DRAM capacitor | |
| US6232240B1 (en) | Method for fabricating a capacitor | |
| US6444524B1 (en) | Method for forming a trench capacitor | |
| KR0151063B1 (ko) | 실린더 모양의 스토리지 전극을 가지는 커패시터 제조방법 | |
| KR100431739B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| US6133089A (en) | Method for fabricating a DRAM capacitor | |
| KR20010004798A (ko) | 커패시터의 전하저장전극 형성방법 | |
| CN1107348C (zh) | 生产动态随机存取存储器的方法 | |
| KR100255658B1 (ko) | Hsg 실리콘층을 갖는 스토리지 전극 제조방법 | |
| KR100632588B1 (ko) | 반도체소자의 캐패시터 제조방법 | |
| CN1121059C (zh) | 制造电容器的叉型下电极的方法 | |
| CN1542943A (zh) | 瓶型沟槽电容的制造方法 | |
| KR100265329B1 (ko) | 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법 | |
| KR0168344B1 (ko) | 반구형 그레인 실리콘을 갖는 커패시터의 스토리지 전극의 제조방법 | |
| KR100275947B1 (ko) | 반도체의커패시터제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| C53 | Correction of patent of invention or patent application | ||
| CB02 | Change of applicant information |
Applicant after: Taiwan Semiconductor Manufacturing Co.,Ltd. Applicant before: Worldwide Semiconductor Manufacturing Corp. |
|
| COR | Change of bibliographic data |
Free format text: CORRECT: APPLICANT; FROM: SHIDA INTEGRATED CIRCUIT CO., LTD. TO: TAIWAN SEMICONDUCTOR MFG |
|
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term |
Granted publication date: 20030910 |
|
| CX01 | Expiry of patent term |