JPH06342889A - 高容積キャパシタをもつ高集積半導体装置の製造方法 - Google Patents
高容積キャパシタをもつ高集積半導体装置の製造方法Info
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- JPH06342889A JPH06342889A JP4111667A JP11166792A JPH06342889A JP H06342889 A JPH06342889 A JP H06342889A JP 4111667 A JP4111667 A JP 4111667A JP 11166792 A JP11166792 A JP 11166792A JP H06342889 A JPH06342889 A JP H06342889A
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/06—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising selenium or tellurium in uncombined form other than as impurities in semiconductor bodies of other materials
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- H01L21/108—Provision of discrete insulating layers, i.e. non-genetic barrier layers
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Abstract
(57)【要約】
【目的】 特定条件に係わらずセルキャパシタの有効面
積を増加させるためのキャパシタを含む高集積半導体メ
モリ装置の製造方法を提供する。 【構成】 半導体基板上に伝導性構造物を形成し、前記
構造物上に食刻マスクを形成した後前記伝導性構造物を
エッチングし第１電極部を形成し、前記第１電極部上に
誘電体膜および第２電極部を形成する。ピンホール９を
含む絶縁膜２２、例えばシリコン窒化膜を前記導電層４
０または伝導性構造物上に形成し、これを酸化性雰囲気
下に露出させ導電層４０または伝導性構造物の表面部位
を酸化させエッチングマスクである酸化シリコンアイル
ランド４４を形成する。 【効果】 限定された特定条件を要求しないので工程が
簡単であり、有効セルキャパシタの面積を制限なしに増
加させられ、各種キャパシタに適用できる。
積を増加させるためのキャパシタを含む高集積半導体メ
モリ装置の製造方法を提供する。 【構成】 半導体基板上に伝導性構造物を形成し、前記
構造物上に食刻マスクを形成した後前記伝導性構造物を
エッチングし第１電極部を形成し、前記第１電極部上に
誘電体膜および第２電極部を形成する。ピンホール９を
含む絶縁膜２２、例えばシリコン窒化膜を前記導電層４
０または伝導性構造物上に形成し、これを酸化性雰囲気
下に露出させ導電層４０または伝導性構造物の表面部位
を酸化させエッチングマスクである酸化シリコンアイル
ランド４４を形成する。 【効果】 限定された特定条件を要求しないので工程が
簡単であり、有効セルキャパシタの面積を制限なしに増
加させられ、各種キャパシタに適用できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置の製造
方法に関するもので、特に食刻マスクでピンホールが形
成されている絶縁膜のピンホールを通じて形成された酸
化シリコンアイルランドを利用し、セルキャパシタンス
増加を図る高容積キャパシタをもつ高集積半導体装置の
製造方法に関するものである。
方法に関するもので、特に食刻マスクでピンホールが形
成されている絶縁膜のピンホールを通じて形成された酸
化シリコンアイルランドを利用し、セルキャパシタンス
増加を図る高容積キャパシタをもつ高集積半導体装置の
製造方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭメモリセルにおいて、セルキャ
パシタンスの増加はメモリセルの読み出し能力を向上さ
せ、ソフトエラー率を減少させる役割をするのでセルの
メモリ特性を向上させるのに大きく寄与する。メモリセ
ルの集積度が増加することにより１つのチップで単位セ
ルが占める面積は縮むことになり、これは結果的にセル
キャパシタ領域の減少をもたらす。従って、集積度を増
加することにより単位面積当たりの静電容量が増加され
なければならない。
パシタンスの増加はメモリセルの読み出し能力を向上さ
せ、ソフトエラー率を減少させる役割をするのでセルの
メモリ特性を向上させるのに大きく寄与する。メモリセ
ルの集積度が増加することにより１つのチップで単位セ
ルが占める面積は縮むことになり、これは結果的にセル
キャパシタ領域の減少をもたらす。従って、集積度を増
加することにより単位面積当たりの静電容量が増加され
なければならない。
【０００３】最近セルキャパシタンスを増加させるため
の多くの研究報告が提出されてきたが、これらの大部分
はセルキャパシタを構成するストリッジ電極の構造に関
するものである。このような例としては、富士通社のピ
ン構造電極（３−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋ
ｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ
ＤＲＡＭＳ ｂｙ Ｔ．Ｅｍａ ｅｔ ａｌ．， Ｉ
ＥＤＭ １９８８，ｐｐ５９２〜５９５）、東芝社のボ
ックス構造電極（Ａ Ｎｅｗ Ｓｔａｃｋｅｄ Ｃａｐ
ａｃｉｔｏｒ Ｃｅｌｌ ｗｉｔｈ Ｔｈｉｎ Ｂｏｘ
Ｓｔｒａｃｔｕｒｅｄ Ｓｔａｒａｇｅ Ｎｏｄｅ
ｂｙ Ｓ． Ｉｎｏｕｅ ｅｔ ａｌ．， ＳＳＤＭ，
１９８９， ｐｐ１４１〜１４４）とＳＳＣ構造電極
（ＡＳｐｒｅａｄ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏ
ｒ （ＳＳＣ） Ｃｅｌｌｆｏｒ ６４Ｍｂｉｔ ＤＲ
ＡＭＳ ｂｙ Ｓ．Ｉｎｏｕｅ ｅｔ ａｌ．，ＩＥＤ
Ｍ １９８９， ｐｐ３１〜３４）および三菱社の円筒
構造電極（Ｎｏｖｅｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉ
ｔｏｒ Ｃｅｌｌ ｆｏｒ ６４Ｍｂ ＤＲＡＭ ｂｙ
Ｗ．Ｗａｋａｍｉｙａ ｅｔ ａｌ．， ＶＬＳＩ
ｔｅｃｈｎｏｌｏｇｙ ｓｙｍｐｏｓｉｕｍ， １９８
９， ｐｐ６９〜７０）等がある。だがストリッジ電極
の構造を改善し、セル静電容量を増加させようとする試
みはデザインルールの限界、複雑な工程によるエラー率
増加等の問題点がある。従って、前記した改善されたス
トリッジ電極は実用的でなく、これら問題点を克服する
新しいセルキャパシタ製造方法に対する必要性はさらに
高まった。
の多くの研究報告が提出されてきたが、これらの大部分
はセルキャパシタを構成するストリッジ電極の構造に関
するものである。このような例としては、富士通社のピ
ン構造電極（３−Ｄｉｍｅｎｓｉｏｎａｌ Ｓｔａｃｋ
ｅｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｆｏｒ １６Ｍ
ＤＲＡＭＳ ｂｙ Ｔ．Ｅｍａ ｅｔ ａｌ．， Ｉ
ＥＤＭ １９８８，ｐｐ５９２〜５９５）、東芝社のボ
ックス構造電極（Ａ Ｎｅｗ Ｓｔａｃｋｅｄ Ｃａｐ
ａｃｉｔｏｒ Ｃｅｌｌ ｗｉｔｈ Ｔｈｉｎ Ｂｏｘ
Ｓｔｒａｃｔｕｒｅｄ Ｓｔａｒａｇｅ Ｎｏｄｅ
ｂｙ Ｓ． Ｉｎｏｕｅ ｅｔ ａｌ．， ＳＳＤＭ，
１９８９， ｐｐ１４１〜１４４）とＳＳＣ構造電極
（ＡＳｐｒｅａｄ Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏ
ｒ （ＳＳＣ） Ｃｅｌｌｆｏｒ ６４Ｍｂｉｔ ＤＲ
ＡＭＳ ｂｙ Ｓ．Ｉｎｏｕｅ ｅｔ ａｌ．，ＩＥＤ
Ｍ １９８９， ｐｐ３１〜３４）および三菱社の円筒
構造電極（Ｎｏｖｅｌ Ｓｔａｃｋｅｄ Ｃａｐａｃｉ
ｔｏｒ Ｃｅｌｌ ｆｏｒ ６４Ｍｂ ＤＲＡＭ ｂｙ
Ｗ．Ｗａｋａｍｉｙａ ｅｔ ａｌ．， ＶＬＳＩ
ｔｅｃｈｎｏｌｏｇｙ ｓｙｍｐｏｓｉｕｍ， １９８
９， ｐｐ６９〜７０）等がある。だがストリッジ電極
の構造を改善し、セル静電容量を増加させようとする試
みはデザインルールの限界、複雑な工程によるエラー率
増加等の問題点がある。従って、前記した改善されたス
トリッジ電極は実用的でなく、これら問題点を克服する
新しいセルキャパシタ製造方法に対する必要性はさらに
高まった。
【０００４】セルキャパシタンスをストリッジ電極の構
造改善に依存せずストリッジ電極を構成する物質自体の
特性を利用し増加させる方法が提案された。例えば、文
献「Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔ
ｈｅ ２２ｎｄ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅ
ｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ， １９９０，
ｐｐ８６９〜８７２ （Ｙｏｓｈｉｏ Ｈａｙａｓｈ
ｉｄｅ ｄｔ ａｌ．） ａｎｄ ｐｐ８７３〜８７６
（Ｈ．Ｗａｔａｎａｂｅｅｔ ａｌ．）」ではでこぼ
こな表面をもつ多結晶シリコン層を提供し、ストリッジ
電極表面を増加させる技術が開示されている。
造改善に依存せずストリッジ電極を構成する物質自体の
特性を利用し増加させる方法が提案された。例えば、文
献「Ｅｘｔｅｎｄｅｄ Ａｂｓｔｒａｃｔｓ ｏｆ ｔ
ｈｅ ２２ｎｄ ｏｎ Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅ
ｖｉｃｅ ａｎｄ Ｍａｔｅｒｉａｌｓ， １９９０，
ｐｐ８６９〜８７２ （Ｙｏｓｈｉｏ Ｈａｙａｓｈ
ｉｄｅ ｄｔ ａｌ．） ａｎｄ ｐｐ８７３〜８７６
（Ｈ．Ｗａｔａｎａｂｅｅｔ ａｌ．）」ではでこぼ
こな表面をもつ多結晶シリコン層を提供し、ストリッジ
電極表面を増加させる技術が開示されている。
【０００５】Ｗａｔａｎａｂｅ ｅｔ ａｌ． の方法
によると、多結晶シリコンを低圧ＣＶＤ法により５５０
℃の温度で沈積する。この特定温度５５０℃は、膜の構
造が非晶質から多結晶構造に変わる遷移温度である。前
記温度で沈積された多結晶シリコン層の表面面積が異な
る温度で沈積されたものより約２倍程度大きい前記沈積
された多結晶シリコンを利用し半導体装置のキャパシタ
を形成する。
によると、多結晶シリコンを低圧ＣＶＤ法により５５０
℃の温度で沈積する。この特定温度５５０℃は、膜の構
造が非晶質から多結晶構造に変わる遷移温度である。前
記温度で沈積された多結晶シリコン層の表面面積が異な
る温度で沈積されたものより約２倍程度大きい前記沈積
された多結晶シリコンを利用し半導体装置のキャパシタ
を形成する。
【０００６】前記の方法によると、スタック型キャパシ
タのストリッジ電極に前記多結晶シリコン層を適用しキ
ャパシタンスを２倍に増加させられる。また、Ｈａｙａ
ｓｈｉｄｅ等は５７５℃でポリシリコンを蒸着させスト
リッジ電極を形成したとき、他の通常的な多結晶シリコ
ン電極と比較しキャパシタンスが１．５倍に増加するこ
とを教示している。
タのストリッジ電極に前記多結晶シリコン層を適用しキ
ャパシタンスを２倍に増加させられる。また、Ｈａｙａ
ｓｈｉｄｅ等は５７５℃でポリシリコンを蒸着させスト
リッジ電極を形成したとき、他の通常的な多結晶シリコ
ン電極と比較しキャパシタンスが１．５倍に増加するこ
とを教示している。
【０００７】また、文献「Ａ Ｃａｐａｃｉｔｏｒ−Ｏ
ｖｅｒ−Ｂｉｔ Ｌｉｎｅ （ＣＯＢ） Ｃｅｌｌ ｗ
ｉｔｈ ａ Ｈｅｍｉｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ
Ｓｔｏｒａｇｅ Ｎｏｄｅ ｆｏｒ ６４Ｍｂ ＤＲ
ＡＭＳ Ｍ．Ｓａｋａｏ ｅｔ ａｌ． ＩＥＤＭ，
ｐｐ６６５〜６５８（１９９０）」では前記のでこぼこ
な表面のストリッジ電極をもつＣＯＢ構造のキャパシタ
セルが記載されている。
ｖｅｒ−Ｂｉｔ Ｌｉｎｅ （ＣＯＢ） Ｃｅｌｌ ｗ
ｉｔｈ ａ Ｈｅｍｉｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ
Ｓｔｏｒａｇｅ Ｎｏｄｅ ｆｏｒ ６４Ｍｂ ＤＲ
ＡＭＳ Ｍ．Ｓａｋａｏ ｅｔ ａｌ． ＩＥＤＭ，
ｐｐ６６５〜６５８（１９９０）」では前記のでこぼこ
な表面のストリッジ電極をもつＣＯＢ構造のキャパシタ
セルが記載されている。
【０００８】図１は前記論文に記載されたＣＯＢセル製
造のためのレイアウトである。１点鎖線に限定され横方
向に延びた模様をした部分は活性領域を形成するための
マスクパターンＰ１であり、実線で限定され対称の模様
をした部分はゲート電極を形成するためのマスクパター
ンＰ２であり、長い破線で限定され中心部を中心とし、
くの字形に曲がったジグジャグされた模様をした部分は
ソース領域とストリッジ電極を連結する局部配線を形成
するためのマスクパターンＰ３であり、２点鎖線で限定
され横方向に延びた模様に形成され中央部分にコンタク
トマークが描かれた部分はビットラインを形成するため
のマスクパターンＰ４であり、短い破線で限定され斜線
が形成された部分はストリッジ電極を形成するためのマ
スクパターンＰ５である。
造のためのレイアウトである。１点鎖線に限定され横方
向に延びた模様をした部分は活性領域を形成するための
マスクパターンＰ１であり、実線で限定され対称の模様
をした部分はゲート電極を形成するためのマスクパター
ンＰ２であり、長い破線で限定され中心部を中心とし、
くの字形に曲がったジグジャグされた模様をした部分は
ソース領域とストリッジ電極を連結する局部配線を形成
するためのマスクパターンＰ３であり、２点鎖線で限定
され横方向に延びた模様に形成され中央部分にコンタク
トマークが描かれた部分はビットラインを形成するため
のマスクパターンＰ４であり、短い破線で限定され斜線
が形成された部分はストリッジ電極を形成するためのマ
スクパターンＰ５である。
【０００９】ＣＯＢ（Ｃａｐａｃｉｔｏｒ−Ｏｖｅｒ−
Ｂｉｔ ｌｉｎｅ）セルはビットラインの上にセルキャ
パシタを形成したもので、その製造方法は次のようであ
る。トランジスタのドレーン領域と接続されるようにビ
ットラインを形成した後、基板全面に絶縁物質を塗布
し、前記ビットラインを電気的に絶縁させる。引き続
き、前記絶縁物質を部分的に除去し、トランジスタのソ
ース領域の一部を露出させる。ストリッジ電極は前記絶
縁物質上に形成され、前記ソース領域の露出された部分
を通じてトランジスタのソース領域と接続する。これは
６４Ｍｂおよび２５６Ｍｂ級ＤＲＡＭセルに合う構造
で、ビットラインのコンタクト不良を防止するために紹
介された。
Ｂｉｔ ｌｉｎｅ）セルはビットラインの上にセルキャ
パシタを形成したもので、その製造方法は次のようであ
る。トランジスタのドレーン領域と接続されるようにビ
ットラインを形成した後、基板全面に絶縁物質を塗布
し、前記ビットラインを電気的に絶縁させる。引き続
き、前記絶縁物質を部分的に除去し、トランジスタのソ
ース領域の一部を露出させる。ストリッジ電極は前記絶
縁物質上に形成され、前記ソース領域の露出された部分
を通じてトランジスタのソース領域と接続する。これは
６４Ｍｂおよび２５６Ｍｂ級ＤＲＡＭセルに合う構造
で、ビットラインのコンタクト不良を防止するために紹
介された。
【００１０】図２Ａ〜図３Ｄは従来の高集積半導体装置
の製造方法を説明する断面図で、前記図１のＡＡ’線断
面図に対応する構造である。前記論文で紹介した半球形
のグレーンをもつ多結晶シリコン（以下、ＨＳＧ多結晶
シリコンとする。）は非結晶シリコンから多結晶シリコ
ンに状態遷移する過程で発生する特異な物理的現象を利
用したものである。基板に非結晶シリコンを蒸着した後
熱を加えると、前記非結晶シリコンは特定温度、特定圧
力、すなわち５５０℃、１．０ｔｏｒｒで微細な半球形
のグレーンを形成する。非結晶シリコンはでこぼこな表
面をもつ中間状態の多結晶シリコンに遷移することにな
り、前記でこぼこな表面は平らな表面より２〜３倍の表
面積増加をもたらす。
の製造方法を説明する断面図で、前記図１のＡＡ’線断
面図に対応する構造である。前記論文で紹介した半球形
のグレーンをもつ多結晶シリコン（以下、ＨＳＧ多結晶
シリコンとする。）は非結晶シリコンから多結晶シリコ
ンに状態遷移する過程で発生する特異な物理的現象を利
用したものである。基板に非結晶シリコンを蒸着した後
熱を加えると、前記非結晶シリコンは特定温度、特定圧
力、すなわち５５０℃、１．０ｔｏｒｒで微細な半球形
のグレーンを形成する。非結晶シリコンはでこぼこな表
面をもつ中間状態の多結晶シリコンに遷移することにな
り、前記でこぼこな表面は平らな表面より２〜３倍の表
面積増加をもたらす。
【００１１】トランジスタのソース領域と接する局部配
線２０と、ドレーン領域と接するビットラインが形成さ
れた半導体基板全面に絶縁膜２２（厳密に言うと２、３
層の絶縁膜が積層されている。）を形成した後、前記局
部配線の一部分を露出させるためコンタクトホール１９
を異方性食刻により形成する。引き続き、前記コンタク
トホールを完全に詰め、前記絶縁膜上には任意の厚さを
もつ多結晶シリコン層を形成した後、前記マスクパター
ンＰ５を利用した食刻工程を行なうことにより各セル単
位に中心部ストリッジ電極３０を形成する（図２Ａ）。
線２０と、ドレーン領域と接するビットラインが形成さ
れた半導体基板全面に絶縁膜２２（厳密に言うと２、３
層の絶縁膜が積層されている。）を形成した後、前記局
部配線の一部分を露出させるためコンタクトホール１９
を異方性食刻により形成する。引き続き、前記コンタク
トホールを完全に詰め、前記絶縁膜上には任意の厚さを
もつ多結晶シリコン層を形成した後、前記マスクパター
ンＰ５を利用した食刻工程を行なうことにより各セル単
位に中心部ストリッジ電極３０を形成する（図２Ａ）。
【００１２】前記中心部ストリッジ電極３０が形成され
た半導体基板全面にＨＳＧ多結晶シリコン層３２を形成
するが、これは特定温度、特定圧力、すなわち、５５０
℃、１．０ｔｏｒｒという条件下で通常のＣＶＤ法、例
えばＬＰＣＶＤ法により形成する。ＨＳＧ多結晶シリコ
ン層の表面積は小さい半球形のグレーンにより従来のＨ
ＳＧが形成されていない多結晶シリコン層の約２倍ぐら
い増加される。このとき、前記半球形のグレーンは約８
０ｎｍの直径をもつので前記ＨＳＧ多結晶シリコン層は
少なくとも８０ｎｍより厚くなければならないし、中心
部ストリッジ電極間の間隔の１／２より小さくなければ
ならない（図２Ｂ）。
た半導体基板全面にＨＳＧ多結晶シリコン層３２を形成
するが、これは特定温度、特定圧力、すなわち、５５０
℃、１．０ｔｏｒｒという条件下で通常のＣＶＤ法、例
えばＬＰＣＶＤ法により形成する。ＨＳＧ多結晶シリコ
ン層の表面積は小さい半球形のグレーンにより従来のＨ
ＳＧが形成されていない多結晶シリコン層の約２倍ぐら
い増加される。このとき、前記半球形のグレーンは約８
０ｎｍの直径をもつので前記ＨＳＧ多結晶シリコン層は
少なくとも８０ｎｍより厚くなければならないし、中心
部ストリッジ電極間の間隔の１／２より小さくなければ
ならない（図２Ｂ）。
【００１３】前記ＨＳＧ多結晶シリコン層３２は他の食
刻マスクなしにＨＢｒガスを用いて反応性イオン食刻Ｒ
ＩＥ法によりエッチバックされるが、これは各セル単位
でストリッジ電極を区分するため各中心部ストリッジ電
極３０間の絶縁膜２２表面が一部分露出されるまで行な
われる。このとき前記中心部ストリッジ電極の上面に塗
布されたＨＳＧ多結晶シリコン層は前記エッチバック工
程により完全に除去され、でこぼこなその表面の模様だ
けを前記中心部ストリッジ電極の表面に伝達する。前記
中心部ストリッジ電極の側面に塗布されたＨＳＧ多結晶
シリコン層はそのでこぼこさが緩慢な模様３２ａに形成
される。ストリッジ電極はその表面がでこぼこな前記中
心部ストリッジ電極３０ａと前記食刻工程後残ったＨＳ
Ｇ多結晶シリコン層３２ａから構成される（図３Ｃ）。
刻マスクなしにＨＢｒガスを用いて反応性イオン食刻Ｒ
ＩＥ法によりエッチバックされるが、これは各セル単位
でストリッジ電極を区分するため各中心部ストリッジ電
極３０間の絶縁膜２２表面が一部分露出されるまで行な
われる。このとき前記中心部ストリッジ電極の上面に塗
布されたＨＳＧ多結晶シリコン層は前記エッチバック工
程により完全に除去され、でこぼこなその表面の模様だ
けを前記中心部ストリッジ電極の表面に伝達する。前記
中心部ストリッジ電極の側面に塗布されたＨＳＧ多結晶
シリコン層はそのでこぼこさが緩慢な模様３２ａに形成
される。ストリッジ電極はその表面がでこぼこな前記中
心部ストリッジ電極３０ａと前記食刻工程後残ったＨＳ
Ｇ多結晶シリコン層３２ａから構成される（図３Ｃ）。
【００１４】セルキャパシタは前記ストリッジ電極全面
に誘電体膜３４を形成した後、多結晶シリコン層を半導
体基板全面に塗布しプレート電極３６を形成することに
より完成される（図３Ｄ）。前述したメモリセルのキャ
パシタ製造方法は、セルキャパシタの有効面積拡張のた
めストリッジ電極の構造改善だけを依存せず、物質自体
の物理的性質を利用するので、デザインルールに係わら
ず簡単な工程でセルキャパシタを製造できる。だが、特
定温度や特定圧力のような製造条件を正確に合わせなく
てはならないので工程マージンがとても少なく、単位面
積当たりの有効増加面積は約２倍程度に限定される。
に誘電体膜３４を形成した後、多結晶シリコン層を半導
体基板全面に塗布しプレート電極３６を形成することに
より完成される（図３Ｄ）。前述したメモリセルのキャ
パシタ製造方法は、セルキャパシタの有効面積拡張のた
めストリッジ電極の構造改善だけを依存せず、物質自体
の物理的性質を利用するので、デザインルールに係わら
ず簡単な工程でセルキャパシタを製造できる。だが、特
定温度や特定圧力のような製造条件を正確に合わせなく
てはならないので工程マージンがとても少なく、単位面
積当たりの有効増加面積は約２倍程度に限定される。
【００１５】
【発明が解決しようとする課題】したがって、本発明の
目的は、特定条件に係わらずセルキャパシタの有効面積
を増加させるためのキャパシタを含む高集積半導体メモ
リ装置の製造方法を提供することにある。
目的は、特定条件に係わらずセルキャパシタの有効面積
を増加させるためのキャパシタを含む高集積半導体メモ
リ装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】前述した目的およびその
他の目的を達成するために、本発明によると、半導体基
板上に伝導層を形成し、前記伝導層上に食刻マスクを形
成した後、前記伝導層をエッチングし、前記食刻された
伝導層をセル単位で限定して第１電極を形成し、前記第
１電極上に誘電体膜および第２電極を形成することを特
徴とする高容量キャパシタを含む高集積半導体装置の製
造方法が提供される。
他の目的を達成するために、本発明によると、半導体基
板上に伝導層を形成し、前記伝導層上に食刻マスクを形
成した後、前記伝導層をエッチングし、前記食刻された
伝導層をセル単位で限定して第１電極を形成し、前記第
１電極上に誘電体膜および第２電極を形成することを特
徴とする高容量キャパシタを含む高集積半導体装置の製
造方法が提供される。
【００１７】また、本発明によると、半導体基板上に伝
導性構造物を形成し、前記構造物上に食刻マスクを形成
した後、前記伝導性構造物をエッチングし第１電極部を
形成し、前記第１電極部上に誘電体膜および第２電極部
を形成することを特徴とする高容積キャパシタを含む高
集積半導体装置の製造方法が提供される。前記伝導性構
造物または伝導層は不純物が注入された多結晶シリコン
から構成されている。
導性構造物を形成し、前記構造物上に食刻マスクを形成
した後、前記伝導性構造物をエッチングし第１電極部を
形成し、前記第１電極部上に誘電体膜および第２電極部
を形成することを特徴とする高容積キャパシタを含む高
集積半導体装置の製造方法が提供される。前記伝導性構
造物または伝導層は不純物が注入された多結晶シリコン
から構成されている。
【００１８】伝導層は例えば半導体基板状に多結晶シリ
コンを蒸着し、多結晶シリコン層を形成した後に不純物
を注入し形成することができる。伝導性構造物は例え
ば、半導体基板上に多結晶シリコンを蒸着し、多結晶シ
リコン層を形成した後、不純物を注入し、通常的なリソ
グラフィ工程によりパタニングし、所定形状のパターン
を形成させ収得する。
コンを蒸着し、多結晶シリコン層を形成した後に不純物
を注入し形成することができる。伝導性構造物は例え
ば、半導体基板上に多結晶シリコンを蒸着し、多結晶シ
リコン層を形成した後、不純物を注入し、通常的なリソ
グラフィ工程によりパタニングし、所定形状のパターン
を形成させ収得する。
【００１９】前記多結晶シリコンは一般的に５８０〜６
５０℃の温度範囲でシランＳｉＨ4を熱分解させ蒸着す
る。多結晶シリコンは均一性、純度および経済性の面で
低圧ＣＶＤ法により蒸着させることが望ましい。前記多
結晶シリコンを蒸着し多結晶シリコン層を形成した後、
不純物を注入し伝導層を形成する。次に、前記伝導層上
にレジストを塗布した後、通常的なリソグラフィ工程に
より前記レジストパターンを形成すると、前記レジスト
パターンをエッチング用マスクとして使用し、異方性食
刻方法により伝導性構造物である多結晶シリコンパター
ンを形成することができる。
５０℃の温度範囲でシランＳｉＨ4を熱分解させ蒸着す
る。多結晶シリコンは均一性、純度および経済性の面で
低圧ＣＶＤ法により蒸着させることが望ましい。前記多
結晶シリコンを蒸着し多結晶シリコン層を形成した後、
不純物を注入し伝導層を形成する。次に、前記伝導層上
にレジストを塗布した後、通常的なリソグラフィ工程に
より前記レジストパターンを形成すると、前記レジスト
パターンをエッチング用マスクとして使用し、異方性食
刻方法により伝導性構造物である多結晶シリコンパター
ンを形成することができる。
【００２０】前記伝導性構造物または伝導層を半導体基
板状に形成されたトレンチの内面に形成させることもで
きる。前記した伝導性構造物は単結晶シリコン基板の一
部上に形成される。例えば、シリコン基板にトレンチを
形成し、前記トレンチ内面部位にイオン注入を行ない伝
導性を付与する。前記トレンチ内面の不純物が注入され
た部位を本発明伝導性構造物として使用できる。
板状に形成されたトレンチの内面に形成させることもで
きる。前記した伝導性構造物は単結晶シリコン基板の一
部上に形成される。例えば、シリコン基板にトレンチを
形成し、前記トレンチ内面部位にイオン注入を行ない伝
導性を付与する。前記トレンチ内面の不純物が注入され
た部位を本発明伝導性構造物として使用できる。
【００２１】本発明の望ましい態様によると、前記食刻
マスクは酸化シリコンアイルランドである。前記食刻マ
スクは前記伝導性構造物上または前記伝導層上にピンホ
ールを含む絶縁膜を形成し、前記ピンホール部位に食刻
マスクを形成し、前記絶縁膜を除去し形成することがで
きる。
マスクは酸化シリコンアイルランドである。前記食刻マ
スクは前記伝導性構造物上または前記伝導層上にピンホ
ールを含む絶縁膜を形成し、前記ピンホール部位に食刻
マスクを形成し、前記絶縁膜を除去し形成することがで
きる。
【００２２】前記絶縁膜は、望ましくはシリコン窒化膜
である。シリコン窒化膜ではピンホールが形成されてい
る。本発明においては前記ピンホールの密度が適当な程
度になるように蒸着条件を設定することが望ましい。前
記シリコン窒化膜は、例えば７００〜８００℃の温度で
ＳｉＣｌ2 Ｈ2 ＋ＮＨ3 系を用いて低圧ＣＶＤ法により
窒化シリコンを蒸着させ形成する。このように形成され
たシリコン窒化膜の厚さは３０Å〜５００Åであるもの
が望ましい。
である。シリコン窒化膜ではピンホールが形成されてい
る。本発明においては前記ピンホールの密度が適当な程
度になるように蒸着条件を設定することが望ましい。前
記シリコン窒化膜は、例えば７００〜８００℃の温度で
ＳｉＣｌ2 Ｈ2 ＋ＮＨ3 系を用いて低圧ＣＶＤ法により
窒化シリコンを蒸着させ形成する。このように形成され
たシリコン窒化膜の厚さは３０Å〜５００Åであるもの
が望ましい。
【００２３】前記シリコン窒化膜が塗布された伝導性構
造物または伝導層を酸化性雰囲気下に露出させ、前記伝
導性構造物または伝導層の表面部位を酸化させ食刻マス
クを形成させる。するとシリコン窒化膜のピンホールを
通じて、食刻マスクである酸化シリコンアイルランドが
形成される。また、シリコン窒化膜のピンホールの密度
が増加する。すなわち、酸化過程でシリコン窒化膜の消
耗により新しいピンホールが生じるか窒化膜に亀裂が生
じる。その結果、初めにシリコン窒化膜に形成されてい
るピンホールより多い酸化シリコンアイルランドが生成
される。
造物または伝導層を酸化性雰囲気下に露出させ、前記伝
導性構造物または伝導層の表面部位を酸化させ食刻マス
クを形成させる。するとシリコン窒化膜のピンホールを
通じて、食刻マスクである酸化シリコンアイルランドが
形成される。また、シリコン窒化膜のピンホールの密度
が増加する。すなわち、酸化過程でシリコン窒化膜の消
耗により新しいピンホールが生じるか窒化膜に亀裂が生
じる。その結果、初めにシリコン窒化膜に形成されてい
るピンホールより多い酸化シリコンアイルランドが生成
される。
【００２４】この現状は伝導性構造物または伝導層とし
て多結晶シリコンを用いたときに顕著に現われる。前記
酸化工程は形成されたシリコン窒化膜の厚さや蒸着条件
により工程条件を変化させシリコン窒化膜が所定の酸化
シリコンアイルランド密度をもつようにすることが望ま
しい。シリコン窒化膜の厚さが薄いほど低い温度で短時
間内に酸化させなければならない。酸化工程は望ましく
は８００〜９５０℃の温度で２０〜４０分間Ｈ2 Ｏの存
在下に遂行する。
て多結晶シリコンを用いたときに顕著に現われる。前記
酸化工程は形成されたシリコン窒化膜の厚さや蒸着条件
により工程条件を変化させシリコン窒化膜が所定の酸化
シリコンアイルランド密度をもつようにすることが望ま
しい。シリコン窒化膜の厚さが薄いほど低い温度で短時
間内に酸化させなければならない。酸化工程は望ましく
は８００〜９５０℃の温度で２０〜４０分間Ｈ2 Ｏの存
在下に遂行する。
【００２５】前記酸化工程以後にシリコン窒化膜を選択
的にエッチング除去する。前記酸化シリコンアイルラン
ドをマスクとして用いて、伝導性構造物または伝導層を
エッチングする。前記食刻マスクを用いて前記伝導性構
造物または伝導層をエッチングした後、前記食刻マスク
を除去することができる。前記食刻マスクが酸化シリコ
ンアイルランドの場合には、ＨＦか緩衝されたＨＦ混合
物を用いて除去することができる。
的にエッチング除去する。前記酸化シリコンアイルラン
ドをマスクとして用いて、伝導性構造物または伝導層を
エッチングする。前記食刻マスクを用いて前記伝導性構
造物または伝導層をエッチングした後、前記食刻マスク
を除去することができる。前記食刻マスクが酸化シリコ
ンアイルランドの場合には、ＨＦか緩衝されたＨＦ混合
物を用いて除去することができる。
【００２６】前記伝導性構造物または伝導層をエッチン
グした後、伝導性構造物または伝導層上に伝導性物質を
塗布することができる。または前記伝導層をセル単位で
限定し第１電極を形成した後、第１電極上に伝導性構造
物を塗布することもできる。前記伝導性構造物、伝導層
または第１電極を伝導性物質として塗布することによ
り、これら表面の荒さの程度を調整できる。
グした後、伝導性構造物または伝導層上に伝導性物質を
塗布することができる。または前記伝導層をセル単位で
限定し第１電極を形成した後、第１電極上に伝導性構造
物を塗布することもできる。前記伝導性構造物、伝導層
または第１電極を伝導性物質として塗布することによ
り、これら表面の荒さの程度を調整できる。
【００２７】前記伝導性物質は望ましくは不純物が注入
された多結晶シリコンである。前記多結晶シリコンは前
述したようなＣＶＤ法により蒸着した後、不純物を注入
する。このようにして収得した多結晶シリコン層の厚さ
は望ましくは５０Å〜５００Å程度である。また、非伝
導性であるポリシリコンパターンを形成した後、前記パ
ターンをエッチングさせた後に不純物を注入し、伝導性
を付与し前記第１電極部を形成することもできる。
された多結晶シリコンである。前記多結晶シリコンは前
述したようなＣＶＤ法により蒸着した後、不純物を注入
する。このようにして収得した多結晶シリコン層の厚さ
は望ましくは５０Å〜５００Å程度である。また、非伝
導性であるポリシリコンパターンを形成した後、前記パ
ターンをエッチングさせた後に不純物を注入し、伝導性
を付与し前記第１電極部を形成することもできる。
【００２８】前記伝導層上にフォトレジストパターンを
形成した後、前記伝導層を異方性食刻し、前記伝導層を
セル単位で形成する。前記第１電極を形成させた後は、
前記第１電極上に誘電体膜および他の導電性材料を塗布
し第２電極を形成させる。本発明で用いられる誘電体膜
としては、例えば、Ｔａ2 Ｏ5 膜、ＮＯ膜、ＯＮＯ膜、
ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜等である。
形成した後、前記伝導層を異方性食刻し、前記伝導層を
セル単位で形成する。前記第１電極を形成させた後は、
前記第１電極上に誘電体膜および他の導電性材料を塗布
し第２電極を形成させる。本発明で用いられる誘電体膜
としては、例えば、Ｔａ2 Ｏ5 膜、ＮＯ膜、ＯＮＯ膜、
ＳｉＯ2 膜またはＳｉ3 Ｎ4 膜等である。
【００２９】前記第２電極は例えば、多結晶シリコンを
用いて形成させることができる。前記多結晶シリコンを
前記誘電体層上に蒸着させた後、イオン注入し伝導性を
付与し第２電極を収得する。
用いて形成させることができる。前記多結晶シリコンを
前記誘電体層上に蒸着させた後、イオン注入し伝導性を
付与し第２電極を収得する。
【００３０】
【作用】本発明による高容積キャパシタをもつ高集積半
導体装置の製造方法によると、限定された特定条件を要
求しないので工程が簡単であり、有効セルキャパシタの
面積を制限なしに増加させられ、各種キャパシタに適用
できる。
導体装置の製造方法によると、限定された特定条件を要
求しないので工程が簡単であり、有効セルキャパシタの
面積を制限なしに増加させられ、各種キャパシタに適用
できる。
【００３１】
【実施例】以下、本発明に係わる実施例を添付図面に従
って説明する。図４は本発明により製造された高容量キ
ャパシタを含む高集積半導体装置の斜視図である。図１
のマスクパターンを利用し製造した前記図４で示した本
発明の高集積半導体メモリ装置は、ソース領域１４、ド
レーン領域１６およびゲート電極１８を備えたトランジ
スタと、前記トランジスタのソース領域とストリッジ電
極１００を接続するための局部配線２０、前記トランジ
スタのドレーン領域と接続するビットライン２１および
本発明の方法により製造されたストリッジ電極１００か
ら構成されている。
って説明する。図４は本発明により製造された高容量キ
ャパシタを含む高集積半導体装置の斜視図である。図１
のマスクパターンを利用し製造した前記図４で示した本
発明の高集積半導体メモリ装置は、ソース領域１４、ド
レーン領域１６およびゲート電極１８を備えたトランジ
スタと、前記トランジスタのソース領域とストリッジ電
極１００を接続するための局部配線２０、前記トランジ
スタのドレーン領域と接続するビットライン２１および
本発明の方法により製造されたストリッジ電極１００か
ら構成されている。
【００３２】図５Ａ〜図６Ｅを参照し、本発明による高
集積半導体メモリ装置の製造方法の第１実施例を説明す
る。図５Ａは導電層４０およびピンホールを含む絶縁膜
であるシリコン窒化膜４２を形成する工程を図示したも
のである。まず、トランジスタのソース領域と接する局
部配線２０とドレーン領域と接するビットラインが形成
されている半導体基板全面に絶縁膜２２（厳密にいうと
一層で形成されず２、３層の絶縁膜が積層されてい
る。）を形成した後、前記局部配線の一部分を露出させ
るためのコンタクトホールを異方性食刻により形成す
る。引き続き、不純物が注入された多結晶シリコンのよ
うな導電物質を、例えば、低圧化学蒸着（ＬＰＣＶＤ）
法を利用し前記コンタクトホールが形成されている結果
物全面に蒸着するので前記導電層４０を形成する。前記
導電層４０にシリコン窒化膜４２を、３０Å〜５００Å
の厚さで蒸着させる。このとき、前記導電層の厚さは最
終的なセルキャパシタンスを決定する重要な要因にな
り、その厚さは、望ましくは、４０００Å〜６０００Å
である。また、前記窒化シリコン膜はピンホール９が多
く形成されているものほどセルキャパシタンスを増加さ
せられるので望ましい。前記ピンホールはシリコン窒化
膜に本来形成されているが、シリコン窒化膜を蒸着する
条件を調節し故意的に増加させることもできる。
集積半導体メモリ装置の製造方法の第１実施例を説明す
る。図５Ａは導電層４０およびピンホールを含む絶縁膜
であるシリコン窒化膜４２を形成する工程を図示したも
のである。まず、トランジスタのソース領域と接する局
部配線２０とドレーン領域と接するビットラインが形成
されている半導体基板全面に絶縁膜２２（厳密にいうと
一層で形成されず２、３層の絶縁膜が積層されてい
る。）を形成した後、前記局部配線の一部分を露出させ
るためのコンタクトホールを異方性食刻により形成す
る。引き続き、不純物が注入された多結晶シリコンのよ
うな導電物質を、例えば、低圧化学蒸着（ＬＰＣＶＤ）
法を利用し前記コンタクトホールが形成されている結果
物全面に蒸着するので前記導電層４０を形成する。前記
導電層４０にシリコン窒化膜４２を、３０Å〜５００Å
の厚さで蒸着させる。このとき、前記導電層の厚さは最
終的なセルキャパシタンスを決定する重要な要因にな
り、その厚さは、望ましくは、４０００Å〜６０００Å
である。また、前記窒化シリコン膜はピンホール９が多
く形成されているものほどセルキャパシタンスを増加さ
せられるので望ましい。前記ピンホールはシリコン窒化
膜に本来形成されているが、シリコン窒化膜を蒸着する
条件を調節し故意的に増加させることもできる。
【００３３】本発明の主な目的であるセルキャパシタン
ス増加は、前記ピンホールの故意的な増加により効果的
に達成できる。図５Ｂは前記シリコン窒化膜４２のピン
ホールを通じてエッチングマスクである酸化シリコンア
イルランド４４を形成する工程を図示したものである。
ピンホールを含む前記シリコン窒化膜４２が形成された
導電層４０を酸素Ｏ2 雰囲気のような酸化性雰囲気下に
露出させ、前記導電層４０の表面部位を酸化させると前
記ピンホールまたはシリコン窒化膜の亀裂部分に酸化シ
リコンアイルランドＳｉＯ2 ４４が生成される。これは
群島をなすように全体シリコン窒化膜にかけて任意の模
様、任意の数に形成される。
ス増加は、前記ピンホールの故意的な増加により効果的
に達成できる。図５Ｂは前記シリコン窒化膜４２のピン
ホールを通じてエッチングマスクである酸化シリコンア
イルランド４４を形成する工程を図示したものである。
ピンホールを含む前記シリコン窒化膜４２が形成された
導電層４０を酸素Ｏ2 雰囲気のような酸化性雰囲気下に
露出させ、前記導電層４０の表面部位を酸化させると前
記ピンホールまたはシリコン窒化膜の亀裂部分に酸化シ
リコンアイルランドＳｉＯ2 ４４が生成される。これは
群島をなすように全体シリコン窒化膜にかけて任意の模
様、任意の数に形成される。
【００３４】前記酸化シリコンアイルランド４４は前記
シリコン窒化膜４２または前記多結晶シリコンから構成
された導電層４０表面部位のシリコン原子と、酸素Ｏ2
雰囲気から基板に供給される酸素原子が結合して形成さ
れたもので、前記シリコン窒化膜の間でも原子結合が弱
い部分、例えばピンホールか亀裂が生成された部分で手
軽に形成され群島をなすが、その大きさは最小フィーチ
ャサイズよりもっと小さい。
シリコン窒化膜４２または前記多結晶シリコンから構成
された導電層４０表面部位のシリコン原子と、酸素Ｏ2
雰囲気から基板に供給される酸素原子が結合して形成さ
れたもので、前記シリコン窒化膜の間でも原子結合が弱
い部分、例えばピンホールか亀裂が生成された部分で手
軽に形成され群島をなすが、その大きさは最小フィーチ
ャサイズよりもっと小さい。
【００３５】前記酸化工程中、シリコン原子の消耗によ
りさらに他のピンホール９や亀裂が前記シリコン窒化膜
に生成されたりもするが、酸化シリコンアイルランド４
４の形成のためのさらに他の良い場所として提供され
る。図５Ｃはエッチングマスクとして酸化シリコンアイ
ルランド４４を利用した異方性食刻工程を図示したもの
である。シリコン窒化膜全体にかけて群島のように前記
酸化シリコンアイルランド４４が形成されている結果物
をシリコン窒化膜除去のための湿式食刻エッチング液に
漬けるので前記酸化シリコンアイルランド４４だけ残さ
れる。引き続き、残された前記酸化シリコンアイルラン
ド４４を食刻マスクとして前記導電層４０を任意の深さ
ほど異方性食刻するが、前記深さは食刻を進行する時間
および食刻エッチング液の濃度を調節し変化することが
でき、その変化はセルキャパシタンス変化に重要な要因
として作用するので、希望するセルキャパシタンス変化
により前記深さを調節しなければならない。次に、ＨＦ
か緩衝されたＨＦ混合物を用いて前記酸化シリコンアイ
ルランド４４を除去する。
りさらに他のピンホール９や亀裂が前記シリコン窒化膜
に生成されたりもするが、酸化シリコンアイルランド４
４の形成のためのさらに他の良い場所として提供され
る。図５Ｃはエッチングマスクとして酸化シリコンアイ
ルランド４４を利用した異方性食刻工程を図示したもの
である。シリコン窒化膜全体にかけて群島のように前記
酸化シリコンアイルランド４４が形成されている結果物
をシリコン窒化膜除去のための湿式食刻エッチング液に
漬けるので前記酸化シリコンアイルランド４４だけ残さ
れる。引き続き、残された前記酸化シリコンアイルラン
ド４４を食刻マスクとして前記導電層４０を任意の深さ
ほど異方性食刻するが、前記深さは食刻を進行する時間
および食刻エッチング液の濃度を調節し変化することが
でき、その変化はセルキャパシタンス変化に重要な要因
として作用するので、希望するセルキャパシタンス変化
により前記深さを調節しなければならない。次に、ＨＦ
か緩衝されたＨＦ混合物を用いて前記酸化シリコンアイ
ルランド４４を除去する。
【００３６】図６Ｄは各セル単位で限定された第１電極
であるストリッジ電極１００を形成する工程を図示した
ものである。前記異方性食刻によりその表面が蜂の巣模
様で形成された導電層全面にフォトレジストを塗布した
後、前記マスクパターンＰ５を利用しフォトレジストパ
ターン７０を形成し、前記フォトレジストパターンを食
刻マスクで前記第１導電層を部分的に異方性食刻するの
で、各セル単位で限定された第１電極であるストリッジ
電極１００を完成する。
であるストリッジ電極１００を形成する工程を図示した
ものである。前記異方性食刻によりその表面が蜂の巣模
様で形成された導電層全面にフォトレジストを塗布した
後、前記マスクパターンＰ５を利用しフォトレジストパ
ターン７０を形成し、前記フォトレジストパターンを食
刻マスクで前記第１導電層を部分的に異方性食刻するの
で、各セル単位で限定された第１電極であるストリッジ
電極１００を完成する。
【００３７】図６Ｅは誘電体膜１１０およびプレート電
極１２０を形成する工程を図示したものである。ストリ
ッジ電極１００が形成されている半導体基板全面に高誘
電物質で、例えば、Ｔａ2 Ｏ5 のような物質で誘電体膜
１１０を形成し、前記誘電体膜全面に不純物がドープさ
れた多結晶シリコンのような導電物質を蒸着しプレート
電極１２０を形成することにより、ストリッジ電極１０
０、誘電体膜１１０およびプレート電極１２０を備える
セルキャパシタを完成する。
極１２０を形成する工程を図示したものである。ストリ
ッジ電極１００が形成されている半導体基板全面に高誘
電物質で、例えば、Ｔａ2 Ｏ5 のような物質で誘電体膜
１１０を形成し、前記誘電体膜全面に不純物がドープさ
れた多結晶シリコンのような導電物質を蒸着しプレート
電極１２０を形成することにより、ストリッジ電極１０
０、誘電体膜１１０およびプレート電極１２０を備える
セルキャパシタを完成する。
【００３８】図７は本発明の第２実施例により製造され
た高集積半導体メモリ装置の斜視図である。これは、前
記図４と比較したときストリッジ電極模様を除外する
と、全部同じ構造からなっている。図８Ａ〜図９Ｅを参
照し、本発明による高集積半導体装置を製造するための
第２実施例の方法を説明する。
た高集積半導体メモリ装置の斜視図である。これは、前
記図４と比較したときストリッジ電極模様を除外する
と、全部同じ構造からなっている。図８Ａ〜図９Ｅを参
照し、本発明による高集積半導体装置を製造するための
第２実施例の方法を説明する。
【００３９】図８Ａは各セル単位で限定された伝導性構
造物５０およびピンホールを含む絶縁膜であるシリコン
窒化膜４２を形成する工程を図示したものである。前記
第１実施例で説明したような方法で導電層を形成した
後、前記マスクパターンＰ５を利用し各セル単位で限定
された導電層パターンを形成し伝導性構造物５０を収得
する。これは、前記導電層をパターン化せずに工程を進
行した第１実施例とは別の方法である。引き続き、結果
物全面にシリコン窒化膜４２を３０Å〜５００Å程度の
厚さで形成する。前記シリコン窒化膜は前記第１実施例
で言及したものと同一である。
造物５０およびピンホールを含む絶縁膜であるシリコン
窒化膜４２を形成する工程を図示したものである。前記
第１実施例で説明したような方法で導電層を形成した
後、前記マスクパターンＰ５を利用し各セル単位で限定
された導電層パターンを形成し伝導性構造物５０を収得
する。これは、前記導電層をパターン化せずに工程を進
行した第１実施例とは別の方法である。引き続き、結果
物全面にシリコン窒化膜４２を３０Å〜５００Å程度の
厚さで形成する。前記シリコン窒化膜は前記第１実施例
で言及したものと同一である。
【００４０】図８Ｂは酸化シリコンアイルランド４４を
形成する工程を図示したものである。前記シリコン窒化
膜４２が形成されている伝導性構造物５０で酸素Ｏ2 雰
囲気に露出させ伝導性構造物５０の表面部位を酸化させ
ると、前記窒化膜全体にかけて任意の模様、任意の大き
さである酸化シリコンアイルランド４４が群島をなすよ
うに形成される。
形成する工程を図示したものである。前記シリコン窒化
膜４２が形成されている伝導性構造物５０で酸素Ｏ2 雰
囲気に露出させ伝導性構造物５０の表面部位を酸化させ
ると、前記窒化膜全体にかけて任意の模様、任意の大き
さである酸化シリコンアイルランド４４が群島をなすよ
うに形成される。
【００４１】図８Ｃは前記シリコン窒化膜４２を除去す
る工程を図示したものである。酸化シリコンアイルラン
ド４４が形成されている伝導性構造物５０を食刻エッチ
ング液に漬けシリコン窒化膜４２を除去すると、エッチ
ングマスクである前記酸化シリコンアイルランド４４だ
けが残る。図９Ｄは前記伝導性構造物５０を部分的に食
刻する工程を図示したものである。酸化膜４４が残って
いる伝導性構造物を等方性食刻させると、前記伝導性構
造物５０は全体的にでこぼこな表面になるようにその表
面部位が部分的に除去される。これは前記酸化シリコン
アイルランド４４と伝導性構造物が前記等方性食刻に対
して他の食刻率をもつので可能である。前記等方性工程
は湿式方法や乾式方法のうちいずれか１つを任意に選択
し進行することが可能であり、食刻エッチング液の濃度
および食刻時間を調節し伝導性構造物表面のでこぼこな
程度を調節できる。
る工程を図示したものである。酸化シリコンアイルラン
ド４４が形成されている伝導性構造物５０を食刻エッチ
ング液に漬けシリコン窒化膜４２を除去すると、エッチ
ングマスクである前記酸化シリコンアイルランド４４だ
けが残る。図９Ｄは前記伝導性構造物５０を部分的に食
刻する工程を図示したものである。酸化膜４４が残って
いる伝導性構造物を等方性食刻させると、前記伝導性構
造物５０は全体的にでこぼこな表面になるようにその表
面部位が部分的に除去される。これは前記酸化シリコン
アイルランド４４と伝導性構造物が前記等方性食刻に対
して他の食刻率をもつので可能である。前記等方性工程
は湿式方法や乾式方法のうちいずれか１つを任意に選択
し進行することが可能であり、食刻エッチング液の濃度
および食刻時間を調節し伝導性構造物表面のでこぼこな
程度を調節できる。
【００４２】このとき、前記等方性食刻工程は伝導性構
造物５０の上部の表面だけではなくその側面まで食刻す
るので、その全体の模様が従来のＨＳＧ多結晶シリコン
層と似るようになる。従来のＨＳＧ多結晶シリコン層は
帽子模様の半球で形成されているが、前記第１導電層の
表面はコップ模様の半球から形成される。従来のＨＳＧ
多結晶シリコン層は中心部ストリッジ電極全面（特定条
件下の特定方法）により形成された後、再び食刻工程を
行なう。すなわち、そのでこぼこな模様を中心部ストリ
ッジ電極に伝達する工程を追加しなければならないが、
本発明は前記酸化シリコンアイルランド４４が形成され
た伝導性構造物５０を等方性食刻に露出させるだけで良
いので工程がもっと簡単である。
造物５０の上部の表面だけではなくその側面まで食刻す
るので、その全体の模様が従来のＨＳＧ多結晶シリコン
層と似るようになる。従来のＨＳＧ多結晶シリコン層は
帽子模様の半球で形成されているが、前記第１導電層の
表面はコップ模様の半球から形成される。従来のＨＳＧ
多結晶シリコン層は中心部ストリッジ電極全面（特定条
件下の特定方法）により形成された後、再び食刻工程を
行なう。すなわち、そのでこぼこな模様を中心部ストリ
ッジ電極に伝達する工程を追加しなければならないが、
本発明は前記酸化シリコンアイルランド４４が形成され
た伝導性構造物５０を等方性食刻に露出させるだけで良
いので工程がもっと簡単である。
【００４３】図９Ｅは、誘電体膜１１０およびプレート
電極１２０を形成する工程を図示したものである。ＨＦ
または緩衝されたＨＦ混合物を用いて酸化シリコンアイ
ルランド４４を除去しストリッジ電極１００を形成した
後、前記ストリッジ電極１００が形成された半導体基板
全面に誘電体膜１１０を形成し、引き続き不純物が注入
された多結晶シリコンのような導電物質を蒸着し、スト
リッジ電極１００、誘電体膜１１０およびプレート電極
１２０を備えたセルキャパシタを完成する。
電極１２０を形成する工程を図示したものである。ＨＦ
または緩衝されたＨＦ混合物を用いて酸化シリコンアイ
ルランド４４を除去しストリッジ電極１００を形成した
後、前記ストリッジ電極１００が形成された半導体基板
全面に誘電体膜１１０を形成し、引き続き不純物が注入
された多結晶シリコンのような導電物質を蒸着し、スト
リッジ電極１００、誘電体膜１１０およびプレート電極
１２０を備えたセルキャパシタを完成する。
【００４４】図１０、図１１および図１２は前記図１の
ＡＡ’線断面図に対応する本発明の方法の他の実施例を
説明する高集積半導体メモリ装置の断面図である。前記
第１実施例および第２実施例の方法で形成されたストリ
ッジ電極に５０Å〜５００Å程度の厚さで導電性物質を
蒸着する。例えば、不純物が注入された多結晶シリコン
を追加して蒸着し、前記表面の荒さの程度を調節したも
のである。
ＡＡ’線断面図に対応する本発明の方法の他の実施例を
説明する高集積半導体メモリ装置の断面図である。前記
第１実施例および第２実施例の方法で形成されたストリ
ッジ電極に５０Å〜５００Å程度の厚さで導電性物質を
蒸着する。例えば、不純物が注入された多結晶シリコン
を追加して蒸着し、前記表面の荒さの程度を調節したも
のである。
【００４５】これは、異方性食刻または等方性食刻によ
り収得した前記ストリッジ電極表面の荒さの程度を緩和
し漏泄電流等の問題を予防するためのものである。前記
図１０は前記図９Ｄで言及したように、伝導性構造物を
エッチングし第１電極を形成した後に、導電性物質を蒸
着しパタニングして収得した高集積半導体装置を示した
ものであり、前記図１１は前記図５Ｃで言及したような
導電層を部分的に食刻した後、各セル単位でパタニング
する前に前記導電物質を蒸着した場合であり、前記図１
２は前記図６Ｄで言及したような、導電層を各セル単位
で限定した後収得した第１電極上に前記導電物質を蒸着
してパタニングする場合である。
り収得した前記ストリッジ電極表面の荒さの程度を緩和
し漏泄電流等の問題を予防するためのものである。前記
図１０は前記図９Ｄで言及したように、伝導性構造物を
エッチングし第１電極を形成した後に、導電性物質を蒸
着しパタニングして収得した高集積半導体装置を示した
ものであり、前記図１１は前記図５Ｃで言及したような
導電層を部分的に食刻した後、各セル単位でパタニング
する前に前記導電物質を蒸着した場合であり、前記図１
２は前記図６Ｄで言及したような、導電層を各セル単位
で限定した後収得した第１電極上に前記導電物質を蒸着
してパタニングする場合である。
【００４６】図１３〜図１７は本発明の方法により製造
された高集積半導体装置の断面図である。図１３〜図１
７はそれぞれ２次元的なスタック型キャパシタ、シリン
ダ型キャパシタ、ピン構造キャパシタ、単結晶シリコン
基板上に形成されたトレンチの内面部位を伝導性構造物
として用いたトレンチキャパシタおよびスタック−トレ
ンチキャパシタを含む半導体メモリ装置を示す。
された高集積半導体装置の断面図である。図１３〜図１
７はそれぞれ２次元的なスタック型キャパシタ、シリン
ダ型キャパシタ、ピン構造キャパシタ、単結晶シリコン
基板上に形成されたトレンチの内面部位を伝導性構造物
として用いたトレンチキャパシタおよびスタック−トレ
ンチキャパシタを含む半導体メモリ装置を示す。
【００４７】
【発明の効果】以上のように本発明によるキャパシタ
は、特定条件を備えなければならないので工程マージン
が少なく、セルキャパシタンスの増加に限界を見せた従
来のＨＳＧストリッジ電極形成方法に比べて、物質の物
性自体を利用しながらも限定された特定条件がない。ま
た、本発明の方法は工程が簡単であり、有効キャパシタ
面積拡張を自由にできる。また、前記本発明で言及した
方法が色々なキャパシタ、例えばシリンダ型キャパシ
タ、ボックス構造キャパシタ、ホロー構造キャパシタと
ピン構造キャパシタ等のスタック型キャパシタ、スタッ
ク−トレンチ型キャパシタおよびトレンチ型キャパシタ
等に適用できるのは当然である。
は、特定条件を備えなければならないので工程マージン
が少なく、セルキャパシタンスの増加に限界を見せた従
来のＨＳＧストリッジ電極形成方法に比べて、物質の物
性自体を利用しながらも限定された特定条件がない。ま
た、本発明の方法は工程が簡単であり、有効キャパシタ
面積拡張を自由にできる。また、前記本発明で言及した
方法が色々なキャパシタ、例えばシリンダ型キャパシ
タ、ボックス構造キャパシタ、ホロー構造キャパシタと
ピン構造キャパシタ等のスタック型キャパシタ、スタッ
ク−トレンチ型キャパシタおよびトレンチ型キャパシタ
等に適用できるのは当然である。
【００４８】なお、本発明は前記実施例に限定されるも
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなしうることはもちろんである。
のではなく、本発明の精神を逸脱しない範囲で種々の改
変をなしうることはもちろんである。
【図１】高集積半導体装置を製造するためのＣＯＢセル
の概略構成図である。
の概略構成図である。
【図２】Ａ、Ｂは前記図１のＡＡ’線断面図に対応する
従来の高集積半導体装置のキャパシタ製造方法を説明す
る断面図である。
従来の高集積半導体装置のキャパシタ製造方法を説明す
る断面図である。
【図３】Ｃ、Ｄは前記図１のＡＡ’線断面図に対応する
従来の高集積半導体装置のキャパシタ製造方法を説明す
る断面図である。
従来の高集積半導体装置のキャパシタ製造方法を説明す
る断面図である。
【図４】本発明の第１実施例により製造された高集積半
導体装置の斜視図である。
導体装置の斜視図である。
【図５】Ａ、Ｂ、Ｃは前記図１のＡＡ’線断面図に対応
する本発明の第１実施例による高集積半導体装置を製造
するための方法を説明する断面図である。
する本発明の第１実施例による高集積半導体装置を製造
するための方法を説明する断面図である。
【図６】Ｄ、Ｅは前記図１のＡＡ’線断面図に対応する
本発明の第１実施例による高集積半導体装置を製造する
ための方法を説明する断面図である。
本発明の第１実施例による高集積半導体装置を製造する
ための方法を説明する断面図である。
【図７】本発明の第２実施例により製造された高集積半
導体装置の斜視図である。
導体装置の斜視図である。
【図８】Ａ、Ｂ、Ｃは前記図１のＡＡ’線断面図に対応
する本発明の第２実施例による高集積半導体装置を製造
するための方法を説明する断面図である。
する本発明の第２実施例による高集積半導体装置を製造
するための方法を説明する断面図である。
【図９】Ｄ、Ｅは前記図１のＡＡ’線断面図に対応する
本発明の第２実施例による高集積半導体装置を製造する
ための方法を説明する断面図である。
本発明の第２実施例による高集積半導体装置を製造する
ための方法を説明する断面図である。
【図１０】前記図１のＡＡ’線断面図に対応する本発明
の他の実施例を説明する高集積半導体装置の断面図であ
る。
の他の実施例を説明する高集積半導体装置の断面図であ
る。
【図１１】前記図１のＡＡ’線断面図に対応する本発明
の他の実施例を説明する高集積半導体装置の断面図であ
る。
の他の実施例を説明する高集積半導体装置の断面図であ
る。
【図１２】前記図１のＡＡ’線断面図に対応する本発明
の他の実施例を説明する高集積半導体装置の断面図であ
る。
の他の実施例を説明する高集積半導体装置の断面図であ
る。
【図１３】本発明の方法により製造された高集積半導体
装置の断面図である。
装置の断面図である。
【図１４】本発明の方法により製造された高集積半導体
装置の断面図である。
装置の断面図である。
【図１５】本発明の方法により製造された高集積半導体
装置の断面図である。
装置の断面図である。
【図１６】本発明の方法により製造された高集積半導体
装置の断面図である。
装置の断面図である。
【図１７】本発明の方法により製造された高集積半導体
装置の断面図である。
装置の断面図である。
Ｐ１ 活性領域を形成するためのマスクパターン Ｐ２ ゲート電極を形成するためのマスクパターン Ｐ３ 局部配線を形成するためのマスクパターン Ｐ４ ビットラインを形成するためのマスクパターン Ｐ５ ストリッジ電極を形成するためのマスクパター
ン ９ ピンホール １４ ソース領域 １６ ドレーン領域 １８ ゲート電極 １９ コンタクトホール ２０ 局部配線 ２１ ビットライン ２２ 絶縁膜 ３０、１００ ストリッジ電極 ３２ ＨＳＧ多結晶シリコン層 ３４、１１０ 誘電体膜 ３６、１２０ プレート電極 ４０ 導電層 ４２ ピンホールを含む絶縁膜 ４４ 酸化シリコンアイルランド ５０ 伝導性構造物
ン ９ ピンホール １４ ソース領域 １６ ドレーン領域 １８ ゲート電極 １９ コンタクトホール ２０ 局部配線 ２１ ビットライン ２２ 絶縁膜 ３０、１００ ストリッジ電極 ３２ ＨＳＧ多結晶シリコン層 ３４、１１０ 誘電体膜 ３６、１２０ プレート電極 ４０ 導電層 ４２ ピンホールを含む絶縁膜 ４４ 酸化シリコンアイルランド ５０ 伝導性構造物
Claims (22)
- 【請求項１】 半導体基板上に伝導層を形成し、前記伝
導層上に食刻マスクを形成した後、前記伝導層をエッチ
ングし、前記食刻された伝導層をセル単位で限定して第
１電極を形成し、前記第１電極上に誘電体膜および第２
電極を形成する段階を含むことを特徴とする高容量キャ
パシタをもつ高集積半導体装置の製造方法。 - 【請求項２】 前記食刻マスクが酸化シリコンアイルラ
ンドであることを特徴とする請求項１記載の高集積半導
体装置の製造方法。 - 【請求項３】 前記伝導層を異方性エッチングすること
を特徴とする請求項１記載の高容積キャパシタをもつ高
集積半導体装置の製造方法。 - 【請求項４】 前記食刻マスクは前記構造物上にピンホ
ールを含む絶縁膜を形成し、前記ピンホールに食刻マス
クを形成し、前記絶縁膜を除去し形成したことを特徴と
する請求項１記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜がシリコン窒化膜であること
をを特徴とする請求項４記載の半導体装置の製造方法。 - 【請求項６】 前記食刻マスクは前記ピンホールを含む
絶縁膜が形成された伝導層を酸化性雰囲気下に露出さ
せ、前記伝導層の表面部位を参加させ形成することを特
徴とする請求項４記載の半導体装置の製造方法。 - 【請求項７】 前記伝導層をエッチングした後、前記食
刻マスクを湿式エッチングさせ除去することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項８】 前記伝導層をエッチングした後、前記伝
導層上に、または前記伝導層をセル単位で限定して第１
電極を形成した後、第１電極上に導電性物質を塗布する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項９】 前記伝導層は半導体基板に多結晶シリコ
ンを蒸着した後、不純物を注入し形成された多結晶シリ
コン層であることを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項１０】 前記伝導層をシリコン基板に形成され
たトレンチの内面上に形成させることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項１１】 前記伝導層上にフォトレジストパター
ンを形成した後、セル単位で異法性エッチングし、前記
伝導層を限定することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項１２】 半導体基板上に伝導性構造物を形成
し、前記構造物上に食刻マスクを形成した後、前記伝導
性構造物をエッチングし第１電極部を形成し、前記第１
電極部上に誘電体膜および第２電極部を形成する段階を
含むことを特徴とする高容積キャパシタをもつ高集積半
導体装置の製造方法。 - 【請求項１３】 前記伝導性構造物を等方性エッチング
することを特徴とする請求項１２記載の高容積キャパシ
タをもつ高集積半導体装置の製造方法。 - 【請求項１４】 前記食刻マスクが酸化シリコンアイル
ランドであることを特徴とする請求項１２記載の高集積
半導体装置の製造方法。 - 【請求項１５】 前記食刻マスクは前記伝導性構造物上
にピンホールを含む絶縁膜を形成し、前記ピンホールに
食刻マスクを形成し、前記絶縁膜を除去し形成したこと
を特徴とする請求項１２記載の高集積半導体装置の製造
方法。 - 【請求項１６】 前記絶縁膜がシリコン窒化膜であるこ
とを特徴とする請求項１５記載の高集積半導体装置の製
造方法。 - 【請求項１７】 前記食刻マスクはピンホールを含む絶
縁膜が形成されている前記伝導性構造物を酸化性雰囲気
下に露出させ、前記伝導性構造物の表面を酸化させ形成
することを特徴とする請求項１５記載の高集積半導体装
置の製造方法。 - 【請求項１８】 前記伝導性構造物をエッチングした
後、前記食刻マスクを湿式エッチングさせ除去する工程
を追加として含むことを特徴とする請求項１２記載の高
集積半導体装置の製造方法。 - 【請求項１９】 前記伝導性構造物をエッチングした
後、前記伝導性構造物上に伝導性物質を塗布する工程を
追加として含むことを特徴とする請求項１２記載の高集
積半導体装置の製造方法。 - 【請求項２０】 前記伝導性構造物は半導体基板に多結
晶シリコンを蒸着した後不純物を注入し、通常的なリソ
グラフィ工程によりパタニングし形成された多結晶シリ
コンパターンであることを特徴とする請求項１２記載の
高容積キャパシタをもつ高集積半導体装置の製造方法。 - 【請求項２１】 前記構造物をシリコン基板に形成され
たトレンチの内面上に形成させることを特徴とする請求
項２０記載の高集積半導体装置の製造方法。 - 【請求項２２】 前記伝導性構造物が半導体基板上に形
成されたトレンチの内面部位であることを特徴とする請
求項１２記載の高集積半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1991P14631 | 1991-08-23 | ||
| KR1019910014631A KR940007391B1 (ko) | 1991-08-23 | 1991-08-23 | 고집적 반도체 메모리장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342889A true JPH06342889A (ja) | 1994-12-13 |
| JP2501065B2 JP2501065B2 (ja) | 1996-05-29 |
Family
ID=19319010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4111667A Expired - Fee Related JP2501065B2 (ja) | 1991-08-23 | 1992-04-30 | 高容積キャパシタをもつ高集積半導体装置の製造方法 |
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| Country | Link |
|---|---|
| US (1) | US5227322A (ja) |
| JP (1) | JP2501065B2 (ja) |
| KR (1) | KR940007391B1 (ja) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350707A (en) * | 1991-11-19 | 1994-09-27 | Samsung Electronics Co., Ltd. | Method for making a capacitor having an electrode surface with a plurality of trenches formed therein |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| KR950011636B1 (ko) * | 1992-03-04 | 1995-10-07 | 금성일렉트론주식회사 | 개선된 레이아웃을 갖는 다이내믹 랜덤 액세스 메모리와 그것의 메모리셀 배치방법 |
| KR960006344B1 (ko) * | 1992-10-24 | 1996-05-13 | 현대전자산업주식회사 | 표면적이 극대화된 전하저장전극 도전층 형성방법 |
| US5334852A (en) * | 1992-11-25 | 1994-08-02 | Eastman Kodak Company | Cassette autoloader |
| US5340763A (en) * | 1993-02-12 | 1994-08-23 | Micron Semiconductor, Inc. | Multi-pin stacked capacitor utilizing micro villus patterning in a container cell and method to fabricate same |
| US5605857A (en) * | 1993-02-12 | 1997-02-25 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells and an array of bit line over capacitor array of memory cells |
| US5401681A (en) * | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
| JPH06267788A (ja) * | 1993-03-15 | 1994-09-22 | Murata Mfg Co Ltd | 複合部品 |
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