KR100238196B1 - 위상반전 마스크를 이용한 반도체 장치의 제조방법 - Google Patents

Abstract

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 위상반전마스크를 이용하여 실린더형 스토리전극을 형성하는 반도체장치의 제조방법에 있어서, 상기 반도체 기판상에 제1도전층을 형성하는 공정, 위상반전마스크를 적용하여 상기 제1도전층을 패터닝하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

따라서 본 발명은 높은 캐패시턴스를 가지는 실린더형 스토리지전극을 간단한 방법으로 형성함으로써 제조공정의 단순화와 이에 따른 생산가의 저하 및 수율의 향상을 가져온다.

Description

위상반전 마스크를 이용한 반도체 장치의 제조방법

제 1 도 내지 제 6 도는 종래의 기술에 의한 반도체 메모리 장치의 제조공정을 도시한 단면도들.

제 7 도 내지 제 13 도는 다른 종래의 기술에 의한 반도체 메모리 장치의 제조공정을 도시한 단면도들.

제 14 도는 상기 제 5 도의 공정 후 반도체 메모리 장치의 실린더형 전극을 SEM으로 찍은 사진.

제 15 도 내지 제 22 도는 또 다른 종래의 기술에 의한 반도체 메모리 장치의 제조공정을 도시한 단면도들.

제 23a 도 내지 제 23c 도는 본 발명의 제1 위상반전마스크와 이를 적용한 실린더형 스토리지전극의 패턴들.

제 24a 도 내지 제 24c 도는 본 발명의 제2 위상반전마스크와 이를 적용한 실린더형 스토리지전극의 패턴들.

제 25a 도 내지 제 25d 는 위상반전 마스크를 형성하기 위한 제조공정을 도시한 단면도들.

제 26 도 내지 제 29 도는 본 발명의 제1실시예로서 반도체 메모리장치의 제조방법을 도시한 단면도들.

제 30 도는 본 발명의 제1실시예의 간략한 레이아웃도.

제 31 도 및 제 32 도는 본 발명의 제2실시예로서 반도체 메모리장치의 제조방법을 도시한 단면도들.

제 33 도는 본 발명의 제2실시예의 간략한 레이아웃도.

제 34 도 내지 제 37 도는 본 발명의 제3실시예로서 반도체 메모리장치의 제조방법을 도시한 단면도들.

제 38 도 및 제 39 도는 본 발명에 따른 반도체 메모리 장치의 스토리지전극의 단면을 SEM으로 찍은 사진들.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 위상반전 마스크를 사용하여 고용량의 반도체 메모리장치를 용이하게 제조하기 위한 반도체장치의 제조방법에 관한 것이다.

고집적화되고 있는 디렘(DRAM: Dynamic Random Access Memory)에 있어서의 셀 캐패시턴스의 확보는 신호대 잡음비(S/N)를 증가시키고, 기판내로 알파입자가 침입하는 것을 방지하여 알파입자에 의해 발생한 소수의 캐리어가 확산층으로 유입되는 것을 방지함으로써 소프트 에러를 감소시켜 셀의 메모리 특성을 향상시키는데 크게 기여한다.

최근 이러한 셀 캐패시턴스를 증가시키기 위한 많은 연구가 진행중인데 특히 스택형 캐패시터의 구조를 변형하여 축적용량을 증가시키는 연구가 활발하다.

그 대표적인 예로 핀(fin)형 전극과 실린더(cylinder)형 전극, 또는 HSG(Hemi-Shpherical Grain)를 이용한 전극등등이 있는데, 핀형인 경우 스토리지전극 사이에 전극을 형성하는 공정에 어려움이 많고, 기공이 발생하는 문제가 있으며, HSG형인 경우는 스토리지전극을 형성하는 물질의 특성을 이용하므로 디자인에 어려움 없이 제조가 가능하나 단위 면적당 유효 면적의 증가가 약2배에 한정되므로 충분한 축적용량의 확보가 어렵다.

반면, 실린더형인 경우 실린더의 외부면 뿐만아니라 내부면까지 유효 캐패시터 영역으로 사용할 수 있기 때문에 64Mb급의 메모리 셀이나 그 이상의 용량을 갖는 고집적 메모리셀에 적합하다.

1989년 " SYMPOSIUM ON VLSI TECHNOLOGY "에 발표된 일본 미쯔비시사의 "NOVEL STCKED CAPASITOR CELL FOR 64MB DRAM" 과 1990년 동일지에 발표된 일본 히다찌사의 " A 1.28μ㎡ BIT LINE SHIELED MEMORY CELL TECHNOLOGY FOR 64MB DRAMS "은 실린더형 전극에 관한 대표적인 논문으로 참조하면 다음과 같다.

제1도 내지 제6도는 "NOVEL STCKED CAPASITOR CELL FOR 64MB DRAM "의 반도체 메모리장치를 제조하기 위한 일부의 공정순서를 도시한 단면도들이다.

먼저 제1도를 참조하면, 반도체기판(100)상에 분리영역(1)과 워드라인(3)을 형성한 후 상기 워드라인(3)을 절연시키기 위한 절연막을 형성한다. 이어서 상기 절연막 형성 후 결과물 전면에 질화물을 소정의 두께로 도포하여 질화막(7)을 형성하고 상기 질화막(7) 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 제1 포토레지스트 패턴(8)을 형성하고 이 제1 포토레지스트 패턴(8)을 적용하여 상기 질화막(7)을 선택적으로 식각함으로써 상기 워드라인이 형성된 영역의 상부 영역에만 절연막(7)이 남아있도록 한다. 상기 절연막(7)은 후속공정시 다결정실리콘의 식각 마스크패턴으로 사용된다.

제2도를 참조하면, 상기 제1 포토레지스트 패턴을 제거한 후 스토리지 전극이 형성될 영역상에 도전물질로서, 예를들면 다결정실리콘을 소정의 두께로 도포하여 다결정실리콘 패드층(9)을 형성한 후 상기 다결정실리콘 패드층(9) 상부에 제2 포토레지스트 패턴(10)을 형성하고, 이것을 적응하여 상기 다결정실리콘 패드층(9)을 선택적으로 식각한다. 이 다결정실리콘 패드층(9)은 분리 영역(1) 및 워드라인(3)을 콘택홀이 형성되는 동안 오버에칭(over etching)으로부터 보호해 주며 동시에 스토리지 전극의 일부로 사용된다.

제3도를 참조하면, 상기 제2 포토레지스트 패턴을 제거하고, 상기 다결정실리콘 패드층(9) 형성 공정을 거쳐 형성된 구조물 전면에 CVD(Chemical Vapor Deposition) 산화막(11)을 형성한다. 이 산화막의 두께는 스토리지 전극의 높이를 결정하는 것이므로 원하는 캐패시턴스에 따라 상기 산화막(11)의 두께를 변화시킬 수 있다. 이어서 상기 CVD 산화막(11)의 상부에 제3 포토레지스트 패턴(12)를 형성하고 이 패턴을 적용하여 상기 CVD 산화막(11)의 소정 영역을 오버 에칭하여 콘택홀을 형성한다.

제4도를 참조하면, 상기 콘택홀 형성 후 결과물 전면에 스토리지 전극으로 사용할 다결정실리콘을 소정의 두께로 도포하여 제1도전층(13)을 형성하고, 다시 상기 CVD 산화막(11) 상부의 제1도전층(13)을 반응성 이온 식각(RIE:Reactive Ion Etching)하여 제거하고 콘택홀 주변과 바닥부에만 다결정실리콘을 남긴다.

제5도를 참조하면, 상기 CVD 산화막(11)을 습식식각방법으로 제거하여 실린더형 스토리지 전극(13')을 완성한다. 이때 상기 셀의 하부의 분리영역(1)과 워드라인(3)은 상기 절연막(7)을 마스크로하여 보호된다.

제6도를 참조하면, 상기 실린더형 스토리지 전극(13')상에 유전물질을 증착시켜 유전체막(15)을 형성한 후 결과물 전면에 도전물질로서, 예를들면 불순물이 도핑된 다결정실리콘을 도포하여 플레이트전극을 형성하기 위한 제2도전층(17)을 형성한다.

제7도 내지 제13도는 "A 1.28μ㎡ BIT LINE SHIELED MEMORY CELL TECHNOLOGY FOR 64MB DRAMS "의 반도체 메모리장치를 제조하기 위한 공정순서를 도시한 단면도들이다.

제7도를 참조하면, 반도체기판(100)상에 도전물질을 도포한 후 선택적으로 식각하여 워드라인(3)을 형성하는 공정, 상기 공정 후 결과물 전면에 상기 워드라인(3)을 절연시키기 위한 절연물질로서, 예를들면 실리콘 산화막(SiO₂)을 소정의 두께로 도포하여 제1절연막을 형성하는 공정, 및 상기 제1절연막이 상기 워드라인(3) 상부에 약1000 Å 정도의 두께로 남아있도록 하기 위해 상기 제1절연막을 에치 백(etch back)하는 공정으로 진행된다. 이때 상기 워드라인(3) 사이의 제1절연막은 모두 제거되어 반도체기판(100)의 표면이 노출시키으로써 콘택 홀(contact hole)을 형성하게 된다.

제8도를 참조하면, 에치 백 공정 후 결과물 전면에 도전물질로서, 예를들면 다결정실리콘을 그 상부표면이 거의 평탄화되도록 도포하여 제1도전층(19)을 형성하는 공정으로 진행된다.

제9도를 참조하면, 상기 제1도전층(19)의 상부에 텅스텐 실리사이드(WSi₂)를 도포하여 고융점 금속 실리사이드층(21)을 형성하는 공정으로 진행된다.

제10도를 참조하면, 상기 고융점 금속 실리사이드층 상부에 포토레지스트를 도포, 마스크 노광 및 현상하여 포토레지스트 마스크 패턴을 형성하는 공정, 상기 포토레지스트 마스크 패턴을 적용하여 상기 고융점 금속 실리사이드층 및 제1도전층을 식각하여 비트라인(23)을 형성하는 공정, 상기 포토레지스트 마스크 패턴을 제거하는 공정, 및 상기 비트라인 형성 후 비트라인을 절연시키기 위해 결과물 전면에 절연물질로서, 예를들면 실리콘산화막을 소정의 두께로 도포하여 제2절연막(24)을 형성하는 공정으로 진행된다. 이때 비트라인(23)은 상기 제6도의 콘택홀에 상기 제1도전층을 이루는 다결정실리콘이 위치하게 됨으로써 자기정합(self-aligned)적으로 형성되게 된다.

제11도를 참조하면, 상기 비트라인(23) 영역의 제2절연막(24)상부에 폴리미이드(polyimide)층을 형성하고 선택적으로 식각하여 폴리미이드 패턴(25)을 형성하는 공정으로 진향된다. 상기 폴리미이드는 공학계 합성수지로 기계적 강도, 전기적 특성, 내화학 약품성 및 내방사성이 뛰어나다.

제12도를 참조하면, 상기 폴리미이드 패턴(25) 형성 후 결과물 전면에 도전물질로서, 예를들면 다결정실리콘을 소정의 두께로 도포하여 제2도전층(27)을 형성하는 공정, 및 상기 폴리미이드 패턴(25) 상부의 제2도전층 영역을 제외한 구조물 전면을 포토레지스트(29)로 덮어 식각으로부터 보호하도록 하는 공정으로 진행된다.

제13도를 참조하면, 상기 폴리미이드 패턴 상부의 제2도전층 영역을 에치 백하여 상기 폴리미이드 패턴의 상부표면을 노출시키는 공정, 상기 포토레지스트 및 폴리미이드 패턴을 제거하는 공정, 및 상기 포토레지스트 및 폴리미이드 패턴을 제거한 후 결과물 전면에 유전체막(30) 및 플레이트전극(31)을 형성하는 공정으로 진행된다.

제14도는 상기 제1도 내지 제6도의 공정에 따른 실린더형 반도체 메모리장치를 SEM으로 찍은 사진이다.

제15도 내지 제22도는 또 다른 종래의 기술에 의한 반도체 메모리장치의 제조공정을 도시한 단면도들이다.

제15도를 참조하면, 반도체기판(100)의 활성영역상에, 소오스/드레인 영역 및 게이트전극(3)을 구비하는 트랜지스터를 형성하는 공정, 결과물 전면에 상기 트랜지스터를 절연시키기 위한 제1절연막(4)을 형성하는 공정, 결과물 전면에 평탄화층(45)을 형성하는 공정, 상기 평탄화층(45) 상부에 질화물로 이루어진 제2절연막(47) 및 산화물로 이루어진 제3절연막(49)을 형성하는 공정, 상기 소오스영역 상에 적층되어 있는 제1절연막(4), 평탄화층(45), 제2절연막(47) 및 제3절연막(49)을 선택적으로 제거하여 콘택홀(51)을 형성하는 공정으로 진행된다.

제16도를 참조하면, 상기 콘택홀(51) 형성 후 결과물 전면에 소정의 두께로 도전물질을 도포하여 제1도전층(53)을 형성하는 공정으로 진행된다.

제17도를 참조하면, 상기 제1도전층(53) 상부에 제4절연막(54)을 형성하는 공정, 상기 제4절연막(54) 상부에 제3도전층(56)을 형성하는 공정으로 진행된다.

제18도를 참조하면, 상기 제3도전층(56) 상부에 제1스토리지전극 패턴을 형성한 후 이 패턴을 적용하여 상기 제4절연막(54) 및 제3도전층(56)을 패터닝하는 공정, 상기 제1스토리지전극 패턴을 제거하는 공정으로 진행된다.

제19도를 참조하면, 상기 제4절연막(54) 및 제3도전층(56)이 패터닝된 구조물 전면에 도전물질을 도포하여 제4도전층(58)을 형성하는 공정, 상기 제4도전층 상부에 절연물질을 도포하여 제5절연막(58)을 형성하는 공정으로 진행된다.

제20도를 참조하면, 상기 제5절연막을 에치 백시켜 상기 패터닝된 제4절연막(54) 및 제3도전층(56) 상부에 도포되어 굴곡을 형성하는 제5절연막(58)의 굴곡 측면에 스페이서(60)를 형성하는 공정으로 진행된다.

제21도를 참조하면, 상기 스페이서(60) 및 제4절연막(54)을 식각보호용 마스크로 하여 상기 제4도전층 및 제3도전층을 이온반응성식각함으로써 스토리지전극패턴(55)을 형성하는 공정으로 진행된다.

제22도를 참조하면, 상기 스페이서 및 제4절연막을 제거하는 공정, 상기 스토리지전극패턴(55) 상부에 유전물질을 도포하여 유전체막(57)을 형성하는 공정, 상기 유전체막 형성 후 결과물 전면에 플레이트전극을 형성하기 위한 도전물질을 도포하여 제2도전층(59)을 형성하는 공정으로 진행된다.

또한 본 발명과 관련있는 특허로서 미국특허번호 5,071,781호를 예를들수 있는데, 그 제조공정을 간략하게 설명하면 제1도전형의 반도체기판상에 필드산화막을 성장시켜 활성영역을 정의 하는 공정, 상기 활성영역상에 소오스, 드레인 및 게이트를 구비하는 트랜지스터를 형성하는 공정, 상기 필드산화막의 소정부분에 제1도전층을 형성하는 공정, 상기 게이트전극 및 제1도전층상부에 제1절연층을 형성하는 공정, 상기 제1절연층 상부에 제2절연층을 형성하는 공정, 상기 소오스 영역의 일부 반도체기판을 노출시켜 개구부를 형성하고, 상기 노출된 반도체기판의 전표면에 제2도전층을 형성하는 공정, 상기 제2도전층상에 제3절연층을 도포하여 제3절연층으로 안장모양의 패턴을 형성하는 공정, 상기 제3도전층을 형성하는 공정, 상기 소오스 영역 상부의 제3도전층을 식각하는 공정, 상기 안장모양의 패턴을 제거하고 캐패시터의 제1전극 패턴을 형성하는 공정, 상기 안장모양의 패턴을 제거하고 캐패시터의 제1전극 패턴을 형성하는 공정, 상기 제1전극 패턴상부에 유전체막을 형성하는 공정 및 상기 유전체막 형성 후 결과물 전면에 제4도전층을 형성하는 공정으로 진행된다.

상기와 같은 공정을 거쳐 제조된 스토리지 전극을 구비하는 캐패시터는 스토리지 전극의 높이가 1.5㎛일때, 셀면적 1.5μ㎡에서 약 30fF의 용량을 얻을 수 있다. 이러한 용량은 같은 셀 면적을 갖는 다른 구조의 캐패시터의 용량이 20fF 미만인데 비해 매우 큰 것이지만 공정이 복잡하여 생산수율이 저하되는 문제점이 있다.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 위상반전마스크를 이용하여 간단하게 메모리 셀의 축적용량을 최대화할 수 있는 반도체 메모리 장치의 제조방법을 제공하는 것이다.

따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위해 위상반전마스크를 이용하여 간단하게 메모리 셀의 축적용량을 최대화할 수 있는 반도체 메모리 장치의 제조방법을 제공하는 것이다.

상기 목적을 달성하기 위한 본 발명의 제조방법은, 반도체 기판상에 제1도전층을 형성하는 공정, 위상반전마스크를 적용하여 상기 제1도전층을 패터닝하는 공정을 구비하여 이루어지는 것을 특징으로 한다.

이하 첨부도면을 참조하여 본 발명을 좀더 상세하게 설명하고자 한다.

제23a도 내지 제23c도는 본 발명의 제1 위상반전마스크와 이를 적용한 실린더형 스토리지전극의 패턴들이다.

제23a도의 AA'선을 기준으로 한 제1 위상반전마스크의 단면을 보면 하나의 요부(凹部)의 형태로 상기 마스크를 적용하여 패터닝하면 제23c도와 같은 패턴이 형성된다.

제24a도 내지 제24c도는 본 발명의 제2 위상반전마스크와 이를 적용한 실린더형 스토리지전극의 패턴들이다.

제24a도의 BB'선을 기준으로 한 제2 위상반전마스크의 단면을 보면 두개의 요부(凹部)가 연속하여 위치하며 상기 마스크를 적용하여 패터닝하면 제24c도와 같은 패턴이 형성된다.

제25a도 내지 제25d도는 상기 위상반전마스크의 제조방법을 도시한 단면도들이다.

제25a도를 참조하면, 적어도 4000Å 이상의 두께를 가진 수정(quartz) 기판(71) 상부에 약 1000Å 정도의 두께로 크롬(Cr)막(72)을 형성하는 공정으로 진행된다.

제25b도를 참조하면, 상기 크롬막(72) 상부에 포토레지스트를 4000Å ∼ 6000Å 정도의 두께로 도포, 노광 및 현상하여 포토레지스트패턴(73)을 형성하는 공정으로 진행된다.

제25c도를 참조하면, 상기 포토레지스트패턴(73)을 적용하여 상기 크롬막 및 수정기판을 식각함으로써 위상반전 마스크패턴(71')을 형성하는 공정으로 진행된다. 식각방법으로는 습식식각이나 건식식각 모두 가능하며, 습식식각으로 하는 경우 HF와 순수의 비율이 약 100:1∼10:1 정도인 용액으로 처리하며, 건식식각으로 하는 경우 공정조건을 기판온도는 약 50℃로 하고, 압력은 약 40m torr로 하며 CHF₃+ O₂의 기체를 사용하여 이온반응성식각한다.

제25d를 참조하면, 상기 포토레지스트 패턴 및 크롬막을 제거하는 공정으로 진행된다.

상기와 공정에 의해 형성된 위상반전 마스크패턴(71')은 요부의 깊이(d)가 λ / 2(n-1)로서, i라인의 경우 수치로는 약4000Å 정도가 된다. 이때 상기 n은 수정기판의 굴절률이며, λ는 노광을 위한 광원의 파장이다.

제26도 내지 제29도는 본 발명의 제1실시예로서 반도체 메모리장치의 제조방법을 도시한 단면도들이다.

먼저 제26도를 참조하면, 제1도의 반도체기판(100)상에 소자분리영역(1)을 형성하는 공정, 상기 소자분리영역(1) 형성 후 워드라인(3)을 형성하는 공정, 상기 워드라인(3)이 형성된 영역의 상부 영역에 제1절연막(7)을 형성하기 위한 절연물질로서, 예를들면 실리콘 나이트라이드(Si_xN_y)를 약 300Å정도의 두께로 증착시켜 상기 제1절연막(7)을 형성하는 공정, 상기 제1절연막(7) 상부에 제1포토레지스트 패턴(8)을 형성하는 공정, 상기 제1 포토레지스트 패턴(8)을 적용하여 상기 제1절연막(7)을 패터닝하는 공정과 동일한 공정으로 진행된다.

제27도를 참조하면, 상기 제1절연막(7) 형성 후 결과물 전면에 제1도전층(81)을 형성하기 위한 도전물질로서, 예를들면 다결정실리콘을 약 5000 Å 정도의 두께로 도포하여 제1도전층(81)을 형성하는 공정, 상기 제1도전층 상부에 포토레지스트를 도포하고 위상반전마스크 패턴을 적용하여 마스크 노광 및 현상함으로써 싱글 실린더형 스토리지전극패턴 마스크(83a)를 형성하는 공정으로 진행된다.

제28도를 참조하면, 상기 싱글 실린더형 스토리지전극패턴 마스크(83a) 적용하여 상기 제1도전층을 이온 반응성 식각 함으로써 제1스토리지전극(81')을 형성하는 공정으로 진행된다.

제29도를 참조하면, 상기 제1스토리지전극(81') 형성 후 결과물 전면에 유전체막(84)을 형성하기 위한 유전물질로서, 예를들면 약 70Å 정도 두께의 실리콘 나이트라이드(Si_xN_y) 및 20Å 정도의 두께의 산화물(SiO₂)을 순차적으로 적층시켜 유전체막(84)을 형성하는 공정, 상기 유전체막(85) 형성 후 결과물 전면에 플레이트 전극을 형성하기 위한 도전물질로서, 예를들면 다결정실리콘을 약 1500Å 정도의 두께로 도포하여 플레이트 전극용 제2도전층(87)을 형성하는 공정으로 진행된다.

이후의 공정은 상기 제2도전층(85) 형성 후 결과물의 상부를 평탄화시키기 위해 결과물 전면에 BPSG(Boron Posphorus Silicate Glass)를 약 7500Å 정도의 두께로 도포하여 제1평탄화층을 형성하는 공정, 상기 결과물의 소정의 영역에 선택적으로 빗살모양의 CVD(Chemical Vapor Deposition) 텅스텐 플러그(Wplug)를 형성함으로써 비트라인 콘택부를 형성하는 공정으로 진행된다. (도시하지 않음)

제30도는 본 발명의 제1실시예의 간략한 레이아웃도이다.

제30도를 참조하면, 내부에 있는 사선을 포함하는 가는 실선부는 워드라인(a)이며, 굵은 실선의 스토리지전극 패턴(b) 제1 위상반전 마스크(c)를 적용하는 간단한 방법으로 실린더형으로 제조가 가능하다.

제31도 내지 제32도는 본 발명의 제2실시예로서 반도체 메모리장치의 제조방법을 도시한 단면도들이다.

제31도를 참조하면, 상기 제26도 및 제27도의 소자분리영역(1)을 형성하는 공정, 워드라인(3)을 형성하는 공정, 제1절연막(7)을 형성하는 공정, 제1도전층(81)을 형성하는 공정과 동일한 공정으로 진행되며, 이어서 상기 제1도전층 상부에 포토레지스트를 도포하고 제27도의 하나의 요부만으로 이루어진 제1 위상반전 마스크 대신 두개의 요부가 연속되어 이루어진 제2 위상반전마스크패턴을 적용하여 마스크 노광 및 현상함으로써 더블 실린더형 스토리지전극패턴 마스크(83b)를 형성하는 공정으로 진행된다.

제32도를 참조하면, 상기 제1도전층을 상기 더블 실린더형 스토리지전극패턴 마스크(83b)을 적용하여 이온반응성 식각함으로써 제2스토리지전극 패턴(81")을 형성하는 공정, 유전체막(85)을 형성하는 공정, 플레이트 전극용 제2도전층(87)을 형성하는 공정으로 진행된다.

제33도를 참조하면, 내부에 있는 사선을 포함하는 가는 실선부는 워드라인(a)이며, 굵은 실선의 스토리지전극 패턴(b)은 두개의 요부가 연속된 제2 위상반전 마스크(d)를 적용하는 간단한 방법으로 표면적을 최대한 활용할 수 있는 더블 실린더형으로 제조가 가능하다.

제34도 내지 제37도는 본 발명의 제3실시예로서 반도체 메모리장치의 제조방법을 도시한 단면도들이다.

제34도를 참조하면, 반도체기판(100)상에 소자분리영역을 형성하는 공정(도시하지 않음), 드레인/소오스 영역을 형성하는 공정(도시하지 않음), 반도체기판(100)의 활성영역상에 도전물질을 도포한 후 선택적으로 식각하여 워드라인(3)을 형성하여 트랜지스터를 완성하는 공정, 상기 워드라인(3) 형성 후 결과물 전면에 상기 트랜지스터를 절연시키기 위한 절연물질로서, 예를들면 산화물(SiO₂)을 소정의 두께로 도포하여 제1절연막(4)을 형성하는 공정, 상기 제1절연막(4) 형성 후 결과를 전면에 BPSG를 소정의 두께로 증착하여 평탄화층(45)을 형성하는 공정, 상기 평탄화층(45)상부에 제2절연막(47)을 형성하기 위한 물질로서 예를들면 실리콘 나이트라이드(Si_xN_y)를 소정의 두께로 도포하여 제2절연막(47)을 형성하는 공정, 상기 제2절연막(47) 상부에 고온산화막(HTO:High Temperateur Oxide)을 소정의 두께로 증착시켜 제3절연막(49)을 형성하는 공정, 상기 소오스 영역의 적층된 제1절연막(4), 평탄화층(45), 제2절연막(47) 및 제3절연막(49)을 부분적으로 제거하여 콘택홀(51)을 형성하는 공정으로 진행된다.

제35도를 참조하면, 상기 콘택홀 형성 후 결과물 전면에 스토리지전극을 형성하기 위한 도전물질로서, 예를들면 다결정실리콘을 저압화학기상침적법(LPCVD: Low Pressure Chemical Vapor Deposition)으로 약 3000Å 정도의 두께로 도포하여, 상기 콘택홀에 상기 다결정실리콘이 채워짐으로써 형성된 기둥전극을 포함하는 제1도전층(53)을 형성하는 공정, 상기 제1도전층(53) 상부에 두개의 요부가 연속되어 이루어진 제2 위상반전마스크 패턴을 적용하여 마스크 노광 및 현상함으로써 제1 포토레지스트 패턴(100)을 형성하는 공정으로 진행된다.

제36도를 참조하면, 상기 제1 포토레지스트 패턴을 적용하여 상기 제1도전층을 이온방응성식각함으로써 스토리지전극(103)을 형성하는 공정, 상기 스토리지전극(103)의 하부면적을 이용하기 위해 상기 제3절연막을 습식식각하여 제거하는 공정, 상기 제1포토레지스트 패턴을 제거하는 공정으로 진행된다.

제37도를 참조하면, 상기 제3절연막 제거 후 결과물 전면에 유전체막을 형성하기 위한 물질로서, 예를들면 약 70 Å 정도 두께의 실리콘 나이트라이드(Si_xN_y) 및 20Å 정도 두께의 실리콘 나이트라이드산화물을 순차적으로 적층시켜 유전체막(105)을 형성하는 공정, 상기 유전체막(105) 형성 후 결과물 전면에 플레이트 전극을 형성하기 위한 도전물질로서, 예를들면 다결정실리콘을 약 1500Å 정도의 두께로 도포하여 플레이트 전극용 제2도전층(107)을 형성하는 공정으로 진행된다.

제38도는 본 발명의 제1실시예에 따른 싱글 실린더형 반도체 메모리장치의 단면을 SEM으로 찍은 사진이며, 제39도는 본 발명의 제2실시예에 따른 이중 실린더형 반도체 메모리장치의 단면을 SEM으로 찍은 사진이다.

따라서 본 발명에 따라 제조된 반도체 메모리장치는 제1도내지 제6도의 종래의 방법에 다른 실린더형 스토리지전극과 유사한 구조를 갖는 제26도 내지 제29도의 본 발명의 실린더형 스토리지전극의 제조공정을 비교하여 볼 때, 본 발명에서는 종래 방법에서의 다결정실리콘 패드층의 형성공정과 실린더의 높이를 형성하기 위한 CVD산화막을 형성하는 공정을 필요로 하지 않는다.

즉 상기 다결정실리콘 패드층을 형성하기 위한 도전물질의 도포공정, 상기 다결정실리콘 패드층을 패터닝하기 위한 마스크 패턴 형성 공정과 상기 CVD 산화막을 형성하기 위해 산화물질을 도포하는 공정, 상기 CVD 산화막을 실린더의 측벽이 위치하는 소정의 영역상에 한정시키기 위하여 마스크패턴을 형성하여 상기 CVD산화막을 식각하는 다수의 공정을, 본 발명에서는 스토리지전극을 형성하기 위한 도전층 상부에 포토레지스트를 도포하고 위상반전마스크 패턴을 적용하여 마스크 노광 및 현상함으로써 실린더형 스토리지전극패턴을 형성하는 공정으로 대치하며, 또한 스토리지 전극을 실린더형으로 형성하기 위한 스페이서를 형성하는 공정이나 폴리미이드층을 형성한 후 식각하는 공정 없이 위상반전마스크패턴만을 이용하여 단일실린더구조 또는 다중실린더구조를 실현함으로써 높은 캐패시턴스를 가지는 실린더형 스토리지전극을 형성할 수 있기 때문에 스페이서의 형성공정이 필요없고 마스크의 감소에 따른 공정의 단순화, 생산가의 절감, 수율의 증가 및 종래의 마스크나 CVD산화막을 제거하는 공정시 완벽한 세척이 이루어지지 않는 경우 그 불순물로 인한 막질의 결함을 방지할 수 있다.

본 발명은 상기 실시예에 한정되지 않으며 본 발명의 기술적사상 내에서 당분야의 통상의 지식을 가진자에 의한 다양한 응용이 가능함은 물론이다.

Claims (5)

1. 반도체 기판상에 스토리지 전극을 형성하기 위한 제1도전층을 형성하는 공정;

   위상반전마스크를 적용하여 상기 제1도전층을 패터닝함으로써 실린더형 스토리지전극을 완성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
2. 제1항에 있어서, 상기 위상반전마스크는 하나의 요부로 이루어지면, 이에따라 상기 위상반전마스크를 적용하여 형성된 상기 실린더형 스토리지전극은 하나의 실린더로 이루어짐을 특징으로 하는 반도체장치의 제조방법.
3. 제1항에 있어서, 상기 위상반전마스크는 하나의 요부로 이루어지며, 이에따라 상기 위상반전마스크를 적용하여 형성된 상기 실린더형 스토리지전극은 두개의 실린더로 이루어짐을 특징으로 하는 반도체장치의 제조방법.
4. 트랜지스터가 형성되어 있는 반도체기판상에 제1절연막을 형성하는 공정;

   상기 제1절연막 상부에 제1도전층을 형성하는 공정;

   상기 제1도전층 상부에 위상반전마스크를 적용한 포토레지스트 패턴을 형성하는 공정;

   상기 포토레지스트패턴을 적용하여 상기 제1도전층을 식각함으로써 스토리지전극을 형성하는 공정;

   상기 스토리지전극 상부에 유전물질을 증착시켜 유전체막을 형성하는 공정;

   상기 유전체막 형성후 결과물 전면에 도전물질을 도포하여 플레이트전극을 형성하기 위한 제2도전층을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
5. 반도체기판의 활성영역에 소오스/드레인 영역 및 게이트전극을 구비하는 트랜지스터를 형성하는 공정;

   상기 트랜지스터를 절연시키기 위한 절연막을 형성하는 공정;

   상기 절연막 상부에 평탄화층을 형성하는 공정;

   상기 평탄화층 상부에 산화막을 형성하는 공정;

   상기 소오스영역 상에 적층되어 있는 절연막, 평탄화층 및 산화막을 부분적으로 제거하여 콘택홀에 형성하는 공정;

   상기 콘택홀 형성 후 결과물 전면에 도전물질을 도포하여 제1도전층을 형성하는 공정;

   상기 제1도전층 상부에 위상반전마스크를 적용한 포토레지스트 패턴을 형성하는 공정; 및

   상기 포토레지스트패턴을 적용하여 상기 제1도전층을 식각함으로써 스토리지전극을 형성하는 공정을 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.