JPH0322559A - 半導体メモリ素子およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 く産業上の利用分野〉 この発明は、半導体メモリ素子に関し、更に詳しくは、
ダイナミック・ランダム・アクセス・メモリ（以下、Ｄ
ＲＡＭと称す）のメモリセル構造に関する。

く従来の技術〉 高集積化の先端を走るＤＲＡＭは、ここ３年内に４倍の
割合で記憶容量が増大しており、今後、４Ｍｂ．１　６
Ｍｂ，６４Ｍｂと順次容量が増加していくと予想される
。このような集積度の向上を図る上で、ＤＲＡＭの記憶
単位であるメモリセルを縮小して行く必要がある。一方
、放射線によるソフトエラーを防止すると共に、十分な
Ｓ／Ｎ比の信号を確保するためには、メモリセル内の電
荷蓄積容量はある最低値以上を保たねばならない。この
ため、電荷蓄積コンデンサを半導体表面に形成ずる事は
４ＭｂＤＲＡＭ以降不可能となっており、この電荷蓄積
コンデンサを、半導体基板に形成された穴とか溝の内部
や、半導体基板表面に形成されたＭＯＳトランジスタ上
に形成する三次元構造メモリセルが一般化しつつある。

〈発明が解決しようとする課題〉 ところで、電極蓄積コンデンサを、半導体基板に形成さ
れた穴とか溝、いわゆるトレンチの内部に形成する方式
は、トレンチの深さに応じて電荷蓄積容量を増すことが
できるため、メモリセルを縮小する上では有利であるが
、深いトレンチを再現性よく形成ずることが技術的に非
常に困難であるため、生産面で有利とはいえない。一方
、電荷蓄積コンデンサをＭＯＳトランジスタ上に形成す
るいわゆるスタック型メモリセルは、比較的生産に適し
ているが、上記トレンチを利用する場合に３ 比べてコンデンサ容量を大きくできないため、１６Ｍｂ
，６４Ｍｂと高集積化していく上で不利であった。これ
は、スタック型メモリセルの電荷蓄積電極をなす多結晶
シリコン膜の膜厚が０　３μｍ程度と比較的薄く、電荷
の大部分が上記電極の上面に蓄積されているため、セル
面積の縮小により蓄積電荷量が急激に減少するためであ
る。

そこで、この発明の目的は、１６Ｍｂ，６４Ｍｂと高集
積化する場合にも最低値以上の電荷蓄積容量を有するこ
とができるようにしたスタック型メモリセルを有する半
導体メモリ素子およびその製造方法を提供することにあ
る。

く課題を解決するための手段〉 上記目的を達戊するために、この発明の半導体メモリ素
子は、半導体基板表面に形成されたトランジスタの一方
の端子に、上記半導体基板上に形成されたコンデンサの
一方の電極を接続したメモリセルを複数個有する半導体
メモリ素子であって、上記コンデンサの一方の電極は、
柱状またはカップ状をなす主部と、この主部側壁の外周
近傍を離４ 間して取り巻く外周部と、上記主部の端部と外周部の端
部とを一体に連結する底部とからなり、上記コンデンサ
の他方の電極は、上記一方の電極の主部，外周部および
底部に各々対向する部分からなることを特徴としている
。

また、上記一方の電極の外周部および底部は各々複数で
あるのが望ましい。

また、この発明の半導体メモリ素子の製造方法は、半導
体基板表面にトランジスタを形成した後、上記コンデン
サの一方の電極材料として上記基板上に導電性厚膜を形
成する工程と、上記コンデンサの主部を形成すべき領域
を除く領域の上記導電性厚膜を薄膜の部分を残して除去
して、上記主部の側壁を形成する工程と、上記導電性厚
膜と選択的にエッチング可能な材料からなり、上記主部
側壁の外周を密着して取り巻く外周側壁を形成する工程
と、上記外周側壁の材料に対する腐食剤に上って腐食を
受けない導電性材料からなり、上記外周側壁を密着して
取り巻くと共に端部が」二記薄膜に連結する外周部を形
成する工程と、上記外周部よりも外側の領域の上記薄膜
を除去して底部を形成ずる工程と、上記外周側壁を腐食
剤によって除去する工程とを有し、この一方の電極の上
に絶縁膜および」二記他方の電極を順次形成するように
したことを特徴としている。

また、上記導電性厚膜と選択的にエッチング可能な材料
からなり、上記主部側壁の外周を密着して取り巻く外周
側壁を形成する工程と、上記外周側壁の材料に対する腐
食剤によって腐食を受けない導ｗＬ仕材料からなり、上
記外周側壁を密着して取り巻くと共に端部が上記薄膜に
連結する外周部を形成する工程とを反復するのが望まし
い。

く作用〉 コンデンサの一方の電極は導電性材料からなる主部．外
周部および底部が連結されてなり、他方の電極はこれら
各部に対向する部分からなるため、上記一方の電極が主
部のみからなる場合に比して上記両電極の対向面積が増
加して、電荷蓄積容量が増大する。しかも、上記一方の
電極の外周部は、柱状またはカップ状をなす主部の側壁
の外周近傍を取り巻いているので、この電極の底面積を
あまり増加させることなく両電極の対向面積が増加する
。したがって、高集積化する場合に、最低値以上の電荷
蓄積容量が容易に確保される。

また、上記一方の電極の外周部および底部は各々複数で
ある場合、この電極の底面積の割に電荷蓄積容量がさら
に増して有利となる。

また、上記一方の電極の主部側壁を密着して取り巻く上
記外周側壁とこの外周側壁を密着して取り巻く上記外周
部とは、リソグラフィを行なうことなく自己整合的に設
けられるので、隣接したメモリセルのコンデンサ同志の
距離は、リソグラフィ技術によって達威されている最小
間隔以下に設定され得る。したがって、高集積化する場
合に、セル面積が有効活用されて、最低値以上の電荷蓄
積容量が容易に確保される。

また、上記外周部と底部を形成する工程を反復すること
によって、マスク数を増加させることなく、大容量のコ
ンデンサが形成される。

く実施例〉 ７ 以下、この発明の半導体装置およびその製造方法を実施
例により詳細に説明する。

第１図は、この発明の第一の実施例の半導体メモリ素子
の要部を示している。この半導体メモリ素子は、いわゆ
るスタック型構造をなし、半導体基板ｌの表面に形成さ
れたトランジスタＴと、このトランジスタＴの上方にコ
ンデンサＣとを備えている。トランジスタＴは、ソース
領域５と、ドレイン領域４と、ゲート絶縁膜２と、この
ゲート絶縁膜２上に設けられたゲート電極３からなって
いる。コンデンサＣは、上記トランジスタＴのソース領
域５に接続された一方の電極（下部電極）１０と、図示
しない他方の電極（上部電極）と、これらに挟まれた図
示しない絶縁膜とを備えている。

上記一方の電極１０は、角柱状をなす主部６と、この主
部６の側壁６ａの外周近傍を離間して取り巻く外周部７
と、上記主部６の端部と外周部７の端郎とを一体に連結
する底部８とからなっている。

上記他方の電極は、この一方の電極１０の主部６，外周
部７および底部８に各々対向する部分からなっ８ ている。

この半導体メモリ素子は、第２図に示す工程に従って、
次の上うにして作製する。なお、この第２図の（Ａ−　
１）．（Ｂ−１）．（Ｃ−　１），（１）−　１）．（
Ｅ１　）．（Ｆ−１　）はそれぞれ平面図であり、（Ａ
２），（Ｂ　−　２），（Ｃ　−　２），（Ｄ　−　２
），（Ｅ　−　２）．（Ｆ２）はそれぞれ上記各平面図
のｘ−Ｘ線断面図である。そして、これらの図中、一点
鎖線で区切られた１つの領域が各々１つのメモリセルを
示しており（以下の図において同様）、これらは上記ト
ランジスタＴおよびコンデンサＣをそれぞれ包含してい
る。

■まず、公知の手順によって、第２図（Ａ−１）．（Ａ
−２．）に示すように、Ｐ型Ｓｉ基板ｌ１の表面にトラ
ンジスタＴを形成して、層間絶縁膜としてＳｉＯｚ膜」
７とＳｉ３Ｎｔ膜ｌ８とを形成した後、この層間絶縁膜
の上記トランジスタＴのソース領域ｌ５上にコンタクト
ホールｌ９を開口ずる。ここで、１２（第２図（Ａ−１
）に破線で示す閉領域）は選択酸化法で形成したＳｉｎ
．からなる素子分離領域、１３，１３゜は熱酸化法で形
成したＳｉｎ，からなるゲート絶縁膜、１４．＋４゜，
１４”は燐ドーブ多結晶Ｓｔからなるゲート電極（ワー
ド線）、ｌ５．１６はそれぞれ砒素（Ａ８）イオン注入
によって形成したＮ“型のソース領域．ドレイン領域、
１５ａ，１６ａ．１６ａ’は燐（Ｐ）イオン注入によっ
て形成したＬＤＤ（ライトリ・ドーブト・ドレイン）構
造をなすＮ一領域を示している。また、上記ＳＬＮ＋膜
１８は、後の工程■での弗化水素酸処理から下地Ｓｉｎ
ｓ膜ｌ７を保護する目的で形成したものであり、後述す
る工程■において多結晶Ｓｔをエッチングする際に多少
エッチングされて膜厚が減少することを考慮して、十分
な膜厚に設定している。

なお、以下、１つのメモリセルに着目して説明すること
とし、図中、これに隣接するメモリセル（上記１つのメ
モリセルに対して左右対称に構威される）を構或する各
部の参照数字にビ」あるいは「”」を付して表わし、説
明を省略することとする。

■次に、上記コンデンサＣの一方の電極１０の拐料とし
て厚膜の燐ドープ多結晶Ｓｉ膜２ｏと、この膜をエッチ
ングする際のマスク材料としてＳｉＯ２膜２１を全面に
形成する。そして、このＳｉＯ２膜２１を、リソグラフ
ィ手法によって形成したレジストをマスクとして、反応
性イオンエッチング法によって、第２図（Ｂ−　１），
（Ｂ−２）に示すように、矩形の電極形状に加工する。

上記レジストを除去した後、上記加工後のＳｉＯｘ膜２
１をマスクとして上記厚膜多結晶Ｓｉｌｌ９ｔ（２０を
薄膜の部分２０ｂを残してエッチングし除去する。この
多結晶Ｓｉ膜２０の厚膜の部分は、第１図に示した一方
の電極ｌＯの主部６に相当している。なお、本出願人が
先に出願した半導体メモリ素子（特願昭６　３　−　２
　２　７　９　４．　５号）を作製する際は、上記Ｓ１
０，膜２ｌを除去した領域上の、多結晶Ｓｉ膜２０を完
全に除去して、この一方の電極１ｏを主部６のみで構成
している。

■次に、減圧気相戊長（ＬＰＣＶＤ）法によって断差被
覆性の良好なＳｉＯｘ膜を全面形成して、上記多結晶Ｓ
ｔ膜２０の側壁２０ａの箇所（断差部）を除く平坦部の
上記ＳｉＯ＊膜を反応性イオン性エッ−１１ チング法によって除去する。このようにして、第２図（
ｃ−　１），（ｃ−２）に示す上うに、上記多結晶Ｓｉ
膜２０の側壁２０ａにそれぞれＳ　ｉ　Ｏ　２膜からな
る外周側壁２２を形成する。なお、多結晶Ｓｉ膜２０の
側壁２０ａに十分な厚さで上記ＳｉＯ２膜が形成される
ように減圧ＣＶＤ法を採用する一方、上記外周側壁２２
がエッチングされないように反応性イオンエッチング法
を採用している。また、外周側壁２２の材料としてＳｉ
ｎ．膜を用いているが、多結晶Ｓｉ２０の材料に対して
選択的にエッチング可能であれば他の材料を用いても良
い。

■次に、全面に多結晶Ｓ１を形成した後、反応性イオン
エッチング法によって、この多結晶Ｓｉと上記多結晶Ｓ
ｉ膜２０のうち残存した薄膜の部分２０ｂとを上記断差
郎を除いて完全にエッチングし除去する。このようにし
て、第２図（Ｄ−１），（Ｄ−２）に示すように、多結
晶Ｓｉからなり、上記外周側壁２２を密接して取り巻く
と共に端郎が上記薄膜の部分２０ｂに連結するリング状
多結晶Ｓｉ２３を形成する。この多結晶Ｓｉ２３は、第
１１２ 図に示した一方の電極ｌＯの外周部７に相当している。

同時に、この多結晶Ｓｉ２３の外側の領域の上記薄膜の
部分２０ｂを除去することによって、上記一方の電極１
０の底郎８をも形成している。

上記多結晶Ｓｉ２０の厚膜の部分は薄膜の部分２０ｂを
介して上記リング状多結晶Ｓｉ２３に電気的にも接続さ
れることになる。なお、上記一方の電極１０の外周部７
構威する材料を主部６と同一材料の多結晶Ｓｉとしたが
、これに限られるものではなく、次工程■において外周
側壁２２を腐食剤によって除去する際に、侵されないよ
うな導電性材料であれば良い。また、上記Ｓ　ｉｓＮ＊
膜ｌ８は工程■において十分な膜厚としているけれども
、上記多結晶Ｓｉ膜２０ｂをエッチングする際は、Ｓｉ
ｓＮ４膜１８に対して選択的にエッチングするのが望ま
しい。

■次に、第２図（Ｅ−１）．（Ｅ−２）に示すように、
弗化水素酸（ＨＰ”）を含有するエッチング液を用いて
、Ｓｔｏｗ膜２ｌおよびＳｉｆｔ膜からなる外周側壁２
２を除去する。その後、コンデンサＣのキャパシタ絶縁
膜２４を形成し、コンデンサＣの他方の電極として、複
数のメモリセルの共通配線となるプレート電極２５を形
成する。キャパシタ絶縁膜２４は、ＬＰＣＶＤ法により
ＳＬＮ４膜を形成した後、ウェット酸化によりｓｉ３Ｎ
４膜表面を酸化してなるＳ　ｉｏｔ／ＳｉａＮ４二層膜
とした。

また、プレート電極２５は、燐ドーブ多結晶Ｓｉを用い
た。

■最後に、第２図（Ｆ　−　１　）．（Ｆ　−　２）に
示すように、層間絶縁膜２６を形成した後、トランジス
タＴのドレイン領域１６上にコンタクトホール２７を開
口して、共通配線（ビット線）２８を形成する。

このようにして、第１図に示した半導体メモリ素子の作
製を完了する。

上記半導体メモリ素子を、最小線幅０．５μｍで形成す
る場合、メモリセルザイズは、３μｍＸ１．２μｍ−３
．６μｍ２となる。多結晶Ｓｉ電極２０の厚さを０．５
μｍ，ＳｉＯｔマスク２ｌの形状を０，、６μｍＸ１．
３５μｍの矩形状にすると、この形状から推定される多
結晶Ｓ１電極の表面積は２．８μｍｌ程度となる。この
場合、従来のスタック型メモリセルでは、３μｍ２程度
の面積しかコンデンサとして利用できないことになる。

しかし、」二記半導体メモリ素子の構造、すなわち、柱
状の主部６に、０μｍ厚のＳｉｎ，からなる外周側壁を
形戚することによって、Ｏ　ｌμｍ厚の多結晶Ｓｉから
なる外周部７を連結し１二場合は、７、６μｍ２程度の
表面積をコンデンサとして利用できる。実際に、メモリ
セル当りのコンデンサ容量を比較測定したところ、従来
のスタック型メモリセルは１７ｆＦＬかなかったのに対
し、上記半導体メモリ素子の構造では４２ｆＦの大容量
を実現でき、１　６Ｍｂｒ）ＲＡＭｉ．：も十分に利用
できる大きさとなった。なお、リーク電流，キャパシタ
絶縁膜の寿命に関しても顕著な劣化はみられなかった。

このように、一方の電極ｌＯの柱状をなす主部６の側壁
６ａの外周近傍を外周部７を設けて取り巻くことによっ
て、この電極１０の底而積をあまり増加させることなく
、コンデンサＣの対向面積を増加させることができる。

また、上記外周側壁２２および外周部２３をリソ１５ グラフィを行なうことなく自己整合的に設けているので
、隣接するメモリセルのコンデンサＣ同志の距離をリソ
グラフィ技術の限界以下まで縮めることができ、素子を
高集積化することができる。

しかも、マスク数を増加させる必要がない。

なお、上記一方の電極ｌＯの外周郎７のリング状構造は
一重としたが、二重あるいはそれ以上としても良い。た
とえば、上記工程■乃至工程■（第２図（Ｃ−１），（
Ｃ−２）乃至（Ｄ−１）．（Ｄ−２）に相当する）を二
度繰り返すことによって、二重のリング状構造とするこ
とができる。より詳しくは、まず工程■を最初に実行す
る際、一重目のリング状多結晶Ｓｉ２３を反応性イオン
エッチング法によって形成するときに、平坦部に多結晶
Ｓｉ２０ｂの薄膜を残しておくようにする。そして、工
程■に戻って再度、Ｓ　ｉ　Ｏ　ｔ膜からなる外周側壁
を形成し、その外側に二重目の多結晶Ｓｉの外周部を形
成する。このようにした場合、工程度数は増加するが、
マスク数を増加させることがなく、セルサイズの割にさ
らに大容量のコンデンサを形成する１６ ことがてきる。

次に、第二の実施例の半導体メモリ素子について説明す
る。第一の実施例は、半導体メモリ素子の一方の電極ｌ
Ｏの主部６を柱状としたが、第二の実施例はカップ状と
した点が異なっている。以下、相異点について説明する
。

０まず、第３図（Ａ−１），（Ａ−２）に示すように、
第一の実施例の工程■（第２図（Ａ　−　１　），（Ａ
２）に対応する）を全く同様に実行して、コンタクトホ
ールｌ９を形成ずる。そして、コンデンサの一方の電極
の材料として厚膜の燐ドープ多結晶Ｓｉ３０を形成し、
さらにＰＳＧ膜３ｌを形成ずる。ＰＳＧ膜３ｌはリソグ
ラフィ技術によって形成したレジストをマスクとして加
工し、さらに弗化水素酸（ＨＦ）を含むエッチング液で
若干エッチングして、細くした形状のＰＳＧ膜３２とず
る。

次に、ＬＰＣＶＤ法によって全面にＳ　ｉ　Ｏ　ｔ膜を
堆積した後、反応性イオンエッチング法によって、平坦
部の上記Ｓ　ｉ　Ｏ　２膜を除去し、ＰＳＧ膜３２の側
壁にのみＳ　ｉ　Ｏ　ｗ膜を残す。

＠次に、弗化水索酸（ＨＦ）を含むエソチング液を用い
てＰＳＧ膜３２を除去する。側壁に残したＳｉ（）ａ膜
３３は、ＰＳＧ膜３２に比してエッチング速度が遅いた
め、第３図（Ｂ−１）．（Ｂ−２）に示すように、残存
することになる。次に、この側壁のＳｉｎｓ膜３３をマ
スクにして、厚膜多結晶Ｓ１膜３０を反応性イオンエッ
チング法によってエッヂングする。このとき、厚膜多結
晶Ｓ１膜３０のうち薄膜の部分３０ｂを残してエッチン
グを停止する。このようにして、コンデンサＣの一方の
電極の主部としてカップ状電極３４を形成する。

■以後の作製工程は第一の実施例と同様であって、カッ
プ状電極３４の外周近傍にリング状の構造の外周部３５
，底部３０ｂを形成し、キヤパンク絶縁膜３６の形成工
程を経て、プレート電極３７を形成ずる。

このようにして作製した半導体メモリ素子は、上記外周
部３５を設けない場合の容量がセル当たり１８ｆＦてあ
ったのに対して、外周部３５を設Ｏることによって３１
ＨＦとなり、第一の実施例と同様に、セルザイズの割に
大容量とすることができた。上記容量のデータは、多結
晶Ｓｉ膜３０の膜厚が０．４７ｚｍであって、他の作製
条件は第一の実施例と同じてある。

なお、第一の実施例および第二実施例はいわゆる折り返
しビット線構威のセル配置をとったが、開放型ビット線
構威などの他の配置へ適用する事も容易である。また、
ｌ〕型Ｓ１基板」一にＮチャネルＭＯＳ｝ランジスタを
形成してメモリセルトラン、ジスタとしたが、Ｎ型Ｓｉ
基板」二のＰ型領域に形成しても良く、Ｎ型Ｓｉ基板上
あるいはＰ型Ｓｉ基板上のＮ型領域」二にＰチャネルＭ
ＯＳ｝ランジスタを形成してメモリセルトランジスタを
構威しても良い。さらに、素子分離領域の形状、詳細な
構造、形成法、メモリセルトランジスタの形状、構造、
形成法、眉間絶縁膜の材質、構造、形成法、コンデンサ
の電極伺料、構造、形成法、キヤパンク絶縁膜の材質、
構造、形成法等は本実施例に限定されるものではない。

く発明の効果〉 １９ 以上より明らかなように、この発明は、半導体基板表面
に形成されたトランジスタの一方の端子に、」二記半導
体基板上に形成されたコンデンサの一方の電極を接続し
たメモリセルを複数個有する半導体メモリ素子であって
、上記コンデンサの一方の電極は、柱状またはカップ状
をなす主部と、この主部側壁の外周近傍を離間して取り
巻く外周部と、上記主部の端部と外周部の端部とを一体
に連結する底部とからなり、上記コンデンサの他方の電
極は、」二記一方の電極の主部，外周部お上び底部に各
々対向する部分からなるので、従来のスタック型メモリ
セルでは不可能であった大容量コンデンサを実現するこ
とができ、したがってｌ６Ｍｂあるいはそれ以」二に高
集積化する場合にも最低値以上の電荷蓄積容量を有する
ことができる。

また、上記一方の電極の外周部および底部は各々複数で
ある場合、メモリセルザイズの割にさらに大容量とする
ことができる。

また、この発明の半導体メモリ素子の製造方法は、」二
記導電性厚膜と選択的にエッチング可能な２０ 材料からなり、上記主部側壁の外周を密着して取り巻く
外周側壁を形成する工程と、上記外周側壁の祠利に対ず
る腐食剤によって腐食を受｛Ｊない導電性材料からなり
、上記外周側壁を密着して取り巻くど共に端部が上記薄
膜に連結する外周部を形成する工程とを有しているので
、マスク数を増加させることなく上記外周部を主部に対
して自己整合的に設けることができ、したがって隣接す
るメモリセルのコンデンサＣ同志の距離をリソグラフィ
技術の限界以下まで縮めることができ、素子を高集積化
することができる。

また、上記外周部と底部を形成する工程を反復する場合
、最小限の工程増加で、かつマスク数を壜加させること
なく、大容量のコンデンサを形戒することができる。

【図面の簡単な説明】

第１図はこの発明の第一の実施例の半導体メモリ素子の
要部を示す斜視図、第２図は上記半導体メモリ素子の製
造工程を説明する図であり、第２図の（Ａ−　１）．（
Ｂ−　１），（Ｃ−　１），（Ｄ−　１）．（Ｅ１）．
（Ｆ−１）は平面図、（Ａ　−　２　）．（Ｂ　−　２
　）．（Ｃ２）．（Ｄ−２），（Ｅ−２）．（Ｆ−２）
はそれぞれ上記平面図のＸ−Ｘ線断面図である。第３図
は第二の実施例の半導体メモリ素子の製造工程を説明す
る図であり、第３図の（Ａ−　１）．（ｆ３−　１），
（Ｃ−　１）は平面図、第３図の（Ａ−２）．（Ｂ−２
）．（Ｃ−２）はそれぞれ上記平面図のＹ−Ｙ線断面図
である。 １．１１　　・Ｐ型シリコン基板、 ｌ２・・・素子分離絶縁膜、 ２，ｌ３・・・ゲート絶縁膜、 ３．＋４．１４゜　１４”・・・ゲート電極、５，ｌ５
・・・ソース領域のソース、 ４．１６・・・ドレイン領域のドレイン、１７．１８・
・・層間絶縁膜、 １　９，１　９゜，１９”・・・コンタクトホール、６
・・・主部、２０．３０・・・多結晶Ｓｉ膜、２１．２
１’，２１”，３３，３３゜・・ＳｉＯｚ膜、２２・外
周側壁、 ７，２３，２３“，２３゜’．３　５，３　５゜・・・
外周部、８・・・底部、２４．３６・・・キャパシタ絶
縁膜、２　５．３　７・・・プレート電極、 ２６・・第２の層間絶縁膜、 ２７．２７゜．２７゜“・・・ビソト線配線のコンタク
トホール、 ２Ｂ，２８゜．２８゜゜・・・ビット線配線、３１．３
１゜，３１゜’３２．３２゜，３２゜゛・ＰＳＧ膜、３
４．３４’・・カップ状電極、 Ｃ・・・コンデンサ、Ｔ・・・トランジスタ。 特　許　出　願　人　　シャープ株式会社代　理　人　
弁理士　　青山　葆はかｌ名（Ａ−１） （８−１） 第２図（そｆ）１） （Ｂ−２３ （Ｃ−１） （Ｄ−１） 第２図（ぞの２） （Ｃ−２） （Ｄ−２３ （Ｅ−１） （Ｆ−１） 第２図（ぞの３） （Ｅ−２） （Ｆ−２３ （Ａ−１） 第３図（その１） （Ａ−２） 符開平 ６　−　ｔｔＤ’；）’ｊ　ｋｌｌ／

Claims (4)

【特許請求の範囲】
1. （１）半導体基板表面に形成されたトランジスタの一方
   の端子に、上記半導体基板上に形成されたコンデンサの
   一方の電極を接続したメモリセルを複数個有する半導体
   メモリ素子であって、 上記コンデンサの一方の電極は、柱状またはカップ状を
   なす主部と、この主部側壁の外周近傍を離間して取り巻
   く外周部と、上記主部の端部と外周部の端部とを一体に
   連結する底部とからなり、上記コンデンサの他方の電極
   は、上記一方の電極の主部、外周部および底部に各々対
   向する部分からなることを特徴とする半導体メモリ素子
   。
2. （２）上記一方の電極の外周部および底部は各々複数で
   あることを特徴とする請求項１に記載の半導体メモリ素
   子。
3. （３）半導体基板表面にトランジスタを形成した後、上
   記コンデンサの一方の電極材料として上記基板上に導電
   性厚膜を形成する工程と、 上記コンデンサの主部を形成すべき領域を除く領域の上
   記導電性厚膜を薄膜の部分を残して除去して、上記主部
   の側壁を形成する工程と、 上記導電性厚膜と選択的にエッチング可能な材料からな
   り、上記主部側壁の外周を密着して取り巻く外周側壁を
   形成する工程と、 上記外周側壁の材料に対する腐食剤によって腐食を受け
   ない導電性材料からなり、上記外周側壁を密着して取り
   巻くと共に端部が上記薄膜に連結する外周部を形成する
   工程と、 上記外周部よりも外側の領域の上記薄膜を除去して底部
   を形成する工程と、 上記外周側壁を腐食剤によって除去する工程とを有し、 この一方の電極の上に絶縁膜および上記他方の電極を順
   次形成するようにしたことを特徴とする請求項１に記載
   の半導体メモリ素子の製造方法。
4. （４）上記導電性厚膜と選択的にエッチング可能な材料
   からなり、上記主部側壁の外周を密着して取り巻く外周
   側壁を形成する上記工程と、 上記外周側壁の材料に対する腐食剤によって腐食を受け
   ない導電性材料からなり、上記外周側壁を密着して取り
   巻くと共に端部が上記薄膜に連結する外周部を形成する
   上記工程とを反復することを特徴とする請求項３に記載
   の半導体メモリ素子の製造方法。