KR100261333B1 - 개선된핀구조축척전극을갖는카패시터 - Google Patents

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Abstract

본 발명은 반도체 기판과, 실리콘 기판상에 형성된 층간 절연체와, 층간 절연체 내에 형성된 두 개 이상의 상호연결부로써 수평방향의 피치에서 떨어져 있는 상호접속부와, 수직 연장 열 부분과 다수의 핀을 구비하는 핀구조 축적 전극으로서, 그것의 각각은 수직으로 연장된 열 부분으로부터 수평방향으로 그리고 방사상으로 연장되며, 핀은 수직 방향으로 떨어져 있으며 수직으로 연장하는 열(coulmn)부분은 반도체 기판의 표면으로 층간 절연체를 통하여 연장되어 있으며 또한 층간 절연체의 표면으로부터 상향으로 연장되어 있으며, 여기서 수직으로 연장하는 열부는 층간 절연체 내에서는 직경이 보다 작으며 층간 절연체 위에서는 보다 큰 것을 특징으로 하는 핀구조 축적 전극과, 핀구조 축적 전극의 표면상에 형성된 용량성 절연막과, 용량성 절연막상에 형성된 대향전극을 구비하는 캐패시터를 제공한다.

Description

개선된 핀구조 축적전극을 갖는 캐패시터{CAPACITOR HAVING AN IMPROVED FIN-STRUCTURED STORAGE ELECTRODE}
본 발명은 반도체 장치에 관한 것으로, 특히, 개선된 핀구조 축적전극을 갖는 DRAM 셀 및 그 제조방법에 관한 것이다.
일반적으로, DRAM 셀은 한 쌍의 TFET 와 메모리 셀 캐패시터를 갖고 있다. 이러한 간단한 DRAM 셀의 구조는 DRAM 소자의 고집적화에 적당하다. 또한, DRAM 소자내에 메모리 셀 어레이의 집적도를 더욱 증대시키기 위하여 3 차원 구조를 갖는 메모리 셀이 개발되었다.
즉, 메모리 셀의 크기 감축과 메모리 셀 어레이의 집적도의 증대의 관점에서, 이는 메모리 셀 캐패시터의 점유면적을 줄이고 DRAM 이 안정한 동작과 그 동작의 신뢰성을 가질 수 있게 하는데 필요한 대용량을 보장하는 것이 요구되며, 이를 위해 또한, 메모리 셀 캐패시터 축적전극의 표면적을 가능한한 증대시키는 것이 필요하다.
3 차원 구조의 메모리 셀 캐패시터는 2가지 유형으로 분류되고 있다. 첫번째 유형은 스택형 메모리셀 캐패시터이고, 두번째 유형은 트렌치 메모리 셀 캐패시터이다. 스택형 메모리 셀은 알파선 입사 또는 회로에 의한 노이즈에 대하여 높은 내성을 가지고 있기 때문에, 메모리 셀 캐패시터의 용량이 상대적으로 작더라도 안정한 동작을 수행할 수 있게 한다. 일반적으로, 스택형 메모리 셀 캐패시터는 1Gbit DRAM 소자에 0.15마이크로미터 스케일 룰로 이용할 수 있다.
이러한 스택형 메모리 셀 캐패시터 중의 하나로서, 다양한 핀구조 메모리 셀 캐패시터가 제안되었으며, 예를 들어, "3-DIMENSIONAL STACKED CAPACITOR CELL FOR 16M AND 64M DRAMS" 이란 제목으로 INTERNATIONAL ELECTRON DEVICES MEETING (1988, pp. 593-595) 에 개시되어 있으며, 또한 일본 특개평 제 5-291524호에도 개시되어 있다. 이러한 핀구조는 메모리 셀 캐패시터 축적 전극의 표면적을 증대시키는데 효과적이다. 또한, 스택형 메모리 셀 캐패시터의 핀구조 축적전극의 표면적 증대를 달성하기 위해서는, 축적 전극의 핀의 수를 증가시키는 것이 효과적이다. 각 핀이 도전층을 구비하고 있기 때문에, 축적 전극의 핀의 수가 증가하면, 메모리 셀 캐패시터의 축적 전극의 핀구조의 기계적 강도가 감소하여 각핀을 형성하는 도전막이 휘게 된다. 그 결과, 스택형 메모리 셀 캐패시터의 핀구조 축적전극의 성능에 대한 신뢰성이 감소하게 된다. 일본 특개평 제 5-291524호에는, 메모리 셀 캐패시터의 축적전극의 핀구조를 강화시키는 것에 대하여 개시되어 있다. 스택형 메모리의 셀 캐패시터의 핀구조 축적전극은, 종래의 스택형 메모리 셀 캐패시터의 핀구조 축적전극의 부분 단면도를 나타낸 도 1a 내지 도 1e 를 참조하여, 다음에 설명된 방법에 따라서 제조할 수 있다.
도 1a 를 참조하면, 실리콘 (51) 기판 상에 제 1 실리콘 산화막 (52) 을 층간 절연체로써 형성한. 그 제 1 실리콘 산화막 (52) 상에 제 1 실리콘 질화막 (53) 을 형성한다. 이 제 1 실리콘 질화막 (53) 은 아래에서 설명될 이후의 과정에서 불산으로 에칭할 때 에칭 스토퍼로써 기능한다. 그후, 그 제 1 실리콘 질화막 (53) 상에 제 2 실리콘 산화막 (54) 을 형성한다. 제 2 실리콘 산화막 (54) 상에 제 2 실리콘 질화막 (55) 을 형성한다. 그후, 그 제 2 실리콘 질화막 (55) 상에 제 1 다결정 실리콘막 (56) 을 형성한다. 그 제 1 다결정 실리콘막 (56) 상에 제 3 실리콘 산화막 (57) 을 형성한다. 또한, 제 3 실리콘 산화막 (57) 상에 제 3 실리콘 질화막 (58) 을 형성한다. 또, 제 3 실리콘 질화막 (58) 상에 제 2 다결정 실리콘막 (59) 을 형성한다. 제 2 다결정 실리콘막 (59) 상에 제 4 실리콘 산화막 (60) 을 형성한다. 제 4 실리콘 산화막 (60) 상에 제 4 실리콘 질화막 (61) 을 형성한다.
도 1b 를 참조하면, 그 제 4 실리콘 질화막 (61) 으로부터 제 1 실리콘 산화막 (52) 까지 수직으로 연장하여, 실리콘 기판 (51) 의 일부분이 콘택 홀 (62) 을 통하여 노출되도록, 콘택 홀 (62) 을 형성한다.
도 1c 를 참조하면, 실리콘 기판 (51) 이 다결정 실리콘 막 (63) 과 접촉하도록, 제 4 실리콘 질화막 (61) 상부와 콘택 홀(61) 내에, 제 3 다결정 실리콘막 (63) 을 전체적으로 형성한다.
도 1d 를 참조하면, 제 2 실리콘 질화막 (55), 제 1 다결정 실리콘막 (56), 제 3 실리콘 산화막 (57), 제 3 실리콘 질화막 (58), 제 2 다결정 실리콘막 (59), 제 4 실리콘 산화막 (60), 제 4 실리콘 질화막 (61) 및 다결정 실리콘막 (63) 의 적층물을 이방성 에칭시켜, 패턴시킨다.
도 1e 를 참조하면, 불산용액을 사용하고 제 1 실리콘 질화막 (53), 제 2 실리콘 질화막 (55), 제 3 실리콘 질화막 (58) 및 제 4 실리콘 질화막 (61) 을 에칭 스토퍼로 이용하여, 제 2 실리콘 산화막 (54), 제 3 실리콘 산화막 (57) 및 제 4 실리콘 산화막 (60) 을 습식에칭 또는 이방성 에칭하여, 실리콘 기판 (51) 상에 핀구조 축적 캐패시터 전극 (64) 을 형성한다. 제 1 다결정 실리콘막 (56) 은 핀구조 축적전극 (64) 의 제 1 도전층으로써 기능한다. 이 제 1 도전층은 제 2 실리콘 질화막 (55) 에 의해 지지된다. 제 2 다결정 실리콘막 (59) 은 핀구조 축적전극의 제 2 도전층으로써 기능한다. 제 2 도전층은 제 3 실리콘 질화막 (58) 에 의해 지지된다. 제 3 다결정 실리콘막 (63) 은 핀구조 축적전극 (64) 의 제 3 도전층으로서 기능한다. 제 3 도전층은 제 4 실리콘 질화막 (61) 에 의해 지지된다. 이경우, 핀구조 축적전극은 3 개의 핀을 갖는다. 그럼에도 불구하고, 핀구조 축적전극의 표면적을 증대시키기 위하여 핀구조 축적전극의 핀의 수를 증가시키는 것이 가능하다.
상술한 바와 같이, 제 1, 제 2 및 제 3 도전층의 3 개의 핀이 굽거나 휘어 서로 접촉하는 것을 방지하기 위하여, 제 2 실리콘 질화막 (55), 제 3 실리콘 질화막 (58) 및 제 4 실리콘 질화막 (61) 이 핀구조 축적 전극의 제 1, 제 2 및 제 3 의 도전층의 3 핀을 지지하는 지지층으로써 기능하고 있다. 그러나, 지지층인 제 2, 제 3 및 제 4 실리콘 질화막 (55, 58 및 61) 은 핀구조 축적전극을 덮는 용량성 절연막의 두께를 감소시키는 것을 어렵게 한다. 핀구조 축적전극의 용량성 절연막의 두께의 감소는 핀구조 축적전극의 용량을 증가시키는데 있어 필수적이기 때문에, 핀구조 축적전극의 용량성 절연막의 두께 감소의 어려움은 핀구조 축적전극의 용량을 증가시키는 것을 어렵게 한다.
상술한 문제점을 해결하기 위해서는, 제 2, 제 3 및 제 4 실리콘 질화막 (55, 58, 및 61) 을 습식에칭 또는 이방성 에칭에 의해 제거할 필요가 있다. 실리콘 질화막의 에칭율이 낮기 때문에, 제 2, 제 3 및 제 4 실리콘 질화막 (55, 58 및 61) 을 습식 에칭 또는 이방성 에칭에 의해 제거하는데 비교적 장시간이 요한다. 대량생산의 관점에서, 핀구조 축적전극의 수를 증가시키는 것은 적합하지 않다. 핀구조 축적전극의 표면적을 증가시키기 위해서는, 각 핀을 제 3 다결정 실리콘막의 열부로부터 수평방향으로 그리고 외측방향으로 연장하여 수평길이를 증가시키는 것이 효과적이다. 즉, 핀의 수평길이가 콘택 홀 (62) 의 직경에 비해 길다. 핀구조 축적전극 핀의 수평길이를 증가시키기 위해서는, 핀으로서 기능하는 도전층을 지지하면서도 그 핀이 굽거나 휘는 것을 방지할 수 있는 실리콘 질화막을 제공할 필요가 있다.
그러나, 콘택 홀 (62) 의 직경이 증가하고 핀의 수평길이가 감소하면, 실리콘 질화막으로 지지하지 않는 경우에도 핀이 굽는 것을 감소시킬 수 있다. 그러나, 저 레벨 배선, 예를들어, 워드라인 혹은 비트라인의 피치를 고려하지 않고 콘택 홀의 직경을 결정하는 것은 불가능하다. 다시 말해, 콘택 홀의 직경은 저 레벨 배선, 예를들어 워드라인 또는 비트라인의 피치에 의해 결정된다. 메모리 셀의 집적도의 증가 또는 메모리 셀의 점유면적의 가능한 감소의 관점에서, 이는 저 레벨 배선, 예를들어 워드라인 또는 비트라인의 피치를 가능한 한 좁게 설정할 것을 요한다. 메모리 셀의 최소 점유면적 또는 최대 집적도를 달성하기 위해서는, 저 레벨 배선, 예를들어 워드라인 또는 비트라인의 피치를 최소 크기로 설정할 것을 요한다. 임의의 단락회로를 방지하기 위해서는, 콘택 홀의 직경이 저 레벨 배선, 예를들어 워드라인 또는 비트라인의 피치보다 크지 않아야 한다. 그러나, 콘택 홀의 직경이 저 레벨 배선, 예를들어 워드라인 또는 비트라인의 피치보다 더 길어지면, 콘택 홀이 워드라인 또는 비트라인과 접촉하게 된다.
한편, 콘택 홀의 직경이 핀의 수평길이에 비해 너무 작아지면, 핀구조 축적 전극이 쳐지거나 박리될 것이다.
이상으로부터, 언급한 문제점들을 해결한 스택형 메모리 셀 캐패시터의 새로운 핀구조 축적전극의 개발 및 그의 새로운 제조방법이 요구되고 있다.
따라서, 본 발명의 목적은, 상술한 문제점들이 없는, 스택형 캐패시터 메모리 셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 다른 목적은, 점유면적을 감소시킨, 스택형 캐패시터 메모리셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 증가된 용량을 갖는, 스택형 캐패시터 메모리 셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 증가된 표면적을 갖는, 스택형 캐패시터 메모리 셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 고신뢰성을 갖는, 스택형 캐패시터 메모리 셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 핀이 실질적으로 구부려지거나 만곡되는 것을 방지할 수 있는, 스택형 캐패시터 메모리셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 쳐지지 (falling down) 않는, 스택형 캐패시터 메모리 셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 파손이 없는, 스택형 캐패시터 메모리 셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 스택형 캐패시터 메모리 셀 캐패시터의 소형화가 가능한, 스택형 캐패시터 메모리셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 메모리 셀 어레이의 집적도를 증가시키는, 스택형 캐패시터 메모리셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 핀구조 축적전극의 핀 개수를 증가시키는, 스택형 캐패시터 메모리셀 캐패시터의 신규한 핀구조 축적전극을 제공하는 것이다.
본 발명의 또 다른 목적은, 상술한 문제점들을 해결한, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 점유면적을 감소시키는, 스택형 캐패시터 메모리 셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 증가된 용량을 갖는, 스택형 캐패시터 메모리 셀캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 증가된 표면적을 갖는, 스택형 캐패시터 메모리 셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 고신뢰성을 갖는, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 핀이 실질적으로 구부려지거나 만곡되는 것을 방지할 수 있는, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 쳐지지 않는, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 파손이 없는, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 스택형 캐패시터 메모리셀 캐패시터의 소형화가 가능한, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 메모리 셀 어레이의 집적도를 증대시키는, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 핀구조 축적전극의 핀 개수를 증가시키는, 스택형 캐패시터 메모리셀 캐패시터의 핀구조 축적전극에 대한 신규한 제조방법을 제공하는 것이다.
도 1a ∼ 1e 는 핀구조 축적 전극을 제조하는 종래의 방법과 관련하여 스택형 메모리 셀 캐패시터의 종래 핀구조 축적 전극을 일련의 단계로 나타낸 부분 단면도.
도 2 는 본 발명에 따른 실시예 1의 스택형 메모리 셀 캐패시터의 신규의 핀구조 축적 전극을 나타낸 부분 단면도.
도 3a ∼ 3g 는 본 발명에 따른 실시예 1의 핀구조 축적 전극을 제조하는 신규한 방법과 관련하여 스택형 메모리 셀 캐패시터의 신규의 핀구조 축적 전극을 일련의 단계로 나타낸 부분 단면도.
도 4 는 본 발명에 따른 실시예 2 의 스택형 메모리 셀 캐패시터의 신규한 핀구조 축적 전극을 나타낸 부분 단면도.
도 5 는 본 발명에 따른 실시예 3의 스택형 메모리 셀 캐패시터의 신규한 핀구조 축적 전극을 나타낸 부분 단면도.
※ 도면의 주요부분에 대한 부호의 설명
51 : 실리콘 기판 52 : 제 1 실리콘 산화막
53 : 제 1 실리콘 질화막 54 : 제 2 실리콘 산화막
55 : 제 2 실리콘 질화막 56 : 제 1 다결정 실리콘막
57 : 제 3 실리콘 산화막 57 : 제 3 실리콘 질화막
58 : 제 3 실리콘 질화막 59 : 제 2 다결정 실리콘막
60 : 제 4 실리콘 산화막 61 : 제 4 실리콘 질화막
본 발명은, 반도체 기판; 실리콘 기판 위에 형성된 층간 절연체; 상기 층간 절연체 내에 형성된, 그리고 수평방향으로 상호 피치를 두고서 이격되어 있는, 두 개 이상의 배선; 수직방향으로 연장되는 열 부분과 복수의 핀들을 포함하는 핀구조 축적 전극; 상기 핀구조 축적 전극의 표면에 형성되는 용량성 절연 막; 및 상기 용량성 절연막 상에 형성되는 대향 전극을 포함하되; 상기 핀들의 각각은 상기 수직방향으로 연장하는 열 부분으로부터 수평방향 및 반경방향으로 연장하며; 상기 핀들은 수직 방향으로 이격되어 있으며, 상기 수직방향으로 연장되는 기둥부는, 층간 절연체를 통하여 상기 반도체 기판까지 연장되면서, 또한 상기 층간 절연체 기판의 표면으로 부터 위로 연장되며; 상기 수직 방향으로 연장되는 기둥부는, 상기 층간 절연체 안에서는 직경이 보다 작고, 상기 층간 절연체 위에서는 직경이 보다 큰 것을 특징으로 하는 캐패시터를 제공한다.
이하, 본 발명의 바람직한 실시예를, 첨부도면을 참조하여, 상세히 설명한다.
본 발명에 따른 제 1 실시예를, 스택형 메모리 셀 캐패시터의 새로운 핀구조 축적전극을 도시한 도 2 와 함께, 그를 제조하는 새로운 방법에 관련하여 스택형 메모리 셀 캐패시터의 새로운 핀구조 축적전극을 일련의 단계로 나타낸 도 3a 내지 도 3g 를 참조하여, 설명하기로 한다.
도 2 를 참조하면, p형 실리콘 기판 (1) 상에 필드 산화막 (2) 을 선택적으로 형성한다. 또, 그 p형 실리콘 기판 (1) 상에 n형 확산층 (3) 을 선택적으로 형성한다. 그 n형 확산층 (3) 은 필드 산화막 (2) 사이에 연장한다. 필드 산화막 (2) 과 n형 확산층 (3) 상에 층간 절연체 (4) 를 형성한다. 층간 절연체 (4) 내에, 저레벨 배선 (5), 예를 들어, 워드라인 또는 비트라인을 형성한다. 저레벨 배선 (5) 은 가장 좁은 피치로 이격되지만 n형 확산층 (3) 의 수평크기 또는 필드 산화막 (2) 간의 거리보다는 약간 더 크다. 또, 저 레벨 배선 (5) 은 필드 산화막 (2) 으로부터 층간 절연체 (4) 에 의해 분리한다. 그후, 층간 절연체 (4) 의 상부면상에서 연장하도록 실리콘 질화막 (6) 을 형성한다. 실리콘 질화막 (6) 은 습식 에칭으로부터 층간 절연체 (4) 를 보호하도록 에칭액 또는 불산용액에 대한 마스크로써 기능한다. 축적전극 콘택 홀은 실리콘 질화막 (6), 층간 절연체 (4) 를 통해 n 형 확산층 (3) 까지 수직으로 연장되도록 형성한다. 콘택 홀은 n형 확산층 (3) 상에서 위치가 지정된다. 콘택 홀은 n형 확산층 (3) 의 수평 크기보다 충분히 더 작은 직경을 갖는다. 콘택 홀은 저레벨 배선 (5) 간에 수직으로 연장하며, 이때 콘택 홀은 층간 절연체 (4) 에 의해 저 레벨 배선 (5) 각각으로부터 분리된다. 열 도전층 (12) 이 제공되며, 이 열 도전층은 콘택 홀내에서 수직으로 연장하며, 실리콘 질화막 (6) 으로부터 상방으로 돌출하는 수직 연장부와 수직 연장부의 상부로부터 방사 방향으로 수평으로 연장하는 수평 연장부를 구비한다. 또, 열 도전층 (12) 은 콘택 홀의 직경에 의해 제한되는 두께를 갖는다. 열 도전층 (12) 의 수직 연장부를 지지하기 위해, 열 도전층 (12) 의 수직 연장부를 둘러싸도록 측벽 도전층 (13) 을 제공한다. 또한, 측벽 도전층 (13) 은 층간 절연체 (4) 의 상부로부터 열 도전층 (12) 의 수직 연장부를 따라 열 도전층 (12) 의 수평 연장부의 하부까지 연장한다. 측벽 도전층 (13) 의 하부는 저레벨 배선 (5) 보다 더 높은 레벨을 갖는다. 열 도전층 (12) 의 수직 연장부를 둘러싸는 측벽 도전층 (13) 의 직경은 확산층 (3) 의 수평 크기보다 더 큰 직경을 가질 수도 있다. 열 도전층 (12) 의 수직 연장부를 둘러싸는 측벽 도전층 (13) 의 직경은 저레벨 배선 (5) 의 피치보다 약간 더 작을 수도 있다. 제 1 도전층 (7) 은 측벽 도전층 (13) 으로부터 방사방향으로 수평으로 연장한다. 제 1 도전층 (7) 은 실리콘 질화막 (6) 보다 더 높은 레벨을 갖는다. 제 1 도전층 (7) 은 실리콘 질화막 (6) 으로부터 상측에 이격되어 있다. 제 1 도전층 (7) 은 열 도전층 (12) 의 수평 연장부와 동일한 수평크기를 갖는다. 제 2 도전층 (8) 은 측벽 도전층 (13) 으로부터 방사방향으로 수평으로 연장한다. 제 2 도전층 (8) 은 제 1 도전층 (7) 보다 더 높은 레벨을 갖는다. 제 2 도전층 (8) 은 제 1 도전층 (7) 으로부터 상측에 이격되어 있다. 제 2 도전층 (8) 은 열 도전층 (12) 의 수평 연장부와 동일한 수평크기를 갖는다. 제 3 도전층 (9) 은 측벽 도전층 (13) 으로부터 방사방향으로 수평으로 연장한다. 제 3 도전층 (9) 은 제 2 도전층 (8) 보다 더 높은 레벨을 갖는다. 제 3 도전층 (9) 은 제 2 도전층 (8) 으로부터 상측에 이격되어 있다. 제 3 도전층 (9) 은 열 도전층 (12) 의 수평 연장부와 동일한 수평크기를 갖는다. 제 4 도전층 (10) 은 측벽 도전층 (13) 으로부터 방사방향으로 수평으로 연장한다. 제 4 도전층 (10) 은 제 3 도전층 (9) 보다 더 높은 레벨을 갖는다. 제 4 도전층 (10) 은 제 3 도전층 (9) 으로부터 상측에 이격되어 있다. 제 4 도전층 (10) 은 열 도전층 (12) 의 수평 연장부와 동일한 수평크기를 갖는다. 제 5 도전층 (11) 은 측벽 도전층 (13) 으로부터 방사방향으로 수평으로 연장한다. 제 5 도전층 (11) 은 열 도전층 (12) 의 수평 연장부의 하부면과 접촉하면서 연장한다. 제 5 도전층 (11) 은 제 4 도전층 (10) 보다 더 높은 레벨을 갖는다. 제 5 도전층 (11) 은 제 4 도전층 (10) 으로부터 상부에 이격되어 있다. 제 5 도전층 (11) 은 열 도전층 (12) 의 수평 연장부와 동일한 수평크기를 갖는다. 상기 제 1, 제 2, 제 3, 제 4 및 제 5 도전층 (7, 8, 9, 10, 11) 은 일정 피치로 배열된다. 상기 제 1, 제 2, 제 3, 제 4 및 제 5 도전층 (7, 8, 9, 10, 11) 은 스택형 메모리셀 캐패시터의 핀구조 축적전극의 제 1, 제 2, 제 3, 제 4 및 제 5 핀으로서 기능한다.
본 발명에 따르면, 측벽 도전층 (13) 을, 열도전막의 수직연장 콘택 플러그부를 지지하도록 제공하고 있다. 이러한 구조적 특징은 수직연장 콘택 플러그부의 직경 감소를 가능하게 한다. 또, 이것은 저레벨 배선 (5) 들간 또는 비트라인들간의 피치감소를 가능하게 한다. 또, 이는 메모리셀 어레이의 집적도를 증가시킨다. 열 도전막 (12) 의 콘택 플러그부를 지지하는 측벽 도전층 (13) 에 의해, 핀구조 축적전극이 쳐지거나 박리되는 것을 방지할 수 있다.
상기 실시예에서는, 상술한 핀구조 축적전극의 핀의 총수가 5개 이지만, 상술한 핀구조 축적 전극의 핀수를 증가시키는 것도 가능하다.
상술한 스택형 메모리 셀 캐패시터의 핀구조 축적전극은, 예를들어 0.2 마이크론 스케일 룰의 1Gbit다이내믹 랜덤 액세스 메모리 소자에 적용할 수 있다. 이 경우, 용량성 접촉홀 (22) 의 직경은 0.1 마이크론으로 설정하여야 한다. 측벽 도전막 (13) 은 열도전막 (12) 의 콘택 플러그부를 지지하여 핀구조 저장전극이 떨어지거나 박리되는 것을 방지한다.
상술한 스택형 메모리셀 캐패서터의 핀구조 저장전극은 다음과 같이 제조할 수 있다.
도 3a 를 참조하면, p 형 실리콘 기판 (1) 위에 필드산화막 (2) 을 실리콘 국소 산화법으로 선택적으로 형성한다. 그 실리콘 기판 (1) 위에 n형 확산층 (3) 을, n형 확산층 (3) 이 필드산화막 (2) 사이에 연장하도록, 자기정렬 기술에 의해 형성한다 필드 산화막 (2) 과 n형 확산층 (3) 을 덮는 층간 절연체 (4) 를 형성한다. 이 층간 절연체 (4) 를 화학기상 증착법에 의해 증착한 후 화학적 및 기계적 연마에 의해 평탄화한다. 층간 절연체 (4) 는 단일 절연막 또는 다수의 절연막의 적층체로 이루어질 수도 있다. 그 층간 절연체 (4) 내에, 저레벨 배선 (5) 또는 비트라인을 형성한다. 또, 층간 절연체 (4) 위에 실리콘 질화막 (6)을 화학기상 증착법에 의해 증착한다. 실리콘 질화막 (6) 은 50 ~ 100 나노미터 범위의 두께를 갖는다. 이 실리콘 질화막 (6) 위에 제 1 스페이서층 (14a) 을 형성한다. 이 제 1 스페이서층 (14a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어질 수도 있다. 그 제 1 스페이서층 (14a) 위에 제 1 도전층 (7a) 을 형성한다. 이 제 1 도전층 (7a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 폴리실리콘막으로 이루어질 수도 있다. 이 폴리실리콘막은 1 × 1020원자/cm3의 불순문 농도로 인을 도핑한다. 그 제 1 도전층 (7a) 위에 제 2 스페이서층 (15a) 을 형성한다. 이 제 2 스페이서층 (15a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어질 수도 있다. 그 제 2 스페이서층 (15a) 위에 제 2 도전층 (8a) 을 형성한다. 이 제 2 도전층 (8a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 폴리실리콘막으로 이루어질 수도 있다. 이 폴리실리콘막은 1 × 1020원자/cm3의 불순물 농도로 인으로 도핑된다. 그 제 2 도전층 (8a) 위에 제 3 스페이서층 (16a) 을 형성한다. 이 제 3 스페이서층 (16a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어질 수도 있다. 그 제 3 스페이서층 (16a) 위에 제 3 도전층 (9a) 을 형성한다. 이 제 3 도전층 (9a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 폴리실리콘막으로 이루어질 수도 있다. 이 폴리실리콘막은 1 × 1020원자/cm3의 불순물 농도로 인으로 도핑된다. 그 제 3 도전층 (Pa) 위에 제 4 스페이서층 (17a) 을 형성한다. 이 제 4 스페이서층 (17a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어질 수도 있다. 그 제 4 스페이서층 (17a) 위에 제 4 도전층 (10a) 을 형성한다. 이 제 4 도전층 (10a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 폴리실리콘막으로 이루어질 수도 있다. 이 폴리실리콘막은 1 ×1020원자/cm3의 불순물 농도로 인으로 도핑된다. 그 제 4 도전층 (10a) 위에 제 5 스페이서층 (18a) 을 형성한다. 이 제 5 스페이서층 (18a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어질 수도 있다. 그 제 5 스페이서층 (18a) 위에 제 5 도전층 (11a) 을 형성한다. 이 제 5 도전층 (11a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 폴리실리콘막으로 이루어질 수도 있다. 이 폴리실리콘막은 1 × 1020원자/cm3의 불순물농도로 인으로 도핑된다. 그 제 5 도전층 (11a) 위에 제 6 스페이서층 (19a) 을 형성한다. 이 제 6 스페이서층 (19a) 은 50 나노미터의 두께를 갖고 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어질 수도 있다.
도 3b 를 참조하면, 제 1, 제 2, 제 3, 제 4, 제 5 및 제 6 스페이서층 (14a, 15a, 16a, 17a, 18a 및 19a) 뿐만 아니라, 제 1, 제 2, 제 3, 제 4 및 제 5 도전층 (7a, 8a, 9a, 10a 및 11a) 의 층상구조 (laminations) 를 포토리소그라피법을 이용하여 이방성 에칭 또는 건식 에칭시켜, 제 6 스페이서층 (19a) 으로부터 층간 절연체 (4) 의 상부로 연장하는 축적전극 콘택 홀 (20) 을 형성한다. 이 축적전극 콘택 홀 (20) 의 바닥은 저 레벨 배선 (5) 보다 더 높은 레벨를 갖는다. 축적전극 콘택 홀 (20) 은 0.2 마이크로미터의 직경을 갖는다.
도 3c 를 참조하면, 50 나노미터의 두께를 갖는 도전막 (21) 을, 제 6 스페이서층 (19a) 의 상부와 축적전극 콘택 홀 (20) 의 내부에 전체적으로 형성한다. 이 도전막 (21) 은 인으로 도핑한다.
도 3d 를 참조하면, 그후 그 도전막 (21) 을, 이방성 에칭 또는 반응성 이온 에칭에 의해 에치백시켜, 단지 축적전극 콘택 홀 (20) 의 내부에만 잔존시킴으로써, 축적전극 콘택 홀 (20) 의 수직측벽상에 측벽 도전막 (13) 을 형성한다. 제 6 스페이서층 (19a) 은, 반응성 이온 에칭으로 부터 제 5 도전층 (11a) 을 보호할 수 있도록, 반응성 이온 에칭에 대한 에칭 스토퍼로서 기능한다.
도 3e 를 참조하면, 실리콘 산화물로 된 층간 절연체 (4) 를 선택적으로 에칭하는 에칭가스로 반응성 이온 에칭을 수행하여, n형 확산층 (3) 의 표면으로 수직하게 연장하는 용량성 콘택 홀 (22) 을 형성한다. 그 결과, n형 확산층 (3) 의 표면의 일부분이 용량성 콘택 홀 (22) 을 통하여 노출된다. 또, 이 반응성 이온에칭에 의해, 실리콘 산화물로 형성된 제 6 스페이서층 (19a) 도 제거된다. 그럼에도 불구하고, 다결정 실리콘으로 형성된 제 6 스페이서층 (19a) 및 다결정 실리콘으로 형성된 측벽 도전막 (13) 은, 실리콘 산화물 에칭이 가능한 반응가스를 사용하기 때문에, 반응성 이온에칭에 의해 에칭되지 않는다. 용량성 콘택 홀 (22) 의 직경은 축적전극 콘택 홀 (20) 내의 측벽 도전막 (13) 의 거리에 의해 제한된다. 용량성 콘택 홀 (22) 의 직경은 n형 확산층 (3) 의 수평크기 (lateral size) 보다 더 작다. 용량성 콘택 홀 (22) 은 층간 절연체 (4) 에 의해 저 레벨 배선 (5) 으로부터 분리된다.
도 3e 를 참조하면, n형 확산층 (3) 과 접촉하도록, 축적전극 콘택 홀 (20) 의 내부와 제 5 도전층 (11a) 상부 전체에 걸쳐 도전막 (23) 을 증착한다. 이 도전막은 100 나노미터의 두께를 갖는다. 도전막 (23) 은 화학기상 증착법에 의해 증착되고 인으로 도핑된 다결정실리콘 막으로 이루어질 수 있다. 이 도전막 (23) 은 축적전극 내부에서 연장하는 수직연장 콘택 플러그 및 수직연장 콘택플러그의 상부에서 수평 반경방향으로 연장하는 수평연장부를 포함한다.
도 3g 를 참조하면, 포토리소그라피 및 건식 에칭공정을 이용하여, 건식에칭이 도전막 (23) 의 수평연장부, 제 5 도전층 (11a), 제 5 스페이서층 (18a), 제 4 도전층 (10a), 제 4 스페이서층 (17a), 제 3 도전층 (9a), 제 3 스페이서층 (16a), 제 2 도전층 (8a), 제 2 스페이서층 (15a), 제 1 도전층 (7a) 및 제 1 스페이서층 (14a) 을 선택적으로 에칭하기 위하여, 건식에칭이 수행된다. 그러나, 실리콘 질화막 (6) 은 에칭되지 않는다. 실리콘 질화막 (6) 은 에칭 스토퍼로 기능한다. 그 결과, 제 1 스페이서층 (14), 제 1 도전층 (7), 제 2 스페이서층 (15), 제 2 도전층 (8), 제 3 스페이서층 (16), 제 3 도전층 (9), 제 4 스페이서층 (17), 제 4 도전층 (10), 제 5 스페이서층 (18), 제 5 도전층 (11) 및 열 도전층 (12) 의 수평연장부의 층상구조가 형성된다. 따라서, 도전층 (12) 은 축적전극 콘택 홀 (20) 의 내부의 수직 연장 콘택플러그와 그 수직연장 콘택플러그부의 상부에서 수평반경방향으로 연장하는 수평연장부를 포함한다.
다시, 도 2 를 참조하면, 제 1 스페이서층 (14), 제 2 스페이서층 (15), 제 3 스페이서층 (16), 제 4 스페이서층 (17), 제 5 스페이서층 (18) 및 제 6 스페이서층 (19) 을, 불산용액을 이용한 습식 에칭공정에 의해 제거하여, 핀구조 축적전극을 형성한다.
다음으로, 본 발명에 따른 실시예 2 를, 신규한 스택형 메모리셀 캐패시터의 핀구조 축적전극을 도시한 도 4 를 참조하여, 설명한다.
이 실시예 2 에 따른, 신규한 스택형 메모리셀 캐패시터의 핀구조 축적전극은, 층간 절연체 상부에 실리콘 질화막이 제공되지 않는다는 점에서, 실시예 1 의 축적전극과 서로 다르다.
도 4 를 참조하면, p형 실리콘 기판 (1) 의 상부에 필드 산화막 (2) 을 선택적으로 형성한다. 그 p형 실리콘기판 (1) 상에 n형 확산층을 선택적으로 형성한다. 이 n형 확산층은 필드 산화막 (2) 사이에서 연장한다. 그 필드 산화막 (2) 과 n형 확산층 (3) 의 상부에 걸쳐 층간 절연체 (4) 를 형성한다. 층간 절연체 (4) 의 내부에, 저 레벨 배선 (5), 예를들면, 워드라인 또는 비트라인을 형성한다. 저 레벨 배선 (5) 는 최저 피치로 이격되지만, n형 확산층 (3) 의 수평크기 또는 필드 산화막 (2) 사이의 거리보다 약간 더 크다. 하측 배선 (5) 은 층간 절연체 (4) 에 의해 필드 산화막 (2) 로부터 분리된다. 축적전극 콘택 홀은 층간 절연체 (4) 를 통하여 n형 확산층 (3) 의 상부표면까지 수직하게 연장되도록 형성된다. 콘택 홀은 n형 확산층 (3) 의 상부에 위치된다. 콘택 홀은 n형 확산층 (3) 의 수평크기보다 더 작은 직경을 갖는다. 콘택 홀은 저 레벨 배선 (5) 사이에서 수직하게 연장하며, 이때 그 접속은 층간 절연체 (4) 에 의해 저 레벨 배선들 (5) 각각으로부터 분리된다. 열 도전층 (12) 이 제공되며, 콘택 홀 내에서 수직 연장하며 층간 절연체 (4) 로부터 상부로 돌출하는 수직연장부 및 그 수직연장부의 상부에서 반경방향으로 수평하게 연장하는 수평연장부를 포함한다. 열 도전층 (12) 은 콘택 홀의 직경에 의해 한정된 두께를 갖는다. 열 도전층 (12) 의 수직 연장부를 지지하기 위하여, 측벽 도전층 (13) 이 열 도전층 (12) 의 수직 연장부를 둘러싸도록 제공된다. 또한, 측벽 도전층 (13) 도 층간 절연체 (4) 의 상부에서 열 도전층 (12) 의 수직 연장부를 따라 열 도전층 (12) 의 수평 연장부의 바닥까지 연장한다. 측벽 도전층 (13) 의 바닥은 저 레벨 배선 (5) 보다 더 높은 레벨을 갖는다. 열 도전층 (12) 의 수직 연장부를 둘러싸는 측벽 도전층 (13) 의 직경은 확산층 (3) 의 수평크기보다 더 큰 직경을 가질 수도 있다. 열 도전층 (12) 의 수직 연장부를 둘러싸는 측벽 도전층 (13) 의 직경은 저 레벨 배선 (5) 의 피치보다 약간 더 작을 수도 있다. 제 1 도전층 (7) 은 측벽 도전층 (13) 으로부터 반경방향으로 수평하게 연장되도록 제공된다. 제 1 도전층 (7) 은 층간 절연체 (4) 로부터 상부에 이격되어 있다. 이 제 1 도전층 (7) 은 열 도전층 (12) 의 수평연장부와 동일한 수평크기를 갖는다. 제 2 도전층 (8) 은 측벽 도전층 (13) 으로부터 반경방향으로 수평하게 연장하도록 제공된다. 이 제 2 도전층 (8) 은 제 1 도전층 (7) 보다 더 높은 레벨을 갖는다. 제 2 도전층 (8) 은 제 1 도전층 (7) 으로부터 상부에 이격되어 있다. 제 2 도전층 (8) 은 열 도전층 (12) 의 수평연장부와 동일한 수평크기를 갖는다. 제 3 도전층 (9) 은 측벽 도전층 (13) 으로부터 반경방향으로 수평하게 연장하도록 제공된다. 제 3 도전층 (9) 은 제 2 도전층 (8) 보다 더 높은 레벨을 갖는다. 제 3 도전층 (9) 은 제 2 도전층 (8) 으로부터 상부에 이격되어 있다. 제 3 도전층 (9) 은 열 도전층 (12) 의 수평연장부와 동일한 수평크기를 갖는다. 제 4 도전층 (10) 은 측벽 도전층 (13) 으로부터 반경방향으로 수평하게 연장하도록 제공된다. 제 4 도전층 (10) 은 제 3 도전층 (9) 보다 더 높은 레벨을 갖는다. 제 4 도전층 (10) 은 제 3 도전층 (9) 으로부터 상부에 이격되어 있다. 제 4 도전층 (10) 은 열 도전층 (12) 의 수평연장부와 동일한 수평크기를 갖는다. 제 5 도전층 (11) 은 측벽 도전층 (13) 으로부터 반경방향으로 수평하게 연장하도록 제공된다. 제 5 도전층 (11) 은 열 도전층 (12) 이 수평연장부의 바닥표면과 접속하여 연장한다. 제 5 도전층 (11) 은 제 4 도전층 (10) 보다 더 높은 레벨을 갖는다. 제 5 도전층 (11) 은 제 4 도전층 (10) 으로부터 상부에 이격되어 있다. 제 5 도전층 (11) 은 열 도전층 (12) 의 수평연장부와 동일한 수평크기를 갖는다.
상술한 제 1, 제 2, 제 3, 제 4 및 제 5 도전층 (7, 8, 9, 10 및 11) 은 일정한 피치로 배열된다. 상술한 제 1, 제 2, 제 3, 제 4 및 제 5 도전층 (7, 8, 9, 10 및 11) 은 스택형 메모리셀 캐패시터의 핀구조 축적전극의 제 1, 제 2, 제 3, 제 4 및 제 5 핀으로 기능한다.
본 발명에 따르면, 측벽 도전층 (13) 을, 열도전막의 수직연장 콘택플러그부를 지지하도록, 제공한다. 이러한 구조적 특징은 수직연장 콘택플러그부의 직경을 감소시키는 것을 가능케 한다. 또, 이는 하측 배선 (5) 또는 비트라인 사이의 피치를 감소시키는 것을 가능케 한다. 또한, 이는 메모리셀 어레이의 집적도를 증가시킬 수 있도록 한다. 열 도전막 (12) 의 콘택플러그부를 지지하는 측벽 도전층 (13) 에 의해 핀구조 축적전극이 쳐지거나 박리되는 것을 방지할 수 있다.
상기 실시예에서는, 핀구조 축적전극의 핀의 개수가 5개이지만, 상술한 핀구조 축적전극의 핀들의 개수를 증가시키는 것도 가능하다.
상술한 스택형 메모리셀 캐패시터의 핀구조 축적전극은 0.2 마이크로미터 크기 단위, 예를들면, 1Gbit DRAM 소자에 적용할 수 있다. 이때, 용량성 콘택 홀 (22) 의 직경은 0.1 마이크로미터로 설정하여야 한다. 측벽 도전막 (13) 은, 열 도전막 (12) 의 콘택 플러그부를 지지함으로써, 핀구조 축적전극이 쳐지거나 박리되는 것을 방지한다.
상기 스페이서층은 보로-포스포 실리케이트 유리막으로 이루어진다. 층간 절연체 (4) 는 화학기상 증착법에 의해 증착된 실리콘 산화막으로 이루어진다. 이 보로-포스포 실리케이트 유리로 제조된 스페이서층은 선택적으로 다음과 같이 제거할 수 있다.
에칭 챔버에, 600 Pa 의 증기상 플루오르화수소 기체와 1 Pa 이하의 증기를 반응기체로 도입하여, 실온에서 스페이서층을 소정 시간동안 에칭한다. 이러한 에칭조건하에서, 스페이서층의 에칭율은 1000 나노미터/분이다. 층간 절연체(6)의 에칭율은 1.5 나노미터/분이다. 에칭시간은 15 초로 설정한다. 이 경우, 산화 실리콘으로 제조된 층간 절연체의 에칭량은 0.2 나노미터 이하이다.
다음으로, 본 발명에 따른 제 2 실시예를, 스택형 메모리 셀 캐패시터의 신규한 핀구조 축적전극의 예인 도 5 를 참조하여, 설명한다.
도 5 를 참조하면, p형 실리콘 기판(31) 위에는 선택적으로 필드 산화막 (32) 을 형성한다. 이 p형 실리콘 기판(31) 위에 선택적으로 게이트 절연막 (33) 을 형성한다. 이 게이트 절연막위에 게이트 전극 (34) 또는 워드 라인을 형성한다. 실리콘 기판 (31) 의 상부에 용량성 확산층 (35) 을 선택적으로 형성한다. 또한, 실리콘 기판 (31) 의 상부에 비트라인 확산층 (36) 을 선택적으로 형성한다. 그 결과, 실리콘 기판 (1) 에 n채널 MOS 필드효과 트랜지스터가 형성된다. 이 n채널 MOS 필드효과 트랜지스터는 트랜스퍼 트랜지스터로서 기능한다. 그 필드 산화막 (32) 위에 또다른 게이트 전극을 형성한다. 이 게이트 전극 또는 워드 라인은 트랜스퍼 트랜지스터의 게이트 전극에 접속된다. 그 실리콘 기판(31) 위에 층간 절연체 (37) 를 형성하여 트랜스퍼 트랜지스터를 매설한다. 상기 비트라인 확산층 (36) 위에 비트라인 콘택 홀을 형성한다. 그 비트라인 콘택 홀 내에, 티타늄, 질화티타늄 또는 텅스텐으로 제조된 비트라인 콘택 플러그 (38) 를 채운다. 비트라인 (39) 은 텅스텐 등의 도전재료로 제조된다. 이 비트라인(39)은 비트라인 패드(39a)를 통해 상기 비트라인 콘택 플러그 (38) 에 접속된다. 또한, 이 비트라인 (39) 은 상기 층간 절연체 (37) 내에 형성된다.
층간 절연체 (37) 를 통해 n형 용량성 확산층 (35) 의 상부면까지 수직하게 연장하도록 축적전극 콘택 홀을 형성한다. 이 축적전극 콘택 홀은 n형 용량성 확산층 (35) 위에 위치한다. 이 축적전극 콘택 홀은 n형 용량성 확산층 (35) 의 수평방향 크기보다 더 작은 직경을 갖는다. 콘택 홀은 게이트 전극 (34) 들간의 중간위치를 통해 수직으로 연장하며, 층간 절연체 (37) 에 의해 각 게이트 전극 (34) 으로 부터 분리된다. 열 도전층 (40) 은, 콘택 홀 내에서 수직하게 연장하여 층간 절연체 (37) 로 부터 위쪽으로 돌출하는 수직 연장부와, 이 수직 연장부의 상부로 부터 반경방향으로 수평방향으로 연장하는 수평 연장부를 포함한다. 이 열 도전층 (40) 은 콘택 홀의 직경에 의해 한정되는 두께를 갖는다. 측벽 도전층 (41) 은, 이 열 도전층 (40) 의 수직 연장부를 에워싸서 열 도전층 (40) 의 수직 연장부를 지지하도록, 형성된다. 이 측벽 도전층 (41) 은 상기 층간 절연체 (37) 의 상부로 부터 열 도전층 (40) 의 수직 연장부를 따라 열 도전층 (40) 의 수평 연장부의 하벽부까지 연장한다. 측벽 도전층 (41) 의 하벽부는 상기 게이트 전극 (34) 보다 더 높은 레벨을 갖는다. 열 도전층 (41) 의 수직 연장부를 에워싸는 측벽 도전층 (40) 의 직경은 확산층 (35) 의 수평 크기보다 더 큰 직경으로 할 수도 있다. 열 도전층 (40) 의 수직 연장부를 에워싸는 측벽 도전층 (41) 의 직경은 게이트 전극 (34) 의 피치보다 더 작게 할 수도 있다. 제 1 도전층 (42) 은 측벽 도전층 (41) 으로 부터 반경방향으로 수평방향으로 연장한다. 이 제 1 도전층 (42) 은 층간 절연체 (37) 보다 더 높은 레벨을 갖는다. 이 제 1 도전층 (42) 은 층간 절연체 (37) 로 부터 상부에 이격되어 있다. 또한, 이 제 1 도전층 (42) 은 열 도전층 (40) 의 수평 연장부의 수평크기와 동일한 수평크기를 갖는다. 제 2 도전층 (43) 은 측벽 도전층 (41) 으로 부터 반경방향으로 수평방향으로 연장한다. 이 제 2 도전층 (43) 은 제 1 도전층 (42) 보다 더 높은 레벨을 갖는다. 이 제 2 도전층 (43) 은 제 1 도전층 (42) 으로 부터 상부에 이격되어 있다. 또한, 이 제 2 도전층 (43) 은 열 도전층 (40) 의 수평 연장부의 수평크기와 동일한 수평크기를 갖는다. 제 3 도전층 (44) 은 측벽 도전층 (41) 으로 부터 반경방향으로 수평방향으로 연장한다. 이 제 3 도전층 (44) 은 제 2 도전층 (43) 보다 더 높은 레벨을 갖는다. 이 제 3 도전층 (44) 은 제 2 도전층 (43) 으로 부터 상부에 이격되어 있다. 또한, 이 제 3 도전층 (44) 은 열 도전층 (40) 의 수평 연장부의 수평크기와 동일한 수평크기를 갖는다. 용량성 절연막 (45) 은 핀구조 축적전극의 표면과 접촉하도록 형성된다. 이 용량성 절연막 (45) 상에 대향 전극으로서 기능하는 플레이트 전극 (46) 이 형성된다.
본 발명에 따르면, 측벽 도전층 (41) 이 열 도전층 (40) 의 수직 연장 콘택 플러그 부분을 지지한다. 이러한 구조적 특징으로 인해, 수직 연장 콘택 플러그 부분의 직경을 줄이는 것이 가능하므로, 게이트 전극 (34) 들간 또는 비트 라인들간의 피치를 줄일 수가 있다. 그 결과, 메모리 셀 어레이의 집적도가 증가하게 된다. 또한, 핀구조 축적전극이 쳐지거나 박리되는 것을 상기 열 도전층 (40) 의 콘택 플러그 부분을 지지하는 상기 측벽 도전층 (41) 에 의해 방지할 수 있다.
상기 실시예에서는, 핀구조 축적전극의 핀 수가 3개 이지만, 상기 핀구조 축적전극의 핀 수를 더 늘리는 것도 가능하다.
예컨대, 1 Gbit DRAM 장치에 스택형 메모리 셀 캐패시터의 상기 핀구조 축적전극을 0.2 마이크로미터 스케일 룰로 적용할 수 있다. 이 경우, 핀구조 메모리 셀 캐패시터의 점유면적은 0.4 마이크로미터 × 0.4 마이크로미터이다. 핀구조 축적전극의 높이는 0.4 마이크로미터이다. 또, 스케일-다운 핀구조 메모리 셀 캐패시터를 1 Gbit DRAM 에 적용할 수도 있다. 측벽 도전층 (13) 이 열 도전층(12)의 콘택 플러그 부분을 지지함으로써, 핀구조 축적전극이 쳐지거나 박리되는 것을 방지할 수 있다.
상기 실시예들에서, 도전재료는 불순물이 도핑된 다결정 실리콘이다. 그러나, 내열성의 금속 규산화막을 사용할 수도 있다.
플레이트 전극으로, 플레이트 전극과 용량성 절연막간에 배리어 금속막을 삽입할 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 스택형 캐패시터 메모리셀 캐패시터의 신규한 핀구조 축적전극 및 그 제조방법에 따르면, 점유면적이 감소되면서도 고신뢰성을 갖고, 핀이 실질적으로 쳐지거나 만곡되는 것을 방지할 수 있으며, 박리되지 않고, 파손되지 않으며, 집적도와 핀의 개수를 증대시킬 수 있다.

Claims (1)

  1. 반도체 기판;
    상기 반도체 기판위에 형성된 층간 절연체;
    서로 수평방향의 피치를 두고서 상기 층간 절연체내에 형성된 둘 이상의 배선;
    수직 연장 열 부분 및 각각 이 수직 연장 열 부분으로 부터 수평방향 및 반경 방향으로 뻗는 복수의 핀들을 포함하되, 상기 각 핀들은 상기 수직연장 열부분으로부터 방사방향으로 수형방향으로 연장하며, 상기 핀들은 수직방향으로 이격되어 있고, 상기 수직연장 열부분은 상기 층간 절연체를 통하여 상기 반도체 기판의 표면까지 연장하고 또한 상기 층간 절연체로부터 상방으로 연장하는, 핀구조 축적전극;
    상기 핀구조 축적전극의 표면상에 형성된 용량성 절연막; 및
    상기 용량성 절연막상에 형성된 대향 전극을 포함하되,
    상기 층간 절연체내의 상기 수직연장 열부분이 상기 층간 절연체에 의해 상기 2개의 배선으로부터 이격되도록, 상기 수직연장 열부분은 상기 층간 절연체내에서는 직경이 더 작고 상기 층간 절연체 상부에서는 직경이 더 큰 것을 특징으로 하는 캐패시터.
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