KR19980035242A - 불휘발성 반도체 메모리 장치 - Google Patents

Abstract

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 프로그램 검증시의 칼럼 어드레스 스캐닝 시간을 단축함으로써 프로그램 성능을 향상시키는 불휘발성 반도체 메모리 장치에 관한 것으로서, 복수개의 데이터 라인들과; 데이터들이 저장되며 복수개의 입출력블록들로 구분된 셀 어레이와; 상기 셀 어레이에 전기적으로 연결된 복수개의 비트라인들과; 상기 각 비트라인을 통해 상기 셀 어레이에 저장된 데이터들을 감지증폭하여 저장하기 위해, 복수개의 페이지 버퍼들을 갖는 복수개의 페이지 버퍼수단들로 구성된 복수개의 페이지 버퍼부들을 구비하되 상기 복수개의 입출력블록들에 각각 대응되는 복수개의 페이지 버퍼블록들과; 외부로부터 인가되는 제 1 칼럼 선택신호들에 응답하여 상기 각 페이지 버퍼부로부터 출력된 데이터들을 전달하기 위해, 상기 각 페이지 버퍼부의 페이지 버퍼수단들에 각각 대응되는 제 1 칼럼 선택수단들로 이루어진 복수개의 제 1 칼럼 선택부들 및, 외부로부터 인가되는 제 2 칼럼 선택신호들에 응답하여 상기 각 제 1 칼럼 선택부로부터 전달된 데이터들을 각각 대응되는 상기 데이터 라인들로 전달하기 위해, 상기 각 제 1 칼럼 선택부의 제 1 칼럼 선택수단들에 각각 대응되는 복수개의 제 2 칼럼 선택수단들로 구성된 제 2 칼럼 선택부를 구비하되 상기 상기 복수개의 입출력블록들에 각각 대응되는 복수개의 칼럼 선택블록들과; 외부로부터 인가되는 제어신호에 응답하여, 상기 복수개의 데이터 라인들을 공통 연결하거나 분리시키는 스위칭부와; 상기 데이터 라인들에 각각 전달된 데이터들을 입력받아, 상기 제어신호에 응답하여 상기 데이터들 중 적어도 어느 하나가 페일된 데이터로 입력되더라도 페일을 지정하는 소정 신호를 출력하되 상기 복수개의 입출력블록들에 각각 대응되는 복수개의 출력부들으로 이루어졌다.

Description

불휘발성 반도체 메모리 장치

본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 프로그램 검증시의 칼럼 어드레스 스캐닝 시간을 단축함으로써 프로그램 성능을 향상시키는 불휘발성 반도체 메모리 장치에 관한 것이다.

일반적으로 반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 경우, 데이터 소거 및 프로그램 동작을 수행하는데 있어서 F-N 터널링(Fowler-Nordheim tunneling)이나 핫홀 인젝션(hot hole injection) 방식을 사용하게 된다. 상기 소거 및 프로그램 동작수행을 위해서는 통상적으로 15볼트 - 20볼트 사이의 고전압(high voltage)이 필요하다. 일반적으로 저전압(low voltage) 레벨에서 동작하는 메모리 장치는 고전압을 메모리 장치 내부에서 자체 발생시키는 고전압 펌프회로(high voltage pump circuit)를 내장하고 있다. 또한, 상기 메모리 셀에 대한 소거 및 프로그램 동작은 수 μS에서 수 mS의 동작 수행시간을 필요로 한다. 상기 메모리 셀을 정확하게 프로그램하기 위한 통상적인 프로그램은 상기 메모리 셀을 프로그램하는 단계와 프로그램된 상기 메모리 셀을 검증하는 프로그램 검증 단계로 나눠져 수행된다. 상기 프로그램 동작에 있어서 중요한 요소는 프로그램 시간과 프로그램되는 메모리 셀의 문턱전압(Vth, threshold voltage)을 정확하게 제어하는 것이다. 상기 두 요소는 서로 상반되는 개념으로써 프로그램 시간을 단축시키면 상기 문턱전압의 분포가 넓어지고(wide) 정확하게 문턱전압을 제어하면 프로그램 시간이 증가하는 문제가 있다.

도 1A 내지 도 1C에는 프로그램시 사용되는 다양한 프로그램 전압의 파형들을 보여주는 도면이 도시되어 있다.

도 1A에 도시된 프로그램 전압 파형을 사용하는 프로그램 방법은 동일한 레벨의 프로그램 전압을 인가하되 프로그램이 반복됨에 따라 프로그램 시간이 일정한 비율로 증가된다. 이 방법에 있어서 단점으로는 프로그램 시간이 길어진다는 것이다. 프로그램이 진행됨에 따라 문턱전압이 증가하며, 프로그램되는 메모리 셀의 문턱전압이 증가할수록 동일한 레벨의 프로그램 전압인가에 의한 문턱전압의 변화폭은 감소한다. 이는 낸드 플래쉬 메모리의 프로그램 동작이 F-N터널링에 의한 것에 기인한 것이다. 상기 F-N 터널링에 있어서 터널링되는 전하(charge)의 양은 프로그램 시간에 영향을 받는 것에 비해 전계에 더욱 영향을 받기 때문이다. 따라서, 이러한 프로그램 전압을 이용하게 되면 정확한 문턱전압의 제어는 가능하지만 프로그램 루프가 반복됨에 따라 전체 프로그램 시간에서 프로그램 검증이 차지하는 비율이 증가하게 된다.

도 1B에 도시된 프로그램 전압 파형을 이용한 프로그램 방법은 프로그램 시간이 길었던 도 1A의 문제점을 개선하기 위한 것이다. 이러한 전압 파형을 사용하게 되면 도 1A의 방법에 비해 프로그램 시간을 감소시킬 수 있다. 한편, 프로그램 후의 문턱전압의 분포는 스텝핑되는 프로그램 전압의 증분값(ΔVpgm)에 비례한다. 이러한 형태의 프로그램 전압 파형을 사용할 경우 정상적인 플래쉬 메모리의 경우 프로그램 시간을 단축할 수 있다. 그러나, 한 개의 메모리 셀에 다수개의 문턱전압 분포를 요하는 멀티스테이트 메모리 장치(multistate memory device)의 경우 제어되는 문턱전압의 분포는 더욱 미세해지며 상기의 방법을 이용하기 위해서는 스텝핑되는 프로그램 전압의 폭이 훨씬 감소되야 한다. 따라서, 스텝핑되는 프로그램 전압의 감소는 결국 프로그램 시간의 증가를 유발한다.

도 1C에 도시된 프로그램 전압 파형을 이용한 프로그램 방법은 프로그램 구간중에도 프로그램 전압이 증가하는 방법으로 프로그램 시간을 단축할 수 있는 방법의 한 종류이다.

일반적으로 스텝핑되는 전압의 폭이 증가하면 할수록 한 번의 프로그램에 의해 이동(shift)되는 문턱전압의 폭이 증가하고, 상기 증가된 폭만큼 상기 문턱전압의 분포가 넓어지는 문제가 있다. 따라서, 문턱전압 분포가 좁은 것을 얻기 위하여 한 번의 프로그램 전압 인가후에는 프로그램 검증단계를 걸쳐 프로그램하고자 하는 메모리 셀이 원하는 문턱전압 만큼 이동하였는가를 검사하게 된다. 이때, 전체 프로그램 시간의 단축을 위해 일반적으로 한 번에 복수개의 페이지 버퍼들에 각각 대응되는 메모리 셀의 데이터를 로딩한 후 선택된 워드라인에 프로그램 전압을 인가하는 방법을 쓰고 있다. 셀 어레이에 전기적으로 연결된 복수개의 비트라인을 구비한 낸드형 불휘발성 반도체 메모리 장치에 있어서 상기 페이지 버퍼들은 대응되는 상기 각 비트라인에 연결되어 있기 때문에 상기 각 비트라인을 통해 서로 다른 데이터의 로딩이 가능하다. 이와같은 프로그램 방법에서의 프로그램 검증은 비트 바이 비트(bit by bit)로 이루어지며 이로인해 비트 바이 비트 프로그램 제어(bit by bit program inhibit)가 가능하다.

상기 비트 바이 비트 검증은 프로그램 전압을 인가한 후 프로그램 검증을 위해 프로그램된 데이터를 독출하며, 이후 페이지 버퍼의 상태가 반전되었는지의 여부를 비트 바이 비트로 검증하는 것이다. 이때 상기 비트 바이 비트 검증을 위해 다음 단계의 프로그램 전압이 인가되는 동안에 칼럼 어드레스를 순차적으로 증가시키면서 각 페이지 버퍼의 상태를 검사한다. 이러한 검증방법에 있어서 전재 조건은 모든 칼럼 어드레스의 스캐닝에 필요한 총 시간이 다음 단계의 프로그램 전압이 인가되는 시간에 비해 짧아야 한다는 것이다. 만약 상기 프로그램 전압이 인가되는 시간에 비해 검증 시간이 길 경우 추가로 바이어스(bias)되는 한 번의 프로그램 전압에 의해 메모리 셀의 문턱전압은 프로그램 검증 레벨에 비해 일정전압 증가하여 오버-프로그램(over-program)이 발생하게 된다. 상기 프로그램 및 프로그램 검증 방법은 국내출원번호 93-390 '불휘발성 반도체 메모리 장치'에 상세히 게재되어 있다.

도 2에는 종래의 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다.

도 2에 도시된 종래 기술에 따른 불휘발성 반도체 메모리 장치는 복수개의 입출력블록들(I/O1 - I/O8)로 구분된 셀 어레이(10)와, 데이터 라인(Data line)과, 상기 복수개의 입출력블록들(I/O1 - I/O8)에 각각 대응되는 복수개의 페이지 버퍼블록들(20), 복수개의 칼럼 선택블록들(30), 그리고 복수개의 출력부들(40)로 구성되어 있다. 여기서 상기 각 입출력블록(I/O1 - I/O8) 중 임의의 블록(I/O1)을 선택하여 설명하게 되지만 나머지 입출력블록들(I/O2 - I/O8)에 각각 대응되는 복수개의 페이지 버퍼블록들(20), 복수개의 칼럼 선택블록들(30), 그리고 복수개의 출력부들(40) 역시 동일한 구성 및 작용을 하게 된다. 상기 셀 어레이(10)는 데이터들이 저장되는 영역으로, 도면에는 도시되지 않았지만, 복수개의 셀 트랜지스터들로 이루어진 복수개의 스트링들로 이루어졌다. 그리고, 상기 복수개의 스트링들은 각각 대응되는 복수개의 비트라인들(BL1 - BL4096)이 연결되어 있다. 상기 페이지 버퍼블록(20)은 복수개의 페이지 버퍼부들(24)로 구성되며 상기 각 페이지 버퍼부(24)는 복수개의 페이지 버퍼들(26)로 이루어졌다.

그리고, 상기 각 페이지 버퍼부(24)의 페이지버퍼들(26)은 각각 대응되는 비트라인들(BL1 - BL512)에 연결되며, 상기 각 페이지 버퍼(26)는 대응되는 상기 비트라인들을 통해 상기 셀 어레이(10)로부터 데이터를 센싱하고 이를 증폭하여 저장하게 된다. 이때, 상기 셀 어레이(10)로부터 센싱된 데이터에 따라 각 페이지 버퍼(26)의 상태가 변화된다. 다시말해서, 센싱된 소정의 셀 트랜지스터가 오프 셀(off cell)일 경우 이에 대응되는 페이지 버퍼는 하이 레벨(high level)로 천이되고 상기 셀 트랜지스터가 온 셀(on cell)일 경우 이에 대응되는 페이지 버퍼는 로우 레벨(low level)로 천이된다. 그리고, 상기 칼럼 선택블록(30)은 제 1 칼럼 선택부(32)와 제 2 칼럼 선택부(34)로 구성되어 있다. 상기 제 1 칼럼 선택부(32)는 상기 페이지 버퍼 블록(20)의 페이지 버퍼부들(24)에 각각 대응되는 제 1 칼럼 선택수단들(33)로 이루어지며, 상기 제 2 칼럼 선택부(34)는 상기 제 1 칼럼 선택수단들(33)에 각각 대응되는 제 2 칼럼 선택수단들(TBj, i = 1 - 16)로 이루어졌다.

상기 제 1 칼럼 선택수단들(33)은 대응되는 상기 각 페이지 버퍼(26)와 상기 각 제 2 칼럼 선택수단(TBj) 사이에 각 채널이 연결되며 외부로부터 인가되는 제 1 칼럼 선택신호들(YAi, i = 1 - 16)에 각 게이트가 연결된 전달용 NMOS 트랜지스터들(TAi)로 구비되어 있다. 그리고, 상기 제 1 칼럼 선택신호들(YAi)은 순차적으로 인에이블되기 때문에 상기 페이지 버퍼들(26)로부터 순차적으로 셀 데이터를 대응되는 상기 제 2 칼럼 선택수단(TBj)으로 전달하게 된다. 그리고, 상기 각 제 2 칼럼 선택수단(TBj)은 대응되는 상기 각 제 1 칼럼 선택수단(33)과 상기 데이터라인(Data line) 사이에 각 채널이 연결되고 상기 제 2 칼럼 선택신호들(YBj)에 각각 게이트가 연결된 NMOS 트랜지스터로 구비되어 있다.

즉, 상기 제 2 칼럼 선택수단들(TBj) 역시 외부로부터 순차적으로 인에이블되는 제 2 칼럼 선택신호들(YBj)에 응답하여 상기 제 1 칼럼 선택수단들(33)로부터 순차적으로 전달된 데이터를 상기 출력부(40)로 전달한다. 여기서, 상기 제 2 칼럼 선택신호들(YBj)은 상기 제 1 칼럼 선택수단(33)의 각 전달 트랜지스터들(TAi)에 제 1 칼럼 선택신호(YAi)가 순차적으로 모두 인가되는 동안 인에이블된다. 이로써, 상기 출력부(40)는 외부로부터 인가되는 패스/페일 검증신호(S_F/Pchk)에 응답하여 상기 셀 트랜지스터가 원하는 레벨로 프로그램되었는가를 판별하기 위해 미도시된 블록으로 상기 데이터를 출력하며, 낸드게이트(G1)로 이루어졌다.

도 3에는 비트 바이 비트 검증을 위한 칼럼 어드레스 스캐닝 및 패스/페일 검출단계를 위한 동작 타이밍도가 도시되어 있다. 도 2 내지 도 3을 참조하면서, 종래 기술에 따른 불휘발성 반도체 메모리 장치의 칼럼 어드레스 스캐닝 동작을 설명하면 다음과 같다. 먼저, 프로그램 펄스가 인가된 후 프로그램 검증 독출이 완료되어 도 2에 도시된 각 페이지 버퍼블록(20)의 페이지 버퍼들(26)은 셀 어레이(10)로부터 각각 셀 데이터가 로딩되어 있다. 이와같은 데이터 로딩 동작이 완료된 후 프로그램된 메모리 셀에 대한 패스/페일 검증이 시작되면, 도 3에 도시된 바와같이, 패스/페일신호(S_F/Pchk)가 로우 레벨(low level)에서 하이 레벨(high level)로 천이된다. 이에 따라 출력부(40)의 패스라인(P/L1 - P/L8)이 인에이블(enable)된다.

다음, 도 3에 도시된 바와같이, 제 1 칼럼 선택신호들(YAi)이 순차적으로 인에이블(enable)되어 제 1 칼럼 선택수단(33)의 전달트랜지스터들(TAi)이 순차적으로 인에이블된다. 그리고, 상기 제 1 칼럼 선택신호들(YAi)이 인에이블됨과 동시에 상기 제 1 칼럼 선택수단(33)에 대응되는 제 2 칼럼 선택수단(34)의 전달트랜지스터(TB1)를 활성화시키기 위한 제 2 칼럼 선택신호(YB1)가 인에이블된다. 여기서, 상기 제 2 칼럼 선택신호(YB1)가 인에이블되는 구간은 상기 제 1 칼럼선택신호들(YAi)이 순차적으로 모두 인에이블되는 동안 하이 레벨(high level)을 유지하게 된다. 이로서, 상기 제 1 칼럼 선택수단(33)의 전달트랜지스터들(TAi)이 순차적으로 인에이블되고 이에 대응되는 제 2 칼럼 선택수단(34)의 전달트랜지스터(TB1)가 인에이블되며, 상기 제 2 칼럼 선택수단(34)에 대응되는 페이지 버퍼부(24)의 퍼이지 버퍼들(26)에 저장된 데이터가 순차적으로 데이터라인(Data line)으로 전달된다.

따라서, 출력부(40)는 상기 제 1 및 제 2 칼럼 선택수단들(33, 34)을 통해 상기 페이지버퍼들(26)로부터 순차적으로 상기 데이터라인(Data line)으로 전달된 데이터와 하이 레벨(high level)로 천이된 패스/페일 신호(S_F/Pchk)를 입력받아 동작한다. 그리고, 상기 출력부(40)는 상기 데이터라인(Data line)에 전달된 데이터의 상태에 따라 변화된 신호를, 도면에는 도시되지 않았지만, 패스/페일을 검출하는 블록으로 출력한다. 이때, 비트 바이 비트 프로그램 검증을 위해 칼럼 선택신호가 한 번 토글링(toggling)되는 동안 선택된 페이지 버퍼의 데이터에 대한 패스/페일 판정이 끝나야 한다. 따라서, 칼럼 선택신호의 토글링되는 시간은 최소한 페이지 버퍼의 데이터를 패스/페일 판정하는데 소요되는 시간에 비해 길어야한다. 또한, 셀 트랜지스터의 오버 프로그램 방지를 위해 모든 비트라인에 대한 패스/페일 판정은 프로그램 펄스가 인가되는 구간내에서 끝나야 한다. 상기와 같은 칼럼 어드레스 스캐닝 구조를 갖는 반도체 메모리 장치에서 전체적인 칼럼 어드레스 스캐닝에 걸리는 시간(Tyas)은 [수학식 1]과 같다.

[수학식 1]

F-N 터널링을 이용한 프로그램시 프로그램 전압이 인가되는 시간에 비해 상기 프로그램 전압의 레벨이 더욱 중요한 요소로 알려져 있다. 프로그램 성능을 향상시키기 위해서는 칼럼 어드레스 스캐닝에 필요한 시간이 다음 단계의 프로그램 인가시간 보다 짧아야 한다. 그러나, 상술한 종래의 불휘발성 반도체 메모리 장치에 의하면, 칼럼 어드레스 스캐닝에 필요한 전체 시간에 의해 프로그램 시간이 제한되어 프로그램 성능이 저하되는 문제점이 생겼다.

따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 프로그램 검증시의 칼럼 어드레스 스캐닝 시간을 단축함으로써 칼럼 어드레스의 스캐닝 시간에 의해 프로그램 시간이 제한되지 않도록하여 프로그램 성능을 향상시키기 위한 불휘발성 반도체 메모리 장치를 제공하는데 있다.

도 1A 내지 도 1C는 프로그램시 인가되는 전압의 파형들을 보여주는 도면;

도 2는 종래의 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도;

도 3은 종래의 불휘발성 반도체 메모리 장치의 동작 타이밍도;

도 4는 본 발명에 따른 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도;

도 5는 본 별명에 따른 불휘발성 반도체 메모리 장치의 동작 타이밍도;

*도면의 주요 부분에 대한 부호 설명

10 : 셀 어레이20 : 페이지 버퍼블록

30 : 칼럼선택블록40 : 출력부

50 : 스위칭부

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수개의 데이터 라인들과; 데이터들이 저장되며 복수개의 입출력블록들로 구분된 셀 어레이와; 상기 셀 어레이에 전기적으로 연결된 복수개의 비트라인들과; 상기 각 비트라인을 통해 상기 셀 어레이에 저장된 데이터들을 감지증폭하여 저장하기 위해, 복수개의 페이지 버퍼들을 갖는 복수개의 페이지 버퍼수단들로 구성된 복수개의 페이지 버퍼부들을 구비하되 상기 복수개의 입출력블록들에 각각 대응되는 복수개의 페이지 버퍼블록들과; 외부로부터 인가되는 제 1 칼럼 선택신호들에 응답하여 상기 각 페이지 버퍼부로부터 출력된 데이터들을 전달하기 위해, 상기 각 페이지 버퍼부의 페이지 버퍼수단들에 각각 대응되는 제 1 칼럼 선택수단들로 이루어진 복수개의 제 1 칼럼 선택부들 및, 외부로부터 인가되는 제 2 칼럼 선택신호들에 응답하여 상기 각 제 1 칼럼 선택부로부터 전달된 데이터들을 각각 대응되는 상기 데이터 라인들로 전달하기 위해, 상기 각 제 1 칼럼 선택부의 제 1 칼럼 선택수단들에 각각 대응되는 복수개의 제 2 칼럼 선택수단들로 구성된 제 2 칼럼 선택부를 구비하되 상기 상기 복수개의 입출력블록들에 각각 대응되는 복수개의 칼럼 선택블록들과; 외부로부터 인가되는 제어신호에 응답하여, 상기 복수개의 데이터 라인들을 공통 연결하거나 분리시키는 스위칭부와; 상기 데이터 라인들에 각각 전달된 데이터들을 입력받아, 상기 제어신호에 응답하여 상기 데이터들 중 적어도 어느 하나가 페일된 데이터로 입력되더라도 페일을 지정하는 소정 신호를 출력하되 상기 복수개의 입출력블록들에 각각 대응되는 복수개의 출력부들을 포함한다.

이 장치의 바람직한 실시예에 있어서, 상기 제 1 칼럼 선택신호들은 연속적으로 인가되는 두 선택신호들이 동시에 인에이블되어 각각 대응되는 상기 제 1 칼럼 선택수단들로 인가된다.

이 장치의 바람직한 실시예에 있어서, 상기 각 제 1 칼럼 선택부의 각 제 1 칼럼 선택수단은 상기 제 1 칼럼 선택신호들에 각각 응답하며 대응되는 상기 각 페이지 버퍼와 상기 각 제 2 칼럼 선택수단 사이에 연결된 복수개의 스위칭수단들로 구성된다.

이 장치의 바람직한 실시예에 있어서, 상기 각 스위칭수단은 n채널 도전형의 MOS 트랜지스터로 구성된다.

이 장치의 바람직한 실시예에 있어서, 상기 각 제 2 칼럼 선택부의 제 2 칼럼 선택수단들은 상기 제 2 칼럼 선택신호들에 각각 응답하며 대응되는 상기 각 제 1 칼럼 선택수단과 상기 각 데이터라인 사이에 연결된 복수개의 스위칭수단들로 구성된다.

이 장치의 바람직한 실시예에 있어서, 상기 각 스위칭수단은 n채널 도전형의 MOS 트랜지스터로 구성된다.

이 장치의 바람직한 실시예에 있어서, 상기 스위칭부는 인버터와 전송 게이트로 구성된다.

이 장치의 바람직한 실시예에 있어서, 상기 각 출력부는 낸드게이트들, 노어게이트, 그리고 인버터로 구성된다.

이와같은 장치에 의해서, 프로그램 검증동작시 칼럼 어드레스 스캐닝에 소요되는 시간을 종래에 비해 절반으로 줄임으로서 반도체 메모리 장치의 프로그램 성능을 향상시킬 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 4 내지 도 5에 의거하여 상세히 설명한다.

도 4 내지 도 5에 있어서, 도 2 내지 도 3에 도시된 구성요소와 동일한 기능을 가지는 구성요소에 대해서 동일한 참조번호를 병기한다.

도 4에는 본 발명의 바람직한 실시예에 따른 불휘발성 반도체 메모리 장치의 구성을 보여주는 블록도가 도시되어 있다. 도 4에 도시된 본 발명에 따른 불휘발성 반도체 메모리 장치는 복수개의 데이터라인들(Data line 1, Data line 2), 복수개의 입출력블록들(I/O1 - I/O8)로 구분된 셀 어레이(10), 그리고, 데이터라인 선택부(50) 및 상기 복수개의 입출력블록들(I/O1 - I/O8)에 각각 대응되는 복수개의 페이지 버퍼블록들(20), 복수개의 칼럼 선택블록들(30), 그리고 복수개의 출력부들(40)로 구성되어 있다. 여기서, 상기 각 입출력블록(I/O1 - I/O8)중 임의의 입출력블록((I/O1)을 선택하여 설명하게 되지만 나머지 입출력블록들(I/O2 - I/O8)에 각각 대응되는 복수개의 페이지 버퍼블록들(20), 복수개의 칼럼 선택블록들(30), 그리고 복수개의 출력부들(40) 역시 동일한 구성 및 작용을 하게 된다.

상기 셀 어레이(10)는 데이터들이 저장되는 영역으로, 도면에는 도시되지 않았지만, 복수개의 셀 트랜지스터들로 이루어진 복수개의 스트링들로 구성되어 있고, 상기 복수개의 스트링들은 각각 대응되는 복수개의 비트라인들이 연결되어 있다. 그리고, 상기 페이지 버퍼블록(20)은 복수개의 비트라인들에 각각 대응되며 상기 각 비트라인을 통해 상기 셀 어레이(10)로부터 각각 데이터를 센싱하고 이를 증폭하여 저장한다. 상기 페이지 버퍼블록(20)은 복수개의 페이지 버퍼부들(24)로 이루어지며 상기 각 페이지 버퍼부(24)는 각각 복수개의 페이지 버퍼들(26)로 이루어진 복수개의 페이지 버퍼수단들(21, 22)로 구성되어 있다. 이때, 상기 셀 어레이(10)로부터 센싱된 데이터에 따라 각 페이지 버퍼(26)의 상태가 변화된다. 다시말해서, 센싱된 소정의 셀 트랜지스터가 오프 셀(off cell)일 경우 이에 대응되는 페이지 버퍼는 하이 레벨(high level)로 천이되고 상기 셀 트랜지스터가 온 셀(on cell)일 경우 이에 대응되는 페이지 버퍼는 로우 레벨(low level)로 천이된다.

그리고, 상기 칼럼 선택블록(30)은 복수개의 제 1 칼럼 선택부들(32)과 복수개의 제 2 칼럼 선택부들(34)로 이루어졌다. 그리고, 상기 제 1 칼럼 선택부들(32)은 상기 각 페이지 버퍼부(24)의 페이지 버퍼수단들(21, 22)에 각각 대응되는 제 1 칼럼 선택수단들(35, 36)로 이루어졌다. 상기 제 1 칼럼 선택수단들(35, 36)은 외부로부터 각각 인가되는 제 1 칼럼 선택신호들(YAi-1, YAi)(i = 2n, 여기서 i와 n은 양의 정수)에 응답하여 상기 각 페이지 버퍼수단(26)으로부터 출력된 데이터들을 대응되는 상기 각 제 2 칼럼 선택부(34)로 전달한다. 상기 제 2 칼럼 선택부들(34)은 상기 각 제 1 칼럼 선택부(32)의 제 1 칼럼 선택수단들(35, 36)에 각각 대응되는 복수개의 제 2 칼럼 선택수단들(37, 38)로 이루어졌다. 그리고, 상기 제 2 칼럼 선택부들(34)의 제 2 칼럼 선택수단들(37, 38)은 외부로부터 인가되는 제 2 칼럼 선택신호들(YBj)(여기서, j는 양의 정수)에 응답하여 상기 각 제 1 칼럼 선택부(32)의 제 1 칼럼 선택수단들(35, 36)로부터 전달된 데이터들을 각각 대응되는 상기 데이터라인들(Data line 1, Data line 2)로 전달한다.

상기 제 1 칼럼 선택수단(35)은 각각 대응되는 상기 페이지 버퍼수단(21)의 페이지 버퍼들(26)과 상기 제 2 칼럼 선택수단(37) 사이에 각 채널이 연결되고 상기 제 1 칼럼 선택신호들(YAi-1)에 각각 게이트가 연결된 NMOS 트랜지스터들(TAi-1)로 이루어졌다. 그리고, 상기 제 2 칼럼 선택수단(36)은 각각 대응되는 상기 페이지 버퍼수단(22)의 페이지 버퍼들(26)과 상기 제 2 칼럼 선택수단(38) 사이에 각 채널이 연결되고 상기 제 2 칼럼 선택신호들(YA2 - YAi)에 각각 게이트가 연결된 NMOS 트랜지스터들(TAi)로 이루어졌다. 그리고, 상기 제 2 칼럼 선택수단(37)은 각각 대응되는 상기 제 1 칼럼 선택수단(35)과 데이터라인(Data line 1) 사이에 채널이 연결되고 상기 제 2 칼럼 선택신호(YB1)에 게이트가 연결된 NMOS 트랜지스터(TB1)로 이루어졌다. 상기 제 2 칼럼 선택수단(38)은 각각 대응되는 상기 제 1 칼럼 선택수단(36)과 데이터라인(Data line 2) 사이에 채널이 연결되고 상기 제 2 칼럼 선택신호(YB1)에 게이트가 연결된 NMOS 트랜지스터(TB1')로 이루어졌다.

그리고, 상기 출력부(40)는 상기 데이터 라인들(Data line 1, Data line 2)에 전달된 데이터들과 외부로부터 인가되는 제어신호(S_F/Pchk)를 입력받아 이에 응답하여 상기 데이터들 중 적어도 어느 하나가 페일된 데이터로 입력되더라도 페일을 알리는 신호를, 도면에는 도시되지 않았지만, 패스/페일 검출블록으로 출력한다. 상기 스위칭부(50)는 상기 제어신호(S_F/Pchk)에 응답하여 상기 복수개의 데이터라인들(Data line 1, Data line 2)을 공통 연결하거나 분리시키는 역할을 한다. 즉, 페이지 단위로 상기 각 페이지블록(20)의 페이지 버퍼들(26)에 로딩된 데이터들 중 페일된 데이터가 상기 출력부(40)를 통해 출력되면 이를 입력받은 상기 패스/페일 검출블록에 의해 칼럼 어드레스 스캐닝이 중지된다. 이때, 상기 스위칭부(50)를 통해 상기 데이터라인들(Data line 1, Data line 2)을 공통 연결시키고 상기 칼럼 어드레스 스캐닝시에는 상기 데이터라인들(Data line 1, Data line 2)을 분리시키는 역할을 한다.

도 5에는 본 발명에 따른 비트 바이 비트 검증을 위한 칼럼 어드레스 스캐닝 및 패스/페일 검출단계를 위한 동작 타이밍도가 도시되어 있다. 도 4 내지 도 5를 참조하면서, 본 발명에 따른 칼럼 어드레스 스캐닝 동작을 설명하면 다음과 같다.

먼저, 프로그램 펄스가 인가된 후 프로그램 검증 독출이 완료되어 도 4에 도시된 각 페이지 버퍼블록(20)의 페이지 버퍼들(26)은 셀 어레이(10)로부터 각각 셀 데이터가 로딩되어 있다. 이와같은 데이터 로딩 동작이 완료된 후 프로그램된 메모리 셀에 대한 패스/페일 검증이 시작되면, 도 5에 도시된 바와같이, 패스/페일신호(S_F/Pchk)가 로우 레벨(low level)에서 하이 레벨(high level)로 천이된다. 이에 따라 출력부들(40)의 각 패스라인(P/L1 - P/L8)이 인에이블(enable)된다. 그리고, 본 발명에 따른 칼럼 어드레스 스캐닝 동작을 위해서는 칼럼 어드레싱시 칼럼 어드레스 즉 제 1 칼럼 선택신호들(YAi)은 종래와 다른 구조로 인가된다. 종래의 경우 칼럼 어드레싱시 선택된 칼럼 어드레스로부터 순차적으로 칼럼 어드레스 즉 칼럼 선택신호들(YAi)이 증가하였으나 본 발명의 경우 칼럼 어드레스 즉 제 1 칼럼 선택신호들(YAi)의 LSB(lease significant bit) 어드레스를 돈-케어(don't care)시켜줌으로써, 도 5에 도시된 바와같이, 두 개의 연속한 제 1 칼럼 선택신호들(YA1YA2, YA3YA4 - YAi-1YAi)가 동시에 인에이블(enable)된다.

도 5에 도시된 바와같이, 상기 제 1 칼럼 선택신호들(YA1 - YAi-1, YA2 - YAi)(i = 2n, 여기서 i와 n은 양의 정수)이 순차적으로 인에이블(enable)되어 제 1 칼럼 선택수단들(35, 36)의 전달 트랜지스터들(TAi-1, TAi)이 순차적으로 인에이블된다. 그리고, 상기 제 1 칼럼 선택신호들(YAi-1, YAi)이 인에이블됨과 동시에 상기 제 1 칼럼 선택수단들(35, 36)에 각각 대응되는 제 2 칼럼 선택수단들(37, 38)의 전달 트랜지스터들(TB1, TB1')을 활성화시키기 위한 제 2 칼럼 선택신호(YB1)가 인에이블된다. 여기서, 상기 제 2 칼럼 선택신호(YB1)가 인에이블되는 구간은, 도 5에 도시된 바와같이, 상기 제 1 칼럼선택신호들(YAi-1, YAi)이 순차적으로 모두 인에이블되는 동안 하이 레벨(high level)을 유지하게 된다. 이로서, 상기 제 1 칼럼 선택수단들(35, 36)의 전달 트랜지스터들(TAi-1, TAi)이 순차적으로 인에이블되고 이에 대응되는 제 2 칼럼 선택수단들(37, 38)의 전달 트랜지스터들(TB1, TB1')이 인에이블된다. 그리고, 상기 제 2 칼럼 선택수단들(37, 38)에 대응되는 페이지 버퍼수단들(21, 22)의 퍼이지 버퍼들(26)에 저장된 데이터들이 순차적으로 대응되는 데이터라인들(Data line 1, Data line 2)로 전달된다.

따라서, 출력부(40)는 상기 제 1 칼럼 선택수단들(35, 36) 및 제 2 칼럼 선택수단들(37, 38)을 통해 상기 페이지 버퍼들(26)로부터 순차적으로 상기 데이터라인들(Data line 1, Data line 2)로 전달된 데이터들과 하이 레벨(high level)로 천이된 패스/페일 신호(S_F/Pchk)를 입력받아 동작한다. 그리고, 상기 출력부(40)는 상기 데이터라인들(Data line 1, Data line 2)에 전달된 데이터들의 상태에 따라 변화된 신호를, 도면에는 도시된지 않았지만, 패스/페일을 검출하는 블록으로 출력한다 여기서, 칼럼 어드레스 스캐닝 도중 페일된 셀 트랜지스터의 비트 라인 어드레스에 도달하면 상기 데이터 패스들(Data line 1, Data line 2)을 통해 패스라인(P/L1)에 페일신호가 전달되며 칼럼 어드레스 스캐닝은 정지된다. 이로서, 본 발명에 따른 전체 칼럼 어드레스 스캐닝에 요구되는 시간은 종래 기술에 비해 1/2로 감소하게 될 뿐만아니라, 프로그램 펄스가 인가되는 구간 역시 절반으로 감소되어 프로그램 성능을 향상시킬 수 있다. 또한, 제 2 칼럼 선택부들(34)의 전달 트랜지스터들(TA1, TA1')을 4개로 배치하게 되면 전체 칼럼 어드레스 스캐닝에 요구되는 시간은 종래에 비해 1/4로 감소하게 된다.

상기한 바와같이, 프로그램된 셀 트랜지스터의 문턱전압이 원하는 레벨로 프로그램되었는가를 검증하기 위한 칼럼 어드레스 스캐닝시 요구되는 시간을 줄이기 위해 복수개의 데이터라인들과 이에 대응되도록 칼럼선택블록들 및 페이지 버퍼블록들을 구현하였다. 이로서, 종래의 경우에 비해 칼럼 어드레스 스캐닝 시간을 절반으로 또는 그 이상으로 줄일 수 있기 때문에 프로그램 성능을 향상시킬 수 있다.

Claims (8)

1. 복수개의 데이터 라인들(Data line 1 - Data line 2)과;

   데이터들이 저장되며 복수개의 입출력블록들(I/O1 - I/O8)로 구분된 셀 어레이(10)와;

   상기 셀 어레이(10)에 전기적으로 연결된 복수개의 비트라인들(BL)과;

   상기 각 비트라인(BL)을 통해 상기 셀 어레이(10)에 저장된 데이터들을 감지증폭하고 이를 저장하기 위해, 복수개의 페이지 버퍼들(26)을 갖는 복수개의 페이지 버퍼수단들(24)로 구성된 복수개의 페이지 버퍼부들(22)을 구비하되 상기 복수개의 입출력블록들(I/O1 - I/O8)에 각각 대응되는 복수개의 페이지 버퍼블록들(20)과;

   외부로부터 인가되는 제 1 칼럼 선택신호들(YAi)(여기서, i는 양의 정수)에 응답하여 상기 각 페이지 버퍼부(22)로부터 출력된 데이터들을 전달하기 위해, 상기 각 페이지 버퍼부(22)의 페이지 버퍼수단들(24)에 각각 대응되는 제 1 칼럼 선택수단들(35 - 36)로 이루어진 복수개의 제 1 칼럼 선택부들(32) 및,

   외부로부터 인가되는 제 2 칼럼 선택신호들(YBj)(여기서, j는 양의 정수)에 응답하여 상기 각 제 1 칼럼 선택부(32)로부터 전달된 데이터들을 각각 대응되는 상기 데이터 라인들(Data line 1 - Data line 2)로 전달하기 위해, 상기 각 제 1 칼럼 선택부(32)의 제 1 칼럼 선택수단들(35, 36)에 각각 대응되는 복수개의 제 2 칼럼 선택수단들(37, 38)로 구성된 제 2 칼럼 선택부(34)를 구비하되 상기 상기 복수개의 입출력블록들(I/O1 - I/O8)에 각각 대응되는 복수개의 칼럼 선택블록들(30)과;

   외부로부터 인가되는 제어신호(S_F/Pchk)에 응답하여, 상기 복수개의 데이터 라인들(Data 1 - Data 2)을 공통 연결하거나 분리시키는 스위칭부(50)와;

   상기 데이터 라인들(Data line 1 - Data line 2)에 각각 전달된 데이터들을 입력받아, 상기 제어신호(S_F/Pchk)에 응답하여 상기 데이터들 중 적어도 어느 하나가 페일된 데이터로 입력되더라도 페일을 지정하는 소정 신호를 출력하되 상기 복수개의 입출력블록들(I/O1 - I/O8)에 각각 대응되는 복수개의 출력부들(40)을 포함한 불휘발성 반도체 메모리 장치.
2. 제 1 항에 있어서,

   상기 제 1 칼럼 선택신호들(YAi)은 연속적으로 인가되는 두 선택신호들(YA1YA2 - YAi-1YAi)이 동시에 인에이블되어 각각 대응되는 상기 제 1 칼럼 선택수단들(35, 36)로 인가되는 불휘발성 반도체 메모리 장치.
3. 제 1 항에 있어서,

   상기 각 제 1 칼럼 선택부(32)의 각 제 1 칼럼 선택수단(35, 36)은 상기 제 1 칼럼 선택신호들(YA1YA2 - YAi-1YAi)에 각각 응답하며 대응되는 상기 각 페이지 버퍼(26)와 상기 각 제 2 칼럼 선택수단(37, 38) 사이에 연결된 복수개의 스위칭수단들(TAi-1, TAi)(여기서 i = 2n, n은 양의 정수)로 구성된 불휘발성 반도체 메모리 장치.
4. 제 3 항에 있어서,

   상기 각 스위칭수단(TAi-1, TAi)은 n채널 도전형의 MOS 트랜지스터로 구성된 불휘발성 반도체 메모리 장치.
5. 제 1 항에 있어서,

   상기 각 제 2 칼럼 선택부(34)의 제 2 칼럼 선택수단들(37, 38)은 상기 제 2 칼럼 선택신호들(YBj)에 각각 응답하며 대응되는 상기 각 제 1 칼럼 선택수단(35, 36)과 상기 각 데이터라인(Data line1, Data line 2) 사이에 연결된 복수개의 스위칭수단들(TBj, TBj')로 구성된 불휘발성 반도체 메모리 장치.
6. 제 5 항에 있어서,

   상기 각 스위칭수단(TBj, TBj')은 n채널 도전형의 MOS 트랜지스터로 구성된 불휘발성 반도체 메모리 장치.
7. 제 1 항에 있어서,

   상기 스위칭부(50)는 인버터(I1)와 전송 게이트(T1)로 구성된 불휘발성 반도체 메모리 장치.
8. 제 1 항에 있어서,

   상기 각 출력부(40)는 낸드게이트들(G3, G4), 노어게이트(G5), 그리고 인버터(I2)로 구성된 불휘발성 반도체 메모리 장치.