KR100481103B1 - 멀티레벨비휘발성데이타기억장치 - Google Patents

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Abstract

멀티 레벨 NAND 아키텍쳐 비휘발성 메모리 디바이스는, 판독되거나 프로그래밍되고 있는 셀 상의 게이트 전압을 선택적으로 조정하면서 일정 전류 레벨에 비교함으로써, 2비트 데이타 이상을 각각 저장하는 메모리 셀들을 판독하고 프로그래밍한다. 복수의 판독 및 기입 기준 셀들이 제공되어, 멀티 레벨 프로그래밍 각각에 대응하도록 각각 프로그래밍되는데, 메모리 셀들의 판독 동안에 판독 기준 셀들은 일정 전류 레벨을 제공하고 메모리 셀들로의 기입 동안에 기입 기준 셀들은 일정 전류 레벨을 제공한다. 더우기, 판독 동작 동안에, 대응 기입 기준 셀들은 메모리 셀들의 판독과 관련된 판독 시간을 측정하도록 판독 기준 셀들에 접속된다.

Description

멀티 레벨 비휘발성 데이타 기억 장치{MULTI-LEVEL NON-VOLATILE DATA STORAGE}
본 발명은 EEPROM 메모리 기술 중 멀티 레벨 기억 장치 분야에 관한 것이다. 구체적으로, 본 발명은 단일 NAND형 EEPROM 메모리 셀에 수 비트의 정보를 저장하고 그로부터 판독하기 위한 방법 및 장치에 관한 것이다.
초기의 비휘발성 메모리 기술은 플로팅 게이트(floating gate)의 프로그래밍이나 소거를 제공하였다. 트랜지스터는 선택적으로 2가지 상태 중 하나, 즉 프로그래밍되거나 소거되기 때문에, 단일 비트의 데이타가 프로그래밍될 수 있었다. 단일 비휘발성 셀에는 2비트 이상의 정보가 저장될 수 있다는 것은 공지되어 있다. 이러한 데이타 기억은 일반적으로 트랜지스터의 플로팅 게이트 상에 특정한 양의 전하를 조심스럽게 배치하여 그 임계 전압을 제어함으로써 이루어진다. 공지된 바와 같이, 2비트의 데이타를 저장하기 위해 최소한 4개의 개별 상태가 제공되어야 하고, 3비트 데이타에 대해서는 최소한 8개의 상태가 제공되어야 한다. 이러한 비트들을 디코딩하기 위해 그 임계치에 대응하는 셀 전류를 검출하도록 센스 증폭기가 제공된다.
비휘발성 트랜지스터 메모리 셀들을 결합시킨 형태의 메모리 어레이를 구성하기 위한 2가지 종래의 EEPROM 아키텍쳐(NOR 및 NAND 아키텍쳐)가 존재한다. EEPROM NOR형 아키텍쳐에서, 각각의 트랜지스터 메모리 셀에는 그 자신의 선택 트랜지스터가 제공된다. 따라서, 이러한 NOR형 아키텍쳐에서는, 프로그램 및 판독 동작 동안에 메모리 어레이 내의 다른 셀들로부터의 간섭이 존재하지 않게 된다. 이와 같이, NOR형 아키텍쳐를 사용하여 프로그래밍하고 멀티 레벨의 프로그래밍을 센싱하는 회로를 설계하는 것은 훨씬 용이하다. 불행히도, 각각의 기억 장치 셀은 그 자신의 선택 트랜지스터를 필요로 하기 때문에, 비트 크기 당 면적은 커지며 비용이 많이 들게 된다.
한 종래 기술 문헌에는 8비트 정보(256 아날로그 레벨)까지를 제공하는 장치와, 파울러-노드하임 터널링(Fowler-Nordheim tunneling)을 이용하는 NOR형 EEPROM 메모리 셀을 사용하여 정보를 프로그래밍하고 검출하는 방법이 개시되어 있다. 이러한 형태의 셀을 프로그래밍하는 것은 증분 프로그래밍에 의해 행해질 수 있다. 즉, 일정량의 전하가 플로팅 게이트 상에 저장된다. 그 다음에, 셀 전류가 소정의 기준 전류에 대해 검증된다. 만일 셀 전류가 기준 전류로부터의 변동 허용치 내에 있지 않다면, 소량의 전하가 플로팅 게이트로부터 제거되고 싸이클은 셀 전류와 기준 전류가 실질적으로 동일해질 때까지 반복된다. 셀에 대한 임계 전압은 플로팅 게이트로부터 전하를 연속적으로 제거하는 상기 과정에 의해 감소되기 때문에, 셀 전류는 처음에 기준 전류보다 낮을 것이다. 셀 전류가 기준 전류 이상으로 증가되고 나면 프로그래밍 동작이 종료된다.
또다른 종래 기술 문헌에 따르면, 프로그래밍을 위해 고온 채널 전자 주입(Hot Channel Electron injection)을 이용하여 NOR형 EPROM 메모리 셀 상에 2비트(4 아날로그 레벨)가 저장된다. 이러한 프로그래밍 기술은 제어하기가 더 어렵기 때문에, 단일 셀 상에 4레벨보다 많이 저장하는 것은 더욱 더 어렵게 된다. 부가적으로, 상기 종래 기술은 기억 셀들의 게이트들에 모두 일정한 게이트 전압이 인가될 것을 개시하고 있다. 어떤 레벨로 셀이 프로그래밍되었는지를 판정하기 위해 셀들에 의해 인입된 전류가 측정된다. 미국 캘리포니아주 산타 클라라의 인텔 코퍼레이션(Intel Corporation)에 의해 소개된 구체적인 예에서, 셀의 레벨은 공지된 일정한 게이트 전압을 셀에 인가함으로써 판정된다. 셀은 플로팅 게이트의 프로그래밍 레벨에 따라 지정된 범위 내에서 전류를 인입하도록 설계된다. 센스 증폭기는 억세스된 셀에 의해 인입된 전류가 전류 범위의 중간 지점보다 위인지 아래인지를 판정하도록 결합된다. 일단 상기 판정이 이루어지면, 2개의 추가 센스 증폭기 중 하나는, 억세스된 셀들에 의해 인입된 전류량이 대응 전류 범위 내에 들어갈 때까지, 셀에 의해 인입된 전류가 적절한 범위의 1/4 또는 1/3 이상인지 이하인지를 판정하는 등에 사용된다.
NAND EEPROM형 아키텍쳐는 각각의 그룹이 인접한 그룹과 접촉하는 비트 라인 접점을 공유하기 때문에 여러 셀들을 직렬로 사용한다. 이러한 방식에서는, NAND 아키텍쳐를 사용한 전체 그룹에 대해 단지 2개의 선택 트랜지스터만이 요구된다. 각각의 그룹에 대해 2개의 선택 트랜지스터를 제외한 나머지 모두를 제거함으로써, 현저하게 증가된 기억 장치 셀 밀도가 실현된다. 이는 각각의 셀들이 그 자신의 선택 트랜지스터를 구비하고 2개의 인접 셀 간에 하나의 접점을 공유하는 NOR 아키텍쳐와 큰 대조를 이룬다.
NAND형 아키텍쳐에 존재하는 문제점은 단일 셀의 판독이나 프로그램 검증 동작 동안에 검출된 전류가 그룹 내의 모든 다른 셀들의 임계치에 의해 영향을 받는다는 것이다. 셀을 정확하게 프로그래밍한 후에, 그룹 내의 다른 셀들의 다음 프로그래밍은 해롭게도 검출된 전류를 변화시키고 그 레벨과 인접한 프로그램 레벨들과의 구별을 매우 어렵게 한다. 이러한 간섭 레벨은 단일 비트(2 레벨) 프로그래밍에 대해서는 허용될 수 있으나 보다 많은 레벨을 신뢰성 있게 저장하고 검출하기는 매우 어렵다.
NAND형 구성을 사용 가능하게 하면서 그룹 내 간섭의 문제점을 해소한 멀티 레벨 비휘발성 기억 장치 아키텍쳐가 요망된다.
<발명의 요약>
본 발명은 멀티 레벨 비휘발성 NAND 메모리 어레이를 프로그래밍하고 판독하기 위한 신뢰성 있는 아키텍쳐 및 그 방법을 개시하고 있다. 양호한 실시예에서, 각각의 셀은 4개의 개별 레벨 프로그래밍을 필요로 하는 2개의 데이타 비트를 저장한다. NAND 셀들은 EEPROM 기술로 형성된다. 상기한 아키텍쳐는 각각의 그룹 내에 16개의 직렬 접속 트랜지스터를 포함한다. 이러한 기술은 셀 당 2비트보다 많이 수용하도록 용이하게 수정될 수 있다.
4열 셀들을 각각 구비한 판독 및 기입 기준 블럭들은 기준을 위해 프로그래밍되며, 각각의 열은 4개의 개별 프로그램 레벨 중 하나를 유지한다. 그러므로, 모든 기준 셀들은 어레이 내의 각각의 블럭의 매 행에 대해 이용 가능하다. 부가적인 정확성과 트래킹(tracking)을 위해, 기준 블럭들은 16 행들의 각각의 블럭이 대응 기준 블럭을 구비하도록 메모리 어레이 전체에 반복될 수 있다. 메모리 판독 싸이클 동안, 프로그래밍 레벨은 판독된 각각의 메모리 셀을 통한 전류를 모든 대응 판독 기준 셀들의 전류와 비교함으로써 판정된다. 프로그래밍된 레벨이 판정된 즉시, 데이타 비트가 디코딩되고 출력된다. 메모리 프로그램 싸이클 동안, 메모리 어레이 내의 모든 셀들이 프로그래밍되고 기입 기준 셀들에 대해 검증된다.
각각 4개의 판독 및 기입 기준 셀들은 어레이 블럭들 내의 메모리 셀들의 각각의 행에 대해 제공된다. 각각의 기준 셀은 프로그래밍의 4개의 개별 레벨에 대응 하도록 구성된다. 센스 증폭기는 순차적으로 메모리 셀을 통한 전류와 대응 기준 셀들 각각을 통한 전류를 비교하여 프로그래밍 레벨과 프로그래밍된 비트들을 판정한다.
소거된 셀의 임계 전압은 근사적으로 -2V이다. 프로그래밍 싸이클 동안에, 셀들은 미소 증가량으로 프로그래밍된다. 임계 전압이 증가됨에 따라, 셀 전류는 떨어지고 기입 기준 셀의 전류와 비교된다. 만약 셀이 더 높은 임계 레벨들 중 하나로 프로그래밍되어야 한다면, 상기 과정이 반복되고 원하는 프로그래밍 레벨이 이루어질 때까지 대응 기입 기준 셀과 비교된다.
도 1은 메모리 블럭들의 어레이에 대한 양호한 실시예의 블럭도.
도 2는 도 1에 사용된 전형적인 메모리 블럭을 도시한 도면.
도 3은 소거 동작 동안의 전형적인 메모리 블럭을 도시한 도면.
도 4는 프로그래밍 동작 동안의 전형적인 메모리 블럭을 도시한 도면.
도 5는 종래 기술의 전형적인 메모리 블럭의 판독 동작을 도시한 도면.
도 6은 본 발명의 전형적인 메모리 블럭의 판독 동작을 도시한 도면.
도 7은 도 1의 프로그램/검증/판독 블럭의 상세도.
도 8은 도 1의 2비트 레지스터와 2비트 비교기 블럭의 상세도.
도 1은 본 발명의 양호한 실시예의 블럭도를 도시하고 있다. 본 기술 분야에 숙련된 자에게는 메모리 어레이가 임의 크기의 기억 공간을 수용하도록 확장될 수 있다는 것이 명백할 것이다. 양호한 실시예의 설명에서, 다수의 동일한 소자들이 존재한다는 것이 이해될 것이다. 이러한 소자들은 알파벳 접미사를 가진 동일한 참조기호를 사용하여 인용될 것이다. 다수의 또는 이러한 모든 소자들이 일반적인 방식으로 인용되는 경우에는, 참조기호가 임의의 접미사없이 사용될 것이다.
데이타가 I/O 버스(100)를 통해 본 발명의 장치에 결합된다. 양호한 실시예에 따르면, 복수의 2비트 I/O 레지스터들(102A-102N)이 I/O 버스(100)와 나머지 메모리 사이에서 데이타를 수신하고 송신하도록 접속된다. 다른 수의 기억 장치 레벨을 사용한 다른 구성을 위해, 다른 수의 비트들이 I/O 레지스터들(102) 전체에 결합될 수 있다.
각각의 2비트 비교기(104A-104N)는 2비트 I/O 레지스터(102) 중 적절한 하나와 2비트 버스(122)로부터 데이타를 수신하고 비교한다. 각각의 2비트 비교기(104A-104N)는 비교 신호(CMP)를 프로그램/검증/판독(PVR) 제어 블럭(106A-106N)에 각각 제공하도록 또한 접속된다. 각각의 PVR 블럭(106A-106N)은 또한 각각 열 선택 블럭(108A-108N)에 양방향 접속된다. 열 선택 블럭들(108) 각각은 메모리 어레이 블럭(112) 내에서 선택하도록 접속된다. 어드레스 디코더(110)는 또한 열 선택 블럭(108)과 메모리 어레이 블럭 112(A,A)-112(M,N)에 접속된다. 프로그램/판독 전압 발생 블럭(130)은 어드레스 디코더(110)에 접속되어 판독 및 프로그램 검증 동작 동안에 2비트 버스(122)를 사용해 적절한 행 전압을 제공한다.
메모리 어레이에 추가하여, 판독 기준 및 기입 기준 블럭이 존재한다. 2비트 버스(122)를 사용하여, 열 선택 블럭(108X)은 판독 기준 셀들 중 하나의 선택을 제공하고, 열 선택 블럭(108Y)는 기입 기준 셀들 중 하나의 선택을 제공한다. 어드레스 디코더(110)는 판독과 기입 기준 블럭 양자 모두의 행 선택을 제공한다. 게다가 어드레스 디코더(110)는 메모리 블럭들(112(A,A)-112(M,N))의 행과 열을 선택한다.
판독 기준 어레이 블럭들(112X)은 열 선택 블럭(108X)을 통해 센스 증폭기(114)의 제1 입력에 접속되고 SW1이 위치 2에 있는 경우에 SW1(120)을 통해 PVR 블럭들(106)에 선택적으로 접속된다. 센스 증폭기(114)는 기준 전류(Iref.1)에 대해 판독 기준 어레이 블럭들(112X)의 출력을 비교하도록 접속된다. 센스 증폭기(114)의 출력은 2입력 AND 게이트(118)에 접속된다. AND 게이트(118)는 또한 검증 판독 기준 셀 신호를 수신하도록 접속된다. AND 게이트(118)의 출력은 판독 기준 셀 프로그램 종료 신호이다. 이러한 회로의 부분은 판독 기준 셀들을 원하는 레벨로 프로그래밍하기 위한 설정 단계 동안에 사용된다.
판독 기준 어레이 블럭들(112Y)은 열 선택 블럭(108Y 및 140)을 통해 센스 증폭기(126)의 제1 입력에 접속된다. 센스 증폭기(126)의 제2 입력은 기준 전류(Iref.2)와 판독 기준 열 선택 블럭(138)의 출력 중 하나를 수신하도록 접속된다. SW2(136)는 센스 증폭기(126)로의 입력으로서 위치 1의 (Iref.2)와 위치 2의 (138) 간에 스위칭을 제공한다. 센스 증폭기(126)의 출력은 검증 기입 기준 셀 신호로부터 그것의 다른 입력을 수신하는 2 입력 AND 게이트(128)에 접속된다. 이러한 회로부는 기입 기준 셀을 원하는 레벨로 프로그래밍하는 동안 사용된다. 본 발명에 대한 다음의 설명을 통해, 메모리 셀들의 프로그래밍 또는 기입이 교대로 사용되어 메모리 셀들의 프로그래밍과 같은 동일한 동작을 설명한다. 더우기, 판독, 검증, 및 기입 동작은 메모리 셀들, 판독 기준 셀들, 및 기입 기준 셀들과 관련되어 설명될 것이다. 그러나, 이러한 동작들 중 몇 가지는 명확하게 분리되고 독립적인 동작들이다. 특히, 1) 기입 기준 셀들의 프로그래밍, 2) 판독 기준 셀들의 프로그래밍, 3) 메모리 셀들의 프로그래밍 및 검증, 4) 메모리 셀들의 판독으로 구성된 4개의 동작이 상세히 설명될 것이다.
각각의 메모리, 판독 기준, 및 기입 기준 블럭들은 도 2에 도시된 바와 같은 NAND형 아키텍쳐 내에 접속된 복수의 EEPROM 셀을 포함한다. 본 발명에 따르면, 2비트의 데이타가 EEPROM 트랜지스터 기억 장치 셀들(210(A,A) - 210(D,P)) 각각으로 저장된다. 이를 달성하기 위해, 4개의 특수 게이트 전압 레벨이 사용된다. 메모리 어레이 블럭들(112(A,A) - 112(M,N))의 셀들이 프로그래밍되고 메모리 셀드의 프로그래밍 동안 적절한 기입 기준 셀을 통한 전류에 대해 비교되고 판독 동안에 적절한 판독 기준 셀을 통한 전류에 대해 비교된다. 셀 전류가 기입 기준 셀 전류보다 점차 작아지면, 셀은 프로그래밍된 것으로 간주된다. 다음의 논의에서 보다 명확지는 바와 같이, 메모리, 판독 기준, 또는 기입 기준 셀이 프로그래밍되거나 판독되도록 선택될 때, 선택된 셀은 포화 모드가 되고, 선택되지 않은 나머지 셀들은 선형 모드가 유지된다.
셀들이 프로그래밍될 때 임계 전압은 상승된다. 소거된 셀의 임계 전압은 근사적으로 -2V이다. 본 발명은 네거티브 전압의 발생 또는 사용을 지원하지 않는 반도체 제조 공정에 사용되도록 설계되었기 때문에, 논리 상태 "00"은 0.0V의 게이트 전압을 갖는 셀에 의해 형성되며, 이 때 그 전류는 점차 적절한 기입 기준 셀을 통한 전류보다 작아진다. 본 발명의 양호한 실시예는 게이트 전압으로서 0.7V를 사용하여 논리 상태 "01"을 나타내고, 1.4V의 게이트 전압을 사용하여 논리 상태 "10"을 나타내며, 2.1V의 게이트 전압을 사용하여 논리 상태 "11"을 나타낸다. 본 기술 분야에 숙련된 자에게는 다른 전압 레벨이 유사하게 사용될 수 있다는 것이 명백할 것이다.
다음의 표 1은 4개의 레벨 프로그래밍을 위한 기준 전압에 대응하는 근사적인 전류 레벨을 제공한다. 예를 들어, 셀의 게이트 전압이 0.0V인 "00"의 논리 상태로 프로그래밍된 셀의 판독 동안에, 최대 5㎂이고 최소 4.5㎂의 전류가 셀로 인입된다. 표 2는 16 레벨 프로그래밍, 즉 4비트에 대한 유사한 전류 대 기준 전압 정보를 제공한다.
4개의 특수 전압이 존재하는 2비트의 경우에서, 특수 게이트 전압들은 임의의 종래 회로를 사용하여 칩 상에 생성될 수 있다. 양호한 실시예에서, 내부 밴드갭 전압 발생기는 2.1V를 제공하고 2.1V와 0.0V 사이에 접속된 3개의 등가 직렬 저항은 잔여 전압을 생성한다. 당연히, 4개의 게이트 전압은 외부적으로 메모리 디바이스 칩에 제공될 수 있다.
도 2는 각각의 열에 16개의 EEPROM 셀들을 가진 4개의 열들을 각각 구비한 메모리 블럭, 판독 기준 블럭, 또는 기입 기준 블럭에 대한 구성을 도시하고 있다. 선택 라인 1(200)은 복수의 선택 트랜지스터(202A-D)를 동작시킨다. 비트 라인은 선택 트랜지스터들(202)의 드레인들에 접속되어 트랜지스터들의 한 열 만을 동작시킨다. 복수의 트랜지스터 셀들(210)은 선택 트랜지스터들 각각에 직렬인 그들 각자의 채널들과 접속된다. 양호한 실시예에서는, 16행, 4열 블럭을 이루는 각각의 열 내에 16개의 셀들이 존재한다. 제2 선택 라인(204)이 또한 복수의 제2 선택 트랜지스터(206A-D)를 동작시키기 위해 제공된다. 각각의 선택 트랜지스터들(206) 중 하나는 각각의 열들 및 공통 소스 라인(208)에 접속된다.
각각의 열 내의 각각의 선택 트랜지스터들(202)의 게이트들은 함께 접속된다. 행 내의 트랜지스터 셀들은 공통 게이트들을 구비한다.
본 발명의 NAND 아키텍쳐는 각각의 블럭 내에 직렬인 16개의 트랜지스터들을 사용한다. 앞서 논의된 바와 같이, 종래의 설계에서는, 그룹 내의 다른 15개의 셀들의 임계 전압에 의해 영향을 받는 한 셀을 판독하는 경우에 센스 증폭기에 의해 검출되는 전류에 문제점이 발생한다. 예를 들어, 극단적인 경우에서, 최고 허용 임계 레벨을 가진 그룹 내의 15개의 모든 트랜지스터들에 대해 하나의 임계치를 가지는 셀에 의해 검출된 전류와 최저 허용 임계 레벨을 가진 그룹 내의 15개의 모든 트랜지스터들에 대해 한 단계 높은 임계치를 가진 셀에 의해 검출된 전류를 구별하는 것은 매우 어렵다.
도 1의 회로의 동작은 판독 기준 블럭들(112X)의 프로그래밍, 기입 기준 블럭들(112Y)의 프로그래밍, 메모리 블럭들(112(A,A)-(M,N))의 프로그래밍, 및 메모리 블럭들의 판독인 4개의 기능으로 설명될 수 있다. 블럭 소거 동작은 종래 기술과 동일하다고 가정한다. 메모리 블럭들(112(A,A)-(M,N))이 판독 및 기입 블럭들과 분리되어 소거된다는 것에 유의하여야 한다. 즉, 데이타 블럭들이 표준 동작 동안 소거될 때, 판독 및 기입 기준 블럭들은 소거되지 않는다. 상술한 바와 같이, 판독 기준 블럭들(112X)과 기입 기준 블럭들(112Y)의 프로그래밍은 제품 테스트와 소거 후의 설정 동안에 단지 한 번만 수행된다. 실제로, 판독 및 기입 기준 블럭들(112X 및 112Y)가 시스템 설정을 재초기화하는 것이 필요할 때까지 처음에 프로그래밍된 바대로 유지되는 것은 본 발명의 중요한 특징이다. 이로 인하여, 판독 및 기입 기준 블럭 셀들은 모든 온도 및 전원 편차 하에서 메모리 어레이 블럭 셀들을 트래킹(tracking)하는 것이 필요하다.
1. 프로그래밍 기입 기준 블럭
먼저, 기입 기준 블럭(112Y) 내의 셀들이 근사적으로 -2V로 설정되는 각각의 셀 임계치로 소거된다. 도 1에서, SW2(136)는 센스 증폭기(126)에 입력된 바대로 Iref.2를 선택하는 위치 1에 설정된다. 어드레스 디코더(110)는 프로그래밍을 위해 셀의 제1 행을 선택하도록 설정된다.
2비트 카운터는 논리 상태 "00"로 설정된다. 2비트 버스(122)는 기입 기준 블럭(112Y) 셀의 제1 열을 선택하고 프로그램 검증 시간 동안에 선택된 행뿐만 아니라 프로그램/판독 전압 발생기(130)의 출력에도 0.0V를 제공한다.
프로그래밍 단계로서 언급되는 단계에서, 열 선택 블럭(108Y)과 함께 어드레스 디코더(110)에 의해 선택된 바의 열 및 행 어드레스에 의해 선택된 셀을 프로그래밍하기 위한 시간 동안 적절한 전압이 도 4에 도시된 바와 같이 기입 기준 블럭(112Y) 내의 셀들에 인가된다. 다른 모든 열들은 디스에이블(disable)된다. 다음에, 검증 단계로 언급되는 단계에서, 프로그래밍된 셀을 통한 전류를 판독하도록 적절한 전압이 도 6에 도시된 바와 같이 기입 기준 셀들에 인가된다. 검증 기입 기준 셀 신호가 활성화되고 선택된 셀을 통한 전류는 Iref.2와 비교된다(양호한 실시예에서 ∼2.5㎂ 또는 Iref.1의 1/2).
Iref.2는 조심스럽게 Iref.1보다 덜 선택되지만 한 전압 임계 레벨에서 다른 레벨로의 크로스오버(crossover)를 허용하지 않을 정도는 아니라는 것에 주의한다. 양호한 실시예에서, Iref.1이 5㎂의 전류를 제공하도록 선택되므로 Iref.2는 2.5㎂의 전류를 제공하도록 선택된다. 이러한 전류 마진은 셀 전류 변차에도 불구하고 메모리 셀의 보다 정확한 판독을 가능하게 하며 대응 기입 기준 셀을 사용하여 메모리 셀을 판독하는 데 요구되는 시간을 측정한다. 따라서, 메모리 셀들은 2.5㎂의 전류 레벨에서는 기입 기준 셀들에 대해 프로그래밍되고 5㎂의 전류레벨에서는 판독 기준 셀들에 대해 판독된다. 다시 말해, 메모리 셀은 동일한 셀을 판독하는데 사용되는 기준 전류보다 작은 전류와 관련되어 표로그래밍되며, 저장된 값은 부정확하게 판독되지 않을 것이다. 게다가, 기입 기준 셀들은 기입 기준 셀 전류 레벨과 관련되어 프로그래밍된 메모리 셀들을 구비하는 것은 기입 기준 셀들보다 약간 작은 메모리 셀 전류를 생성하고 기입 기준 셀들은 판독 기준 셀들보다 낮은 전류 레벨로 프로그래밍되므로 메모리 셀 판독에 요구되는 시간은 대응 기입 기준 셀들을 판독하는 데 요구되는 시간보다 작게 되는 것이 보장될 것이다. 메모리 셀들을 판독하는 데 요구되는 시간을 측정하기 위해 기준 셀들을 사용하는 것은 판독을 행하기에 충분한 시간을 보장한다. 메모리 셀은 2.5㎂ 미만으로 프로그래밍되고 대응 기입 기준 셀은 2.5㎂로 프로그래밍되기 때문에 메모리 셀을 판독하는 데 요구되는 시간은 더 작게 될 것이다. 이는 도 7애 도시되어 있으며, 메모리 판독 동작 동안에, 입력 신호(S)로서 또한 언급되는 판독 시간 종료 신호가 대응 기입 기준 셀이 판독되었을 때 하이(high)로 될 것이고, 이는 AND 게이트의 나머지 입력, 즉, 센스 증폭기(706)의 출력이 메모리 셀 판독의 종료에 의해 세트(set)되기 때문에 AND 게이트(710)의 출력을 세트할 것이다.
다른 방식은 판독 및 기입 기준이 아닌 기준 셀들의 단지 한 세트만을 제공하여, 검증 및 판독 동안에 메모리 셀들이 단지 한 세트의 대응 기준 셀들과 비교된다. 이러한 경우에, 마진을 제공하도록 센스 증폭기에서 조정이 이루어진다. 그러나, 이러한 방식은 메모리 셀에서의 편차 트래킹을 저하시킬 것으로 예상된다.
제1 프로그램 단계 후에, 셀 전류는 Iref.2보다 훨씬 높게 되고 프로그래밍 단계들이 반복됨에 따라 셀 전류가 감소된다. 셀 전류가 센스 증폭기(126)와 2입력 AND(128)의 출력을 발생하는 Iref.2보다 약간 작을 때, 선택된 기입 기준 셀의 프로그래밍은 종료된다.
다음에, 2비트 카운터(132)가 논리 상태 "01"로 증가된다. 2비트 버스(122)는 기입 기준 블럭(112Y)의 제2 열을 선택하고 부가적으로 프로그램 검증 시간 동안에 선택된 행에 만이 아니라 프로그램/판독 전압 발생 블럭(130)의 출력 상에도 0.7V를 제공한다. 프로그램 및 검증 단계들은 셀이 0.7V에 대응하는 논리 상태 "01"로 프로그래밍될 때까지 카운터(132)가 상술한 바와 같이 논리 상태 "00"이된 경우와 유사하게 수행된다.
상술한 방식에서, 카운터(132)는 논리 상태 "01"로 증가되고 프로그램 및 검증이 2비트 버스(122)가 기입 기준 셀들의 제3 열을 선택하고 블럭(130)의 출력 상에 1.4V를 선택하는 것을 제외하고는 상술한 설명과 유사하게 다시 수행되고 프로그램 검증 시간 동안에 선택된 행에 수행된다. 기입 기준 셀들의 제4 열이 선택된는 논리 상태 "11"에 대해 동일하게 행해지고 2.1V가 블럭(130)에 의해 선택된 행에 제공된다. 이는 기입 기준 블럭(112Y) 셀들의 제1 행의 프로그래밍을 종료시킨다.
다음에, 어드레스 디코더(110)이 블럭의 제2 행을 선택하도록 설정되고 그 다음에 프로그래밍이 블럭의 제1 행에 대해서와 동일한 방식으로 수행된다. 다음에, 어드레스 디코더(110)는 제3 행을 선택하도록 설정되고 그 행의 프로그래밍은 상기 논의된 바와 같이 계속되며, 다음에 제4 행이 프로그래밍되고, 기입 기준 블럭(112Y) 내의 남아있는 모든 셀들이 프로그래밍될 때까지 제5 행 등이 프로그래밍된다. 하나의 기입 기준 블럭이 모든 메모리 셀들에 대해 사용될 수 있지만, 양호한 실시예에서는, 정확성과 트래킹을 향상시키도록 어레이 전반에 걸쳐 반복하였다.
도 1에 도시된 바와 같이 한 블럭 이상의 기입 기준 블럭들이 존재하여, 112YA와 같은 제1 기입 기준 블럭의 종료 시에, 잔여 기입 기준 블럭들은 모든 기준 블럭들(112YA-M)이 프로그래밍될 때까지 동일한 방식으로 프로그래밍된다.
일단 프로그래밍되면, 기입 기준 셀들은 시스템 동작 동안에는 결코 소거되지 않고 다음에 논의되는 바와 같이 메모리 블럭 어레이(112(A,A)-112(M,N))의 기억 장치 셀들로 데이타를 기입하기 위한 기준 레벨로서 사용된다.
2. 프로그래밍 판독 기준 블럭
판독 기준 블럭들(112X)의 프로그래밍은 상기 논의된 기입 기준 블럭들(112Y)의 프로그래밍과 매우 유사하다. 어드레스 디코더(110)는 프로그래밍된 셀들의 제1 행을 선택하도록 설정된다. 카운터(132)는 처음에 값 "00"으로 설정됨으로써 제1 열을 선택한다. 카운터 출력 "00"은 또한 전압 발생기(130)를 통해 전압 레벨을 선택하며, 그 값은 0.0V를 나타내고 판독 기준 블럭의 선택된 행에 인가된다. 선택되지 않은 셀의 프로그래밍을 방지하기 위하여 도 2의 나머지 비트 라인들과 워드 라인들은 10V에 접속된다.
프로그래밍 펄스는 짧은 시간 동안 도 4에 따른 선택된 판독 기준 셀에 인가되고, 그 후에 도 6에 따란 적절한 전압이 인가되어, 프로그래밍된 셀을 통한 전류를 판독한다. 검증 판독 기준 셀 신호가 활성화되고 셀을 통한 전류는 Iref.1(∼5㎂)와 비교된다. 처음에 셀 전류는 Iref.1보다 훨씬 높다. 프로그래밍 단계들이 반복됨에 따라, 셀 전류는 Iref.1보다 약간 작아질 때까지 감소됨으로써, 센스 증폭기(114)는 하이로 되어 상기 레벨에 대한 기준 셀 프로그램을 표시하는 2입력 AND(118)가 완성된다.
다음에, 2비트 카운터(132)가 논리 상태 "01"로 세트되고 2비트 버스(122)는 판독 기준 블럭(112X)의 제2 열을 선택하며, 0.7V가 전압 발생기(130)의 출력과 프로그램 검증 동안에 선택된 행에 제공된다. 프로그램 및 검증 단계들은 원하는 레벨에 도달할 때까지 상기 논의된 바와 같이 수행된다. 카운터(132)는 그 후에 1.4V를 사용하여 제3 열이 프로그래밍되는 상태 "10"으로 증가되고, 다음에 2.1V를 사용하여 제4 열 셀의 프로그래밍이 행해진다.
판독 기준 셀들 중 한 행의 프로그래밍이 종료된 즉시, 셀들의 다음 행이 동일한 방식으로 프로그래밍되며 커운터(132)는 논리 상태 "00"으로부터 시작되어 상태 "11"로 진행된다. 도 1에 도시된 바와 같이, 한 블럭 이상의 판독 기준 블럭이 존재하여, 112XA와 같은 제1 판독 기준 블럭의 종료 시에, 나머지 판독 기준 블럭들은 모든 기준 블럭들(112XA-M)이 프로그래밍될 때까지 동일한 방식으로 프로그래밍된다.
일단 프로그래밍되면, 판독 기준 셀들은 시스템 동작 동안에는 결코 소거되지 않으며 다음에 논의되는 바와 같이 메모리 블럭 어레이(112(A,A))-112(M,N))의 기억 장치 셀로부터 데이타를 판독하도록 기준 레벨로서 사용된다.
3. 메모리 어레이 블럭의 프로그래밍
처음에, 일단 메모리 셀이 프로그래밍되면, 메모리 셀의 재프로그래밍 이전에 먼저 소거되어야 한다. 프로그래밍 동안에, 기입 기준 셀들이 프로그래밍된 후, 이들은 기준으로서 사용되어 데이타를 메모리 블럭 어레이(112)의 기억 장치 셀로 프로그래밍한다. 양호한 실시예에서, 데이타의 전체 페이지(page)는 순차적으로 I/O 버스(100)로부터 레지스터들(102)로 로딩(loading)된다. PVR(106)의 제어 하에서, I/O 레지스터들 내의 데이타는 다음의 방식으로 열 선택 회로들(108)과 어드레스 디코더(110)에 의해 선택된 셀들로 프로그래밍된다.
프로그래밍된 데이타는 기입 데이타 인(0-K) 신호를 순차적으로 활성화시킴으로써 레지스터들(102) 내에 로딩된다. 어드레스 디코더 블럭(110)은 프로그래밍될 행 및 열들을 선택한다. SW1(120)은 PVR 블럭들(106)으로의 입력으로서 기입 셀들을 선택하도록 위치 1로 설정된다.
RST 신호는 도 7의 모든 프로그램 디스에이블 래치들(700)을 세트하도록 활성화된다. 이는 한 페이지(한 페이지는 모든 메모리 블럭들(112A - 112N)을 가로지르는 한 행과 각각의 메모리 블럭(112(A,A)) - 112(M,N))으로부터의 한 열임) 내의 셀들이 그들의 최종 프로그램 레벨에 상관없이 프로그램 가능하도록 한다.
2비트 카운터는 "00"으로 설정되고 2비트 버스(122)는 판독 및 기입 기준 셀들의 제1 열을 선택하며 블럭(130)의 출력과 프로그램 검증 시간 동안에 선택된 행에 0.0V를 제공한다.
도 8은 I/O 버스, 구동기들(812 및 814), 및 2비트 버스(122)와 연관된 2비트 I/O 레지스터(102)와 비교기(104) 내의 회로를 상세히 도시한 도면이다. 도 7은 PVR 블럭(106)의 상세 회로도이다. 메모리 프로그램 동작 동안에, 데이타의 전체 페이지가 2비트 I/O 레지스터들(102) 내에 저장된다.
도 8에서, 기입 데이타 인 신호가 인에이블됨으로써, I/O 버스 상에 나타난 값은 래치 회로들(804 및 806)로 래치된다. 래치 회로들(804 및 806)의 출력들은 비교기(104)로의 입력으로서 제공된다. 만일 래치된 값이 카운터(132)에 의해 2비트 버스(122) 상에 제공된다면, 도 7의 PVR 회로에 입력으로서 제공된 CMP 신호는 하이가 된다. 모든 2비트 비교기들(104A-104N)은 그들의 대응 2비트 I/O 레지스터의 내용들을 2비트 버스 상의 "00"과 비교한다. 그들으 2비트 I/O 레지스터들 내에 "00"을 가진 모든 비교기들의 CMP 출력은 하이로 될 것이다. 이는 도 7에서의 그들의 대응 3입력 AND(708)를 인에이블시키고, 또한 프로그램 종료(P)를 로(low)로 한다. 만일 2비트 레지스터들(102)중 어떤것도 "00"을 포함하지 않는다면, (P)는 하이로 될 것이고 프로그래밍 레벨은 스킵(skip)된다. 메모리 블럭들(112)의 프로그래밍 동안에, 도 1의 SW1은 위치 1로 되어 도 7의 센스 증폭기(706)으로 입력된 R은 대응 기입 기준 셀로부터 전류를 수신한다. 센스 증폭기(706)는 열 선택 블럭(108A)에 의해 제공된 선택된 메모리 블럭 셀 전류를 나타내는 입력 C 상의 전류를 입력 R 상의 전류와 비교한다.
적당한 전압들이 단 시간 동안 도 4에 따른 행 및 열들에 인가되어 선택된 셀들을 프로그래밍한다(프로그래밍 단계로 칭함). 다른 모든 열들은 디스에이블된다. 적당한 전압들이 도 6에 따른 행 및 열들에 인가되어 단지 프로그래밍된 셀만을 통한 전류를 판독한다(검증 단계로 칭함).
다음에, 도 7의 프로그램 검증 신호가 활성화되고 도 7의 센스 증폭기(706)은 셀 전류를 112Y의 대응 블럭 내의 선택된 기입 기준 셀로부터의 대응 전류와 비교한다. 처음에 셀 전류는 기준 전류보다 훨씬 높다. 프로그래밍 및 검증 단계들을 반복한 후에, 셀들 중 몇몇을 통한 전류는 기준 전류보다 약간 작게 된다. 이러한 셀들에 대해, 만약 그들의 대응 CMP가 하이라면, 센스 증폭기(706)의 출력과 3입력 AND(708)는 하이로 되어 래치(700)를 하이로 설정하고 3입력 NOR(702)를 로(low)로 하여, 풀 다운(pull-down)(P)를 디스에이블하고 2입력 NOR(704)의 출력인 프로그램 디스에이블 신호를 하이로 할 것이다. 이는 대응 열 라인 상에 적당한 전압을 인가시키고(양호한 실시예에서 10V) 추가적인 임의의 프로그래밍으로부터 셀들을 디스에이블시킬 것이다.
프로그래밍 및 검증은 CMP 하이인 모든 셀들이 프로그래밍되어 프로그램 종료 신호(P)가 하이로 될 때까지 상기 방식으로 계속된다. 이는 "00" 레벨의 프로그래밍을 종료시킨다.
다음에, 2비트 카운터(132)가 증가되어 논리 상태 "01"이 되며 2비트 버스(122)는 판독 및 기입 기준 셀들의 제2 열을 선택하고 블럭(130)의 출력과 프로그램 검증 시간 동안에 선택된 행에 0.7V를 제공한다. 모든 2비트 비교기들(104A-104N)은 그들의 대응 2비트 I/O 레지스터의 내용들을 2비트 버스(122) 상의 논리 상태 "01"과 비교한다. 그들의 2비트 I/O 레지스터들 내에 논리 상태 "01"을 가잔 모든 비교기의 CMP 출력은 하이로 될 것이다. 이는 도 7의 대응 3입력 AND(708)을 인에이블하고, 프로그램 종료 신호(P)를 로(low)로 할 것이다.
상기 페이지 내의 모든 셀들은 이전의 프로그래밍 단계 이후에 이미 "00" 부근으로 프로그래밍되어 있다. 프로그램 및 검증 단계들은 2비트 레지스터가 "01"을 포함하는 모든 셀들이 프로그래밍되고 그들의 대응 열들이 디스에이블될 때까지 반복된다.
다음에, 2비트 카운터(132)는 "10"으로 증가된다. 2비트 버스(122)가 판독 및 기입 기준 셀들의 제3 열을 선택하고 블럭(130)의 출력과 프로그램 검증 시간 동안에 선택된 행에 인가되도록 1.4V를 선택한다. 모든 2비트 비교기들(104A - 104N)은 그들의 대응 2비트 I/O 레지스터(102)의 내용들을 2비트 버스 상의 논리 상태 "10"과 비교한다. 그들의 대응 2비트 I/O 레지스터들 내에 "10"을 가진 모든 비교기들의 출력은 하이로 될 것이다. 이는 도 7에서의 대응 3입력 AND 게이트(708)를 인에이블하고 프로그램 종료 신호(P)를 로(low)로 할 것이다. 상기 페이지 내에 남아있는 모든 셀들은 이미 "01" 논리 상태 근방으로 프로그래밍되어 있다. 따라서, 프로그램 및 검증 단계들은 "10"인 그들의 대응 2비트 I/O 레지스터(102)의 모든 셀들이 프로그래밍되고 그들의 대응 열들이 디스에이블될 때까지 반복된다.
그 다음에 2비트 카운터(132)는 "11"로 증가되고 2비트 버스(122)는 판독 및 기입 기준 셀들의 제4 열을 선택하며 또한 블럭(130)의 출력과 프로그램 검증 시간 동안에 선택된 행에 2.1V를 제공한다. 모든 2비트 비교기들(104A - 104N)은 그들의 대응 2비트 I/O 레지스터의 내용들과 2비트 버스 상의 "11"을 비교한다. 그들의 대응 2비트 I/O 레지스터들 내에 "11"을 가진 모든 비교기들의 CMP 출력은 하이로 될 것이다. 이는 도 7에서의 그들의 대응 3입력 AND(708)을 인에이블하고 프로그램 종료 신호(P)를 로(low)로 할 것이다.
상기 페이지 내의 남아있는 모든 셀들은 "10" 레벨 부근으로 프로그래밍된다. 그러므로, 프로그램 및 검증 단계들은 그들의 2비트 레지스터들 내에 "11"을 가진 모든 셀들이 프로그래밍되고 그들의 대응 열이 디스에이블될 때까지 반복된다. 이 때에, 4개의 모든 레벨은 메모리의 한 페이지로 프로그래밍된다. 상기 논의된 단계들은 추가 페이지들을 프로그래밍하도록 반복된다.
4. 메모리 어레이 블럭의 판독
스위치들 SW1(120) 및 SW2(136)가 위치 2로 설정되어 판독 및 기입 기준 블럭들(112)를 선택한다. RST 신호가 활성화되어 도 7의 모든 프로그램 디스에이블 래치들(700)을 리셋(reset)시킨다. 메모리 판독 동작 동안에, 상기 래치들은 원하는 레벨이 검출되고 그들 내에 저장된 후에 I/O 레지스터들의 로딩을 디스에이블하는 데 사용된다. 3입력 NOR 게이트(702)가 하이로 됨으로써 2입력 AND(712)을 인에이블하는 것에 주의한다.
다음에, 행 및 열 어드레스들이 어드레스 디코더(110)에 인가되어 판독될 메모리의 원하는 페이지를 선택한다. 메모리 셀들의 프로그래밍은 논리 상태 "00"에서 시작했으나, 메모리 셀들의 판독은 논리 상태 "11"에서 시작함에 유의한다. 2비트 카운터가 "11"로 설정되고 2비트 버스는 판독 및 기입 기준 셀들의 제4 열을 선택하며 블럭(130)의 출력과 메모리 판독 동안에 선택된 행에 2.1V를 제공한다.
그 후에, 판독 메모리 신호가 활성화되어 로드 신호를 하이로 하고 I/O 레지스터들(102)에 2비트 버스(122) 상에 나타난 값을 로딩한다. 모든 I/O 레지스터들은 "11"을 로딩한다.
선택된 모든 셀들을 통한 전류가 도 7의 센스 증폭기(706)에 의해 대응 판독 기준 셀과 비교된다. 센스 증폭기(126)는 타이밍 동안 선택된 판독 기준 및 기입 기준 셀들을 비교한다. 기입 및 판독 기준 셀들의 판독이 종료되었을 때, 2입력 AND 게이트(116)의 출력은 하이로 되고 판독 시간 종료 신호(S)를 활성화시킨다. 이 때에, 이전에 "11"로 프로그래밍된 모든 셀들의 센스 증폭기(706)은 하이로 되어 2입력 AND 게이트(710)의 출력을 하이로 한다. 이는 로드 신호를 디스에이블하는 래치(700)을 세트시킨다. "11" 값이 아닌 다른 값으로 프로그래밍된 대응 셀들을 가진 다른 모든 래치들은 그들의 로드 신호가 활성화될 것이다.
다음에, 2비트 카운터(132)는 "10"으로 감소되어 전압 레벨 1.4V 아래로 프로그래밍된 셀의 판독을 허용한다. 2비트 버스(122)는 판독 및 기입 기준 셀들의 제3 열을 선택하고 블럭(130)의 출력과 메모리 판독 시간 동안에 선택된 행에 1.4V를 제공한다.
판독 메모리 신호가 다시 활성화되어 로드 신호가 하이로 되고 로드 신호가 2비트 버스(22)로부터 디스에이블되지 않은 레지스터들의 I/O 레지스터들(102)을 로딩한다. 상기 I/O 레지스터들은 "10"이 로딩된다. 선택된 모든 셀들을 통한 전류가 센스 증폭기(706)에 의해 판독 기준 셀과 비교된다. 센스 증폭기(126)는 타이밍 동안과 센싱 시간 후에 선택된 판독 기준 및 기입 기준 셀을 비교하고 2입력 AND 게이트(116)는 하이로 된다. 이는 판독 시간 종료(S)를 활성화시킨다. 이 때에, 이전에 "10"으로 프로그래밍된 모든 셀들의 센스 증폭기(706)는 하이로 되어 2입력 AND(710)는 하이로 될 것이고 이로써 세팅 래치(setting latch)(700)는 로드 신호를 디스에이블한다. "11" 또는 "10"으로 프로그래밍되지 않은 대응 셀들을 가진 다른 모든 래치들은 그들의 로드 신호가 활성화됨에 주의하여야 한다.
다음에, 2비트 카운터(132)는 상태 "01"로 감소되고 2비트 버스(122)는 판독 및 기입 기준 셀들의 제2 열을 선택하고 블럭(130)의 출력과 메모리 판독 시간 동안에 선택된 행에 0.7V를 제공한다. 판독 메모리 신호가 활성화됨으로써 로드 신호가 하이로 되고 로드 신호가 2비트 버스로부터 디스에이블되지 않은 레지스터들에 대한 I/O 레지스터들(102)을 로딩한다. 상기 I/O 레지스터들은 "01"이 로딩된다.
선택된 모든 셀들을 통한 전류가 센스 증폭기(706)에 의해 판독 기준 셀과 비교된다. 센스 증폭기(126)는 타이밍 동안과 센싱 시간 후에 선택된 판독 기준 및 기입 기준 셀들을 통한 전류를 비교하고 2입력 AND 게이트(116)는 하이로 된다. 이는 판독 시간 종료(S) 신호를 활성화시킨다. 이 때에, 이전에 "01"로 프로그래밍된 모든 셀들의 비교기(706)는 하이로 되어 2입력 AND(710)이 하이로 됨으로써 래치(700)를 세팅하고 3입력 NOR 게이트(702)를 로(low)로 하여 로드 신호를 디스에이블한다. "11" 또는 "10" 또는 "01"로 프로그래밍되지 않은 대응 셀들을 가진 모든 다른 래치들은 그들의 로딩 신호를 활성화하는 것에 주의한다.
2비트 카운터(132)는 상태 "00"으로 감소되고 2비트 버스(122)는 판독 및 기입 기준 셀들의 제1 열을 선택하며 전압 발생기(130)의 출력과 메모리 판독 동안에 선택된 행에 0.0V를 제공한다. 판독 메모리 신호가 활성화됨으로써 로드 신호가 하이로 되어 로드 신호가 2비트 버스(122)로부터 디스에이블되지 않은 레지스터들의 I/O 레지스터들을 로딩한다. 이러한 I/O 레지스터들은 "00"이 로딩된다.
각각의 선택된 셀을 통한 전류는 센스 증폭기(706)에 의해 판독 기준 셀과 비교된다. 센스 증폭기(126)는 타이밍 동안과 센싱이 행해진 후에 선택된 판독 및 기입 기준 셀들을 통한 전류를 비교하여, 2입력 AND 게이트(116)의 출력을 하이로 한다. 이는 판독 시간 종료(S) 신호를 활성화시킨다. ★이 때에, 이전에 "00"으로 프로그래밍된 모든 셀들의 센스 증폭기(706)는 하이로 되어 2입력 AND(710)를 하이로 함으로써 래치(700)를 세팅하고 로드 신호를 디스에이블한다.
그러므로, 모든 I/O 레지스터들(102)의 로딩이 그들 각각의 메모리 셀들로부터 종료되고 I/O 레지스터들의 상이한 그룹들에 대한 판독 데이타 아웃 신호가 활성화되어 I/O 버스(100)로의 데이타 전송을 가능하게 한다.
각각의 페이지의 판독 동안에, SW2는 위치2로 토글되어 대응 판독 기준 블럭을 통한 전류가 열 선택 블럭(108X)을 통해 센스 증폭기(126) 중 하나에 제공된다. 센스 증폭기(126)의 다른 입력은 대응 기입 기준 셀이다. 판독 기준 및 기입 기준 셀 비교가 종료되었을 때 하이로 되는 센스 증폭기(126)의 다른 입력은 S입력을 PVR 블럭(106)에 제공한다. 기입 기준 셀 및 판독 기준 셀에 의해 인입된 전류의 비교 결과를 효과적으로 생성된 S입력은 대응 메모리 셀을 판독하는 데 요구되는 최대 시간을 측정한다. 즉, PVR 블럭으로 입력된 S입력이 하이로 되면, 판독 동작 또한 종료되고 그 결과 래치(700)를 세팅시킨다고 가정된다.
판독 및 기입 기준 셀들에 대한 메모리 어레이 블럭들의 프로그래밍 및 검증이 디지탈-아날로그 및 아닐로그-디지탈 변환기를 필요로 하지 않는 것은 본 발명의 중요한 특징이다. 이는 디바이스가 한 세트의 조건 하에서 프로그래밍되고 다른 세트의 조건 하에서 판독되는 경우에 전원과 온도 트래킹을 또한 향상시킨다.
도 3은 소거 단계 동안의 어레이로의 전원 접속을 도시하고 있다. 0.0V가 모든 트랜지스터 셀들의 게이트들에 접속된다. 20V가 소스 라인(208)과 웰에 접속된다. 비트 라인들은 개방된다. 블럭 선택 라인들은 활성화된다.
도 4는 프로그래밍 동작 동안의 어레이로의 전원 접속을 도시하고 있다. 프로그래밍될 셀은 파선으로 둘러싸여 도시되어 있다. 프로그래밍되는 행 내의 모든 셀들에 대한 게이트 전압은 20V이다. 셀들의 다른 모든 행들에 대한 게이트 전압은 10V이다. 프로그래밍되는 셀에 대한 비트 라인은 0V이다. 다른 모든 비트 라인들은 10V에 있다. 소스 라인은 양호한 실시예에서 0.0V인 접지에 접속된다. 블럭 선택 라인들은 프로그래밍 시간 동안에 활성화된다.
도 5는 종래의 비휘발성 2레벨 메모리 어레이의 판독 동안의 어레이로의 전원 접속을 도시하고 있다. 0V 게이트 전압을 가진 판독될 셀을 제외한 모든 셀들은 5V의 게이트 전압을 가진다. 소스 라인은 접지에 접속된다. 블럭 선택 라인들은 활성화된다.
도 6은 본 발명의 어레이의 판독 동안에 어레이로의 전원 접속을 도시하고 있다. 판독되지 않는 모든 셀들에 대한 게이트 전압은 10V로 설정된다. 이는 상기 셀들에 기인하는 매우 낮은 임피던스를 제공하고 직렬 메모리 셀들로 인해 부정적인 전압 손실의 충격으 감소시킨다. 판독될 셀들의 게이트 전압은 4개의 선정된 게이트 전압 레벨들 중 하나로 설정된다. 소스 라인은 접지에 접속된다. 블럭 선택 라인은 활성화된다.
도 7의 PVR 블럭(106)의 보다 상세한 블럭도에서, 래치(700)는 리셋 RST 입력을 포함한다. 프로그램이나 판독 동작 이전에, RST 신호가 래치(700)를 리셋시키도록 인가된다. 래치(700)가 판독이나 프로그램 동작 동안에 세트되면, 래치는 RST 신호가 다음의 판독 또는 프로그램 동작의 시작에서 인가될 때까지 세트를 유지한다.
본 발명은 양호한 실시예에 관해 개시되었다. 본 명세서를 숙독한 후에 본 기술 분야에 숙련된 자에게는 본 발명의 본질 및 범위 내에 있다고 생각되는 개량, 수정, 및 대체를 행할 수 있다는 것은 명백하다.

Claims (31)

  1. 2개 이상의 데이타 비트를 저장하도록 각각 구성된 멀티 레벨(multi-level) 비휘발성 단일 트랜지스터 셀의 메모리 어레이에 있어서,
    (a) 복수의 그룹으로서, 각각의 상기 그룹은 복수의 메모리 셀을 포함하고, 각각의 상기 메모리 셀은 제어 게이트, 플로팅 게이트(floating gate), 및 소스와 드레인 사이에 형성된 채널을 구비하고, 상기 각각의 그룹의 상기 메모리 셀은 그들 각각의 채널과 직렬로 접속되는 복수의 그룹;
    (b) 복수의 선택 트랜지스터로서, 상기 선택 트랜지스터 중 2개는 각각의 상기 그룹을 선택하기 위해 접속되는 복수의 선택 트랜지스터; 및
    (c) 각각의 상기 플로팅 게이트에 소정의 전하를 저장함으로써 상기 메모리 셀 각각을 N개의 게이트 전압 중 하나에 따라 소정의 전류 레벨로 선택적으로 프로그래밍하기 위한 프로그래밍 회로로서, 상기 N개의 임계 전압 각각이 데이타 비트의 소정의 집합을 나타내는 프로그래밍 회로
    를 포함하는 것을 특징으로 하는 메모리 어레이.
  2. 제1항에 있어서,
    (a) 복수의 N개의 판독 기준 셀로서, 상기 N개의 판독 기준 셀은 그룹 내의 각각의 상기 메모리 셀을 위한 것이고, 상기 N개의 판독 기준 셀 각각은 N개의 소정의 기준 전압에 대응하는 복수의 N개의 판독 기준 셀; 및
    (b) 저장된 데이타 비트의 집합을 판정하기 위해 상기 메모리 셀 중 하나를 통과하는 전류와 적절한 상기 N개의 판독 기준 셀 각각을 통과하는 전류를 순차적으로 비교하기 위한 회로
    를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  3. 제1항에 있어서,
    (a) 복수의 N개의 기입 기준 셀로서, 상기 N개의 기입 기준 셀은 그룹 내의 각각의 메모리 셀을 위한 것이고, 상기 N개의 기입 기준 셀 각각은 N개의 소정의 기준 전압에 대응하는 복수의 N개의 기입 기준 셀; 및
    (b) 데이타 비트의 집합을 저장하기 위해 상기 메모리 셀 중 하나를 통과하는 전류와 적절한 상기 N개의 기입 기준 셀 각각을 통과하는 전류를 순차적으로 비교하기 위한 회로
    를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  4. 제3항에 있어서, 상기 순차적으로 비교하기 위한 회로는 상기 메모리 셀의 프로그래밍 종료시 프로그래밍중인 상기 메모리 셀의 추가적인 프로그래밍을 디스에이블시키는 논리부에 또한 접속되는 것을 특징으로 하는 메모리 어레이.
  5. 제2항에 있어서, 판독 열 선택 논리부를 통해 상기 N개의 판독 기준 셀에 접속된 제1 입력과 상기 판독 기준 셀의 프로그래밍 동안에 소정의 판독 전류 기준을 제공하는 제2 입력을 구비한 비교기를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  6. 제5항에 있어서, 상기 비교기는 센스 증폭기를 포함하는 것을 특징으로 하는 메모리 어레이.
  7. 제3항에 있어서, 기입 열 선택 논리부를 통해 상기 N개의 기입 기준 셀에 접속된 제1 입력과, 선택적으로 상기 기입 기준 셀의 프로그래밍 동안에 소정의 기입 전류 기준을 수신하도록 접속되거나 상기 메모리 셀의 판독 동안에 상기 N개의 판독 기준 셀 중 하나에 접속되는 제2 입력을 구비한 비교기를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  8. 제7항에 있어서, 상기 비교기는 센스 증폭기를 포함하는 것을 특징으로 메모리 어레이.
  9. 제2항 또는 3항에 있어서, 상기 메모리 셀, 상기 판독 기준 셀, 및 상기 기입 기준 셀에 접속된 행 선택 논리부를 구비하고, 프로그래밍 또는 판독을 위한 메모리 셀을 선택하기 위해 상기 메모리 셀에 접속된 열 선택 논리부를 더 구비한 어드레스 디코더를 더 포함하며, 선택되는 셀은 판독시 포화 모드로 유지되는 반면, 나머지 셀은 선형 모드로 유지되는 것을 특징으로 하는 메모리 어레이.
  10. 제9항에 있어서, 선택된 메모리 셀을 통과하는 전류를 수신하기 위해 상기 메모리 셀에 접속된 제1 입력과, 선택적으로 메모리 판독 동작 동안에 상기 N개의 대응 판독 기준 셀 중 하나를 통과하는 전류를 수신하거나 메모리 기입 동작 동안에 상기 N개의 대응 기입 기준 셀 중 하나를 통과하는 전류를 수신하도록 접속되는 제2 입력을 구비한 비교 회로를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  11. 제9항에 있어서, 상기 N개의 기준 전압 중 하나를 각각 나타내는 N개의 논리 상태를 순차적으로 제공하기 위해 상기 판독 및 기입 열 선택 논리부에 접속된 카운터를 더 포함하며, 상기 카운터는 상기 메모리, 판독 및 기입 기준 셀 각각의 프로그래밍 동안 논리 상태 0으로부터 카운팅(counting)을 시작하여 논리 상태 N까지 증가하고, 상기 메모리, 판독 및 기입 기준 셀의 판독 동안에 논리 상태 N으로부터 카운팅을 시작하여 논리 상태 0까지 감소하는 것을 특징으로 하는 메모리 어레이.
  12. 제11항에 있어서, 메모리, 판독 기준, 및 기입 기준 프로그램 동작 동안에, 선택된 메모리 셀에 프로그래밍될 2진값과 상기 카운터에 의해 제공된 논리 상태를 비교하여 성공적으로 비교가 행해지면 상기 선택된 메모리 셀의 추가 프로그래밍을 디스에이블시키는 출력을 제공하기 위해 I/O 버스에 접속된 수단을 더 포함하는 것을 특징으로 하는 메모리 어레이.
  13. 제12항에 있어서, 상기 I/O버스와 상기 카운터 사이에 접속된 기억 장치를 더 포함하는 것을 특징으로 하는 메모리 어레이.
  14. 2개 이상의 데이타 비트를 저장하도록 각각 구성된 비휘발성 단일 트랜지스터 셀의 메모리 어레이 상에 멀티 레벨(multi-level)을 프로그래밍하는 방법에 있어서,
    (a) 복수의 그룹을 제공하는 단계로서, 각각의 상기 그룹은 선택 트랜지스터와 복수의 메모리 셀을 포함하고, 각각의 상기 메모리 셀은 제어 게이트, 플로팅 게이트, 및 소스와 드레인 사이에 형성된 채널을 구비하고, 상기 각각의 그룹의 상기 메모리 셀은 그들 각각의 채널과 직렬로 접속되는 복수의 그룹을 제공하는 단계; 및
    (b) 각각의 상기 플로팅 게이트에 소정의 전하를 저장함으로써 N개의 임계 전압 각각이 데이타 비트의 소정의 집합을 나타내는 N개의 게이트 전압 중 하나를 인가함으로써 상기 메모리 셀 각각을 소정의 전류 레벨로 선택적으로 프로그래밍하는 단계
    를 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  15. 제14항에 있어서, 저장된 데이타 비트의 집합을 판정하기 위해 상기 메모리 셀을 통과하는 전류를 상기 N개의 판독 기준 셀 각각을 통과하는 전류와 순차적으로 비교함으로써 상기 메모리 셀을 판독하는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  16. 제15항에 있어서, 상기 대응하는 메모리 셀의 판독과 동시에 N개의 대응하는 기입 및 판독 기준 셀 각각을 판독함으로써 상기 메모리 셀의 상기 판독 시간을 측정함으로써, 충분한 메모리 셀 판독 시간을 제공하는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  17. 제16항에 있어서, 시스템 초기화 동안에 상기 N개의 판독 기준 셀 각각을 소정의 기준 전류 레벨로 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  18. 제17항에 있어서, 시스템 초기화 동안에 상기 N개의 기입 기준 셀 각각을 상기 판독 기준 전류 레벨보다 낮은 소정의 기준 전류 레벨로 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  19. 제15항에 있어서, 상기 프로그래밍 단계 동안 선택된 메모리 셀의 트랜지스터를 포화 모드로 유지하며, 상기 복수의 셀 그룹 중 선택되지 않은 나머지 메모리 셀의 트랜지스터를 선형 모드로 유지하는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  20. 제14항에 있어서, 상기 메모리 셀 중 하나를 통과하는 전류와 상기 N개의 대응하는 기입 기준 셀 중 하나를 통과하는 전류를 순차적으로 비교하여 저장된 데이타 비트의 집합을 상기 메모리 셀에 기입함으로써 상기 메모리 셀을 프로그래밍하는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  21. 제20항에 있어서, 상기 메모리 셀 프로그래밍 단계 동안, 먼저 데이타 비트 "00"를 나타내는 상기 기준 전압 중 하나를 프로그래밍중인 모든 메모리 셀에 인가하고, 다음에 데이타 비트 "01"를 나타내는 상기 기준 전압을 이미 프로그래밍된 메모리 셀을 제외한 모든 메모리 셀에 인가하며, 또한 데이타 비트 "10"를 나타내는 상기 기준 전압을 이미 프로그래밍된 메모리 셀을 제외한 모든 메모리 셀에 인가하고, 최종적으로 데이타 비트 "11"을 나타내는 상기 기준 전압을 논리 상태 "11"로 프로그래밍되도록 선택된 메모리 셀에 인가함으로써, 각각 데이타 비트 "00", "01", "10", 및 "11"을 나타내는 4개의 기준 전압(N=4)을 인가하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  22. 제20항에 있어서, 선택된 셀을 소망의 데이타 비트 상태를 나타내는 기준 전압으로 프로그래밍하는 것이 완료된 후에, 상기 복수의 셀 그룹이 소거된 후까지 상기 선택된 셀의 추가적인 프로그래밍을 디스에이블시키는 단계를 더 포함하는 것을 특징으로 하는 멀티 레벨 프로그래밍 방법.
  23. 멀티 레벨 비휘발성 메모리 시스템에 있어서,
    (a) 복수의 메모리 블럭으로 구성된 메모리 어레이;
    (b) 복수의 판독 기준 블럭;
    (c) 복수의 기입 기준 블럭; 및
    (d) 상기 판독 및 기입 기준 블럭을 사용하여 선택된 상기 메모리 셀 그룹을 프로그래밍하고 판독하는 회로를 포함하며,
    소정의 전류에 도달할 때까지, 소정의 2진값을 나타내는 N개의 게이트 전압 중 하나가 상기 셀의 선택 그룹의 메모리 셀에 인가되며,
    상기 메모리, 판독 기준 및 기입 기준 블럭 각각은 단일 트랜지스터 셀의 적어도 하나의 행 및 열을 구비하고, NAND형 아키텍쳐로 구성된 각각의 셀 열은 2개의 선택 트랜지스터를 구비하고 상기 각각의 셀은 각각의 셀 내에 2개 이상의 정보 데이타 비트를 저장하기 위한 플로팅 게이트를 구비하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  24. 제23항에 있어서, 상기 메모리 셀, 판독 기준 셀, 및 기입 기준 셀에 접속된 행 선택 논리부와 프로그래밍 또는 판독을 위한 메모리 셀을 선택하기 위해 상기 메모리 셀에 접속된 열 선택 논리부를 구비한 어드레스 디코더를 더 포함하며, 상기 선택된 셀은 판독 동안에 포화 모드로 유지되고 나머지 셀은 선형 모드로 유지되는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  25. 제23항에 있어서, 판독 기준 셀의 열을 선택하기 위해 상기 판독 기준 블럭에 접속된 열 선택 논리부를 더 구비하고 기입 기준 셀의 열을 선택하기 위해 상기 기입 기준 블럭에 접속된 열 선택 논리부를 더 구비하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  26. 제23항에 있어서, 각각이 상기 N개의 기준 전압 중 하나를 나타내는 N개의 논리 상태를 순차적으로 제공하기 위해 상기 판독 및 기입 열 선택 논리부에 접속된 카운터를 더 포함하며, 상기 카운터는 상기 메모리, 판독 및 기입 기준 셀 각각의 프로그래밍 동안 논리 상태 0으로부터 카운팅(counting)을 시작하여 논리 상태 N까지 증가하고, 상기 메모리, 판독 및 기입 기준 셀의 판독 동안 논리 상태 N으로부터 카운팅을 시작하여 논리 상태 0까지 감소하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  27. 제26항에 있어서, 메모리 프로그래밍 동작 동안에, 선택된 메모리 셀에 프로그래밍될 2진값과 상기 카운터에 의해 제공된 논리 상태를 비교하여, 성공적으로 비교가 행해지면 상기 선택된 메모리 셀의 추가적인 프로그래밍을 디스에이블시키는 출력을 제공하기 위해 I/O 버스에 접속된 수단을 더 포함하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  28. 제27항에 있어서, 상기 I/O 버스와 상기 비교 수단 사이에 접속된 기억 수단을 더 포함하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  29. 제23항에 있어서, 선택된 메모리 셀을 통과하는 전류를 수신하기 위해 상기 메모리 셀에 접속된 제1 입력과, 선택적으로 메모리 판독 동작 동안에 상기 선택된 메모리 셀에 대응하는 판독 기준 셀을 통과하는 전류를 수신하거나 메모리 기입 동작 동안에 상기 선택된 메모리 셀에 대응하는 기입 기준 셀을 통과하는 전류를 수신하도록 접속되는 제2 입력을 구비한 비교 회로를 더 포함하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  30. 제24항 또는 25항에 있어서, 상기 판독 열 선택 논리부에 접속된 제1 입력과, 시스템 초기화 동안에 상기 판독 기준 블럭의 프로그래밍을 검증하는 경우에 상기 제1 입력과의 비교를 위해 소정의 전류 기준 레벨을 수신하도록 접속된 제2 입력을 구비한 판독 기준 비교기를 더 포함하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
  31. 제24항 또는 25항에 있어서, 상기 기입 열 선택 논리부에 접속된 제1 입력과, 선택적으로 시스템 초기화 동안에 상기 기입 기준 블럭의 프로그래밍을 검증하는 경우에 소정의 전류 기준 레벨을 수신하도록 접속되거나 상기 메모리 어레이의 판독 동안에 상기 판독 열 선택 논리부에 접속되는 제2 입력을 구비한 기입 기준 비교기를 더 포함하는 것을 특징으로 하는 멀티 레벨 비휘발성 메모리 시스템.
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