JPH10232817A

JPH10232817A - 不揮発性記憶装置

Info

Publication number: JPH10232817A
Application number: JP9360737A
Authority: JP
Inventors: Mitsuyuki Kawachi; 満幸河内
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-12-26
Filing date: 1997-12-26
Publication date: 1998-09-02

Abstract

(57)【要約】【課題】ＥＥＰＲＯＭを使ったメモリボードにおい
て、データの書込みに要する時間を短縮できるようなア
ドレス割付け方式を提供する。【解決手段】電気的に書き込み消去可能な複数の不揮
発性メモリセルからなる記憶領域を複数有する不揮発性
記憶装置であって、上記不揮発性メモリセルの少なくと
も一つを指定するアドレスを蓄積する第１のバッファ
と、上記不揮発性メモリセルに書き込まれるデータを蓄
積する第２のバッファと、上記記憶領域を指定するため
の制御信号を蓄積する第３のバッファとを有し、上記第
１のバッファと第３のバッファに蓄積された情報補に従
って、上記第２のバッファに蓄積されたデータを、上記
複数の記憶領域に書き込むようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、データ記憶技術
さらには半導体メモリからなる記憶装置の構成に適用し
て特に有効な技術に関し、例えばマイクロコンピュータ
・システムを構成するメモリボードにおけるアドレス割
付け方式に利用して有効な技術に関する。

【０００２】

【従来の技術】マイクロコンピュータ・システムの主記
憶装置は、例えばアクセス時間の短いＲＡＭ（ランダム
・アクセス・メモリ）によって構成される。しかしなが
ら、ＲＡＭは、揮発性メモリであり、電源が遮断される
とデータを保持できない。そこで、ＲＡＭに貯えられた
保持すべきデータを電源遮断後も保持できるようなシス
テムを構成するため、バッテリによってバックアップさ
れたメモリボード（ＲＡＭボード）が提案されている。

【０００３】バッテリによってバックアップされるメモ
リボードについては、（株）日立製作所が昭和５９年９
月に発行したカタログ「１６ｋビットバイトバッテリバ
ックアップＣＭＯＳメモリボードＨ６８ＣＭ１Ｐ−１
ユザーズマニュアル」に記載されている。

【０００４】

【発明が解決しようとする課題】しかしながら、バッテ
リ・バックアップ型のメモリボードにあっては、ＲＡＭ
の他にバッテリおよび、電源電圧の低下を検出して、Ｒ
ＡＭへのアクセスを禁止する回路等の回路もボード上に
搭載しなければならないため、ボード上へのＲＡＭの実
装密度が低下してしまう。特に、１６ビットや３２ビッ
トのようなマイクロプロセッサが開発され、アドレス空
間が増大するのに伴って記憶容量も増大される傾向にあ
る。しかるに、記憶容量を増大するため使用するＲＡＭ
の数が増加されると、それだけ大型のバックアップ用バ
ッテリが必要になるという問題点がある。

【０００５】そこで、本発明者は、メモリボードを構成
する半導体メモリとして、電源遮断後にバッテリによる
バックアップを必要としない電気的に書込み消去可能な
ＥＥＰＲ０Ｍ（エレクトリカリ・イレイサブル・プログ
ラマブル・リード・オンリ・メモリ）を使用する方法を
考えた。

【０００６】ここで、ＥＥＰＲＯＭはデータの書き込み
１サイクルのため例えば１０ｍｓ程度の比較的長い時間
を要する。そのため、例えばＲＡＭを使ったメモリボー
ドもと同じアドレス割付け方式、すなわち一つのメモリ
へのデータの書込みを行なって、それが終了すると次の
メモリへ移るという方式（第５図参照）に従って、各Ｅ
ＥＰＲＯＭへのデータの書込みを行なって行くと、一デ
ータごとに１０ｍｓの待ち時間が必要になる。その結果
として、極端に書込み時間が長くなってしまうという不
都合がある。

【０００７】この発明の目的は、バッテリによるバック
アップを必要としないで記憶したデータを電源遮断後も
保持できるような半導体メモリを使った記憶装置を提供
することにある。

【０００８】この発明の他の目的は、半導体メモリを使
った記憶装置の実装密度を向上させることにある。

【０００９】この発明のさらに他の目的は、データの書
込みに要する時間を短縮できるようなアドレス割付け方
式を提供することにある。

【００１０】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。

【００１２】すなわち、メモリボードを構成する半導体
メモリとしてＲＡＭの代わりにＥＥＰＲＯＭを使用する
とともに、複数個のＥＥＰＲＯＭに対してバイト単位も
しくはワード（ロングワードを含む）単位で連続してデ
ータを順番に書き込んで行くようなアドレス割付け方式
を採用することにより、記憶したデータを電源遮断後も
バッテリによるバックアップを必要としないで保持で
き、しかもバッテリが不要になった分だけメモリの実装
密度を高くできるとともに、一つのＥＥＰＲＯＭに対す
る書込みを行っている間に次のＥＥＰＲＯＭへの書込み
に移ることができるようにして、データの書込みに要す
る見かけ上の時間を短縮するという上記目的を達成する
ものである。

【００１３】以上のように、本発明では複数のメモリセ
ルと、複数ビットのデータをラッチするラッチ回路を有
する複数の記憶ブロックを有し、記憶ブロックへのデー
タ書き込み時には、複数の記憶ブロックのラッチ回路に
順次データを転送し、ラッチ回路にラッチされたデータ
をメモリセルに書き込む構成であり、データのメモリセ
ルへの書き込み時間がラッチ回路へのデータ転送時間よ
り長く、一つの記憶ブロックのメモリセルへ書きこんで
いる間に、次以降の記憶ブロックのラッチ回路へのデー
タの転送が開始される。

【００１４】メモリセルがＥＥＰＲＯＭのように電気的
に書き込み消去に可能なメモリセルである場合、データ
のメモリセルへの書き込みは普通ミリ秒単位の時間を要
し、一方、ラッチ回路にデータを転送はナノ秒単位の時
間ですむ。

【００１５】そこで、本発明の構成によると、一度上位
装置から複数のブロックのラッチ回路にデータを転送す
れば、後はゆっくりとラッチ回路からメモリセルへデー
タを書き込むことができ、その間上位装置およびバスを
開放することができる。

【００１６】このとき、後に実施例で具体的に説明する
ように、半導体メモリチップ（記憶ブロック）１つあた
りのデータメモリセルへの書込み時間をＸ、半導体メモ
リチップ１つあたりの上記ラッチ回路へのデータの転送
時間をＹ、上記半導体メモリチップの数をＺとしたと
き、（Ｘ＞Ｚ）≧Ｘ＞Ｙの条件を満たすことにすると好
都合である。つまり、複数のメモリチップのすべてのラ
ッチ回路にデータを転送し終わって、最少のメモリチッ
プに戻ったとき、最初のメモリチップのラッチ回路の内
容は既にメモリセルへデータを書き込み済みなので、引
き続きラッチ回路へのデータの転送を継続することがで
きる。

【００１７】ところで、特開昭５８−６２７５２号公報
や、特開昭５７−２５０５２号公報には、複数の記憶領
域にインターリーブ方式によって情報を書き込むものが
開示されているが、本願発明のようなメモりセルとデー
タラッチ回路の使い方を示すものではない。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。

【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００２０】第１図には、６８０００系の１６ビット・
マイクロプロセッサを用いたシステムを構成するメモリ
ボードに本発明を適用した場合の一実施例が示されてい
る。

【００２１】この実施例のメモリボードは、特に制限さ
れないが、ワード単位でアクセス可能にされた１６個も
しくは１６組のＥＥＰＲＯＭｍ₁〜ｍ₁₆が搭載され、２
５６ｋバイト（１２８ｋワード）の記憶容量を持つよう
にされる。市販されている８ビットの構成の６４ｋビッ
ト容量を持つＥＥＰＲＯＭを使用した場合、第４図に示
すように各々２つずつ組にして上記ＥＥＰＲＯＭｍ₁〜
ｍ₁₆を構成すればよい。

【００２２】その場合、組をなす２つのＥＥＰＲＯＭの
一方には一ワードのデータの下位８ビットＤ₀〜Ｄ₇を、
また他方には上位８ビットＤ₈〜Ｄ₁₅を供給し、その他
の信号は全く共通に印加させるように接続を行なえばよ
い。

【００２３】上記ＥＥＰＲＯＭｍ₁〜ｍ₁₆は、内部アド
レスバスＡ−ＢＵＳおよび内部データバスＤ−ＢＵＳを
介して、アドレスバッファＡＢＦおよびデータバスバッ
ファＤＢＦに接続されてる。ボード上のアドレスバッフ
ァＡＢＦおよびデータバスバッファＤＢＦは、システム
バスＳ−ＢＵＳを介して、ＣＰＵ（マイクロプロセッ
サ）が搭載されたマスタボード（以下ＣＰＵボードと称
する）に接続され、ＣＰＵの駆動能力を補完する。

【００２４】システムバスＳ−ＢＵＳ上から上記アドレ
スバッファＡＢＦに取り込まれたアドレス信号Ａ₁〜Ａ
₂₃のうちＡ₅〜Ａ₁₇の１３ビットが、上記ＥＥＰＲＯＭ
ｍ₁〜ｍ₁₆に供給される。これによって、ワード単位で
のデータの読み出し、書込みが行われる。

【００２５】アドレスバッファＡＢＦに取り込まれたア
ドレス信号Ａ₁〜Ａ₂₃のうちＡ₁〜Ａ₉およびＡ₁₈〜Ａ₂₃
が選択回路としてのデコーダ回路ＤＥＣに供給される。
これをデコードすることにより、上記ＥＥＰＲＯＭｍ₁
〜ｍ₁₆のうち一つを選択するための選択信号ＣＳ₁〜Ｃ
Ｓ₁₆が形成される。特に制限されないが、デコーダ回路
ＤＥＣ内には後に詳しく説明するように、このメモリボ
ードに与えられたアドレス空間の先頭アドレスを任意に
設定することができるアドレス設定回路が設けられてい
る。

【００２６】上記デコーダ回路ＤＥＣには、メモリボー
ドのアクセス時にＣＰＵボードから上記システムバスＳ
−ＢＵＳに出力され、制御信号バッファＣＢＦに取り込
まれた上位データストローブ信号ＵＤＳ、下位デーチタ
ストローブ信号ＬＤＳおよび制御信号／ＩＡＣＫや／Ｉ
ＯＥＮが供給される。これによって、これらの制御信号
と上記アドレス信号Ａ₁〜Ａ₉およびＡ₁₈〜Ａ₂₃とに基づ
いて上記選択信号ＣＳ₁〜ＣＳ₁₆が形成される。

【００２７】上記制御信号ＩＡＣＫは、ＣＰＵから出力
される現在実行中のモードとサイクルのタイプを示す３
ビットのファンクションコードをＣＰＵボード上におい
てデコードすることにより形成された信号である。制御
信号／ＩＯＥＮは、メモリに対するアクセスか、Ｉ／Ｏ
に対するアクセスかを区別するための信号で、ＣＰＵボ
ード上でアドレス信号をデコードすることにより発生さ
れる。

【００２８】なお、制御信号バッファＣＢＦには、この
他にＣＰＵボードからシステムバスＳ−ＢＵＳ上に出力
される１６ＭＨｚにようなクロック信号ＣＬＫやリード
・ライト制御信号Ｒ／Ｗが取り込まれるようにされてい
る。

【００２９】制御信号バッファＣＢＦに取り込まれたク
ロック信号ＣＬＫは、分周回路ＤＶＤに供給されて分周
され、例えば６２５μｓのような周期のクロック信号φ
ｃが形成される。

【００３０】上記デコーダ回路ＤＥＣにおいて形成され
た選択信号ＣＳ₁〜ＣＳ₁₆は、上記各ＥＥＰＲＯＭｍ₁〜
ｍ₁₆に対応して設けられたリード・ライトコントロール
回路ＣＮＴ₁〜ＣＮＴ₁₆にそれぞれ供給される。リード
・ライトコントロール回路ＣＮＴ₁〜ＣＮＴ₁₆は、選択
信号ＣＳｎ（ｎ＝１〜１６）およびシステムバスＳ−Ｂ
ＵＳから制御信号バッファＣＢＦに取り込まれたリード
・ライト制御信号Ｒ／Ｗとクロック信号φｃに基づい
て、各ＥＥＰＲＯＭｍ₁〜ｍ₁₆に対応するライトイネー
ブル信号／ＷＥｎやチップイネーブル信号／ＣＥｎおよ
び出力イネーブル／ＯＥｎを形成し出力する。ＥＥＰＲ
ＯＭｍ₁〜ｍ₁₆は、これらの制御信号／ＷＥｎ，／ＣＥ
ｎ，／ＯＥｎおよびアドレス信号Ａ₅〜Ａ₁₇の供給を受
けてアクセスされる。ライトイネーブル信号／ＷＥｎが
ハイレベルの場合、対応する番地に記憶されている１６
ビットのデータが読み出されてデータバスバッファＤＢ
Ｆに供給され、システムバスＳ−ＢＵＳ上に出力され
る。一方、ライトイネーブル信号／ＷＥｎがロウレベル
の場合、そのときシステムバスＳ−ＢＵＳからデータバ
スバッファＤＢＦに取り込まれた１６ビットのデータが
ＥＥＰＲＯＭｍ₁〜ｍ₁₆内の対応する番地に書き込まれ
る。

【００３１】しかして、この実施例では、各ＥＥＰＲＯ
Ｍｍ₁〜ｍ₁₆に対して、第６図（Ａ）に示すような方式
でアドレスが割り付けられている。

【００３２】すなわち、ＡＳ₁〜ＡＳ₁₆をそれぞれ上記
ＥＥＰＲＯＭｍ₁〜ｍ₁₆のアドレス空間とすると、ＥＥ
ＰＲＯＭｍ₁の先頭アドレスには１番目のワード１が格
納され、ＥＥＰＲＯＭｍ₂の先頭アドレスには２番目の
ワード２が格納される。このようにして、ＥＥＰＲＯＭ
ｍ₁₆に１６番目のワード１６が搭載されると、１７番目
のワード１７は再びＥＥＰＲＯＭｍ₁に戻って、ＥＥＰ
ＲＯＭｍ₁の第２アドレスに格納される。以後、最初の
１６個のワード１〜１６と同じようにして、次の１６個
のワード１７〜３２がＥＥＰＲＯＭｍ₁〜ｍ₁₆に順番に
格納されて行くようにアドレスの割付けが行なわれてい
る。

【００３３】しかも、この実施例では、ＥＥＰＲＯＭｍ
₁〜ｍ₁₆として、例えば（株）日立製作所製ＨＮ５８０
６４Ｐ−２５のようなアドレスおよびデータのラッチ機
能を有するＥＥＰＲＯＭが使用されている。

【００３４】このような、ラッチ機能付ＥＥＰＲＯＭで
は、各ＥＥＰＲＯＭｍ₁〜ｍ₁₆をアクセスに行ったと
き、アドレス信号やデータ信号を２００ｎｓ程度保持し
てやればよい。ただし、１つのデータ（８ビット）の書
込み所要時間は１０ｍｓである。

【００３５】従って、各ＥＥＰＲＯＭｍ₁〜ｍ₁₆に１ワ
ードのデータを書き込むのに１０ｍｓ程度要する。つま
り、ライトイネーブル信号／ＷＥは、１０ｍｓ程度ロウ
レベルに保持する必要がある。ところが、上記実施例で
は２００ｎｓ以上経過したら次のＥＥＰＲＯＭのアクセ
スに移るようにされる。

【００３６】そのため、ＥＥＰＲＯＭｍ₁から書込みを
始めて、ｍ₂，ｍ₃，‥‥と進み再びＥＥＰＲＯＭｍ₁に
戻ったとき、最初のアクセスのときから１０ｍｓ経過し
ていればよい。

【００３７】その結果、上記実施例では、１０ｍｓの間
にＥＥＰＲＯＭｍ₁〜ｍ₁₆のすべてに対し、余裕をもっ
て各データを書き込むことができる。これによって、第
５図に示すようなＲＡＭボードと同じアドレス割付け方
式に従ったアクセスによってＥＥＰＲＯＭにデータを書
き込んで行く方法に比べて、上記実施例では１６倍のス
ピードでデータの書込みを行うことができるようにな
る。

【００３８】メモリボード上のＥＥＰＲＯＭの数は、１
６個に限定されるものでなく１７個以上（２ⁿ個毎の
値）であってもよい。また、上記のようなメモリボード
を複数個用意し、一つのボード上のＥＥＰＲＯＭ全部に
対する書込みが一巡してから次のメモリボードへ移行す
るようにすれば、更に全データの書込みに要する時間が
短縮される。第６図（Ｂ）にメモリボードを２枚にした
場合のアドレス割付け方式を示す。

【００３９】なお、メモリボード上には、電源投入時に
リセット信号を発生するパワーオンリセット回路ＰＯＲ
が設けられている。ここで発生されたリセット信号ＲＳ
は、上記リード・ライトコントロール回路ＣＮＴ₁〜Ｃ
ＮＴ₁₆に供給され、内部のカウンタやラッチ回路がリセ
ットされるようにされている。

【００４０】第２図には、上記実施例におけるデコーダ
回路ＤＥＣの一構成例が示されている。特に制限されな
いが、ここには上記実施例のようなメモリボードを最高
３２枚まで使用しても、第６図に示すアドレス割付け方
式と同じような割付け方式で各ＥＥＰＲＯＭをアクセス
する選択信号ＣＳ₁〜ＣＳ₁₆を自動的に形成できるよう
にされたものが示されている。

【００４１】そのため、この実施例のデコーダ回路ＤＥ
Ｃには、各メモリボードの容量２５６ｋバイト（１２８
ｋワード）に対応して、各メモリボードのアドレス空間
を２５６ｋバイト単位で設定するアドレス設定手段１が
設けられている。このアドレス設定手段１は、アドレス
の上位６ビットすなわちＡ₁₈〜Ａ₂₃に対応された６個の
スイッチ群からなるディップスイッチのようなスイッチ
アレイ１ａと、プルアップ抵抗Ｒ₁〜Ｒ₆およびアドレス
Ａ₁₈〜Ａ₂₃に対応した６個イクスクルーシブＯＲゲート
Ｇ₁〜Ｇ₆とにより構成されている。

【００４２】上記スイッチアレイ１ａ内の各スイッチＳ
Ｗ₁〜ＳＷ₆の一方の端子は、接地点に共通に接続され、
他方の端子はそれぞれプルアップ抵抗Ｒ₁〜Ｒ₆を介して
電源電圧Ｖｃｃに接続されている。

【００４３】各スイッチＳＷ₁〜ＳＷ₆を導通状態にセッ
トすると、対応するイクスクルーシブＯＲゲートＧ₁〜
Ｇ₆の一方の入力端子が“０”レベル（接地電位）に固
定される。そのため、イクスクルーシブＯＲゲートＧ₁
〜Ｇ₆は、他方の入力端子の入力されたアドレスＡ₁₈〜
Ａ₂₃をそのまま次段のＮＡＮＤゲートＧ₁₁〜Ｇ₁₅および
インバータＧ₁₆に供給する。

【００４４】一方、各スイッチＳＷ₁〜ＳＷ₆を非導通状
態にセットすると、対応するイクスクルーシブＯＲゲー
トＧ₁〜Ｇ₆の一方の入力端子が“１”レベル（電源電圧
Ｖｃｃ）に固定される。そのため、イクスクルーシブＯ
ＲゲートＧ₁〜Ｇ₆は、インバータとして動作し、アドレ
ス信号Ａ₁₈〜Ａ₂₃を反転してＮＡＮＤゲートＧ₁₁〜Ｇ₁₅
およびインバータＧ₁₆に供給する。入って来たアドレス
信号のうちＡ₁₈〜Ａ₂₃が、スイッチアレイ１ａの設定状
態に一致したときにすべてのイクスクルーシブＯＲゲー
トＧ₁〜Ｇ₆の出力がロウレベルになる。つまり、ゲート
Ｇ₁〜Ｇ₆は一種のアドレス比較回路を構成している。

【００４５】これによって、各メモリボードごとにスイ
ッチアレイ１ａの設定状態を変えておくことにより、同
一のアドレス信号Ａ₁₈〜Ａ₂₃がＣＰＵボードから各メモ
リボードに共通に供給されても、各メモリボードに割り
当てられたメモリ空間がアクセスされた場合にのみ、そ
のボード上のデコーダ回路ＤＥＣが動作される。

【００４６】例えば、スイッチＳＷ₁〜ＳＷ₆をすべて導
通状態に設定してやると、そのボードのアドレス空間は
１６進数で“００００００”〜“０３ＦＦＦＦ”の２５
６ｋバイトにされる。また、上記スイッチＳＷ₂〜ＳＷ₆
の５つを導通状態に設定してやると、そのボードのアド
レス空間は“０４００００”〜“０７ＦＦＦＦ”にされ
る。ただし、後述のボード切換手段２の作用によって、
複数枚のボードを使用する場合にも、スイッチアレイ１
ａで設定するアドレスは同一にすることができる。

【００４７】デコーダ回路ＤＥＣ内には、１枚〜３２枚
の間で２ⁿ（ｎ＝０，１，‥‥６）枚のメモリボードに
よって記憶装置を構成し、しかもいずれの場合にも上述
したようなアドレス割付け方式によるアクセスを可能に
するため、ボード切換手段２が設けられている。このボ
ード切換手段２は、ボードの最高枚数３２に対応して５
個のスイッチＳＷ₂₁〜ＳＷ₂₅からなるスイッチアレイ２
ａと、これに接続されたプルアップ抵抗Ｒ₂₁〜Ｒ₂₅およ
び各々５個ずつのＮＡＮＤゲートＧ₁₁〜Ｇ₁₅とＯＲゲー
トＧ₂₁〜Ｇ₂₅とからなる。そして、スイッチＳＷ₂₁〜Ｓ
Ｗ₂₅による設定信号が対応するゲートＧ₁₁；Ｇ₂₁〜
Ｇ₁₅；Ｇ₂₅の一方の入力端子に印加されている。

【００４８】従って、例えば使用するボードが１枚の場
合には、スイッチＳＷ₂₁〜ＳＷ₂₅をすべて非導通状態に
設定してやる。すると、ＯＲゲートＧ₂₁〜Ｇ₂₅の一方の
入力端子はすべて“１”レベルにされ、結局出力信号が
すべて“１”レベルに固定される。これによって、後述
のアドレス変換部３からの信号がすべて無効にされる。
しかして、このときスイッチアレイ２ａから供給される
“１”レベルの信号によってＮＡＮＤゲートＧ₁₁〜Ｇ₁₅
は、すべてインバータとして動作される。その結果、Ｎ
ＡＮＤゲートＧ₁₁〜Ｇ₁₅が、アドレス比較を行なう上記
イクスクルーシブＯＲゲートＧ₁〜Ｇ₆の出力を反転し
て、次段の多入力ＮＡＮＤゲートＧ₄₀に供給する。

【００４９】使用ボードが１枚の場合、前述したよう
に、ボード切換手段２内のＯＲゲートＧ₂₁〜Ｇ₂₅の出力
はすべて“１”にされる。また、デコーダ回路に入って
来たアドレス信号のうちＡ₁₈〜Ａ₂₃が、アドレス設定手
段１に設定されたアドレスに一致した場合にのみ、イク
スクルーシブＯＲゲートＧ₁〜Ｇ₆の出力がすべてロウレ
ベルにされる。

【００５０】その結果、このメモリボードに割り付けら
れたアドレス空間をアクセスした場合にのみＮＡＮＤゲ
ートＧ₄₀の入力信号がすべてハイレベルにされて、出力
がロウレベルに変化し、このＮＡＮＤゲートＧ₄₀の出力
によってＬＳＩ５４のような４ビットのデコーダＡＤが
アクティブにされる。

【００５１】このデコーダＡＤには、ボード上のＥＥＰ
ＲＯＭの個数「１６」に対応してアドレス信号Ａ₁〜Ａ
₂₃のうちＡ₁〜Ａ₄の４ビットが入力されている。そのた
め、ボードが１枚の場合には、アドレスＡ₁〜Ａ₄のみに
基づいて、ボード上のＥＥＰＲＯＭｍ₁〜ｍ₁₆のうち一
つを選択する選択信号ＣＳ₁〜ＣＳ₁₅がデコーダＡＤに
おいて形成されて、後段のリード・ライトコントロール
回路ＣＮＴ₁〜ＣＮＴ₁₆に供給される。

【００５２】一方、使用するボードが２枚の場合、スイ
ッチアレイ２ａ内の第１のスイッチＳＷ₂₁を導通させ
る。すると、そのスイッチＳＷ₂₁に接続されたＮＡＮＤ
ゲートＧ₁₁とＯＲゲートＧ₂₁の一方の入力端子が“０”
レベルに固定される。

【００５３】そのため、ＮＡＮＤゲートＧ₁₁の出力はハ
イレベルに固定され、前段のイクスクルーシブＯＲゲー
トＧ₁の出力信号を無効にする。また、ＯＲゲートＧ₂₁
は前段のアドレス変換部３からの出力信号をそのまま多
入力ＮＡＮＤゲートＧ₄₀に伝えるようになる。

【００５４】しかるに、アドレス変換部３は、スイッチ
ＳＷ₃₁〜ＳＷ₃₅からなるスイッチアレイ３ａと、これに
接続されたプルアップ抵抗Ｒ₃₁〜Ｒ₃₅と、アドレス信号
Ａ₁〜Ａ₂₃のうちＡ₅〜Ａ₉が接続された５つのイクスク
ルーシブＯＲゲートＧ₃₁〜Ｇ₃₅とにより構成されてい
る。ゲートＧ₃₁〜Ｇ₃₅の数は、ゲートＧ₂₁〜Ｇ₂₅と同様
に、ボードの最高使用枚数「３２」に対応して決められ
ている。

【００５５】このアドレス変換部３内のスイッチアレイ
３ａは、上記ボード切換手段２内のスイッチアレイ３ａ
に対応したスイッチが選択的に導通または非導通状態に
される。

【００５６】すなわち、ボード使用枚数が２枚の場合に
ついて説明すると、スイッチアレイ２ａで導通設定され
たスイッチＳＷ₂₁に対応して、スイッチアレイ３ａでは
２枚のボード上のスイッチＳＷ₃₁のいずれか一方を導通
状態に設定し、他方は非導通のままにしておく。する
と、非導通のスイッチＳＷ₃₁に接続されたイクスクルー
シブＯＲゲートＧ₃₁は、他方の入力端子に入って来たア
ドレスＡ₅を反転して後段のＯＲゲートＧ₂₁に供給す
る。これに対し、他のボード上の導通状態にされたスイ
ッチＳＷ₃₁に接続されたイクスクルーシブＯＲゲートＧ
₃₁は、入力信号アドレスＡ₅をそのまま次段のＯＲゲー
トＧ₂₁に供給する。

【００５７】その結果、２つのボードのアドレス空間が
アクセスされてボード切換手段２内のＮＡＮＤゲートＧ
₁₂〜Ｇ₁₅の出力がハイレベルにされたとき、２つのボー
ド上のＮＡＮＤゲートＧ₄₀は、上記イクスクルーシブＯ
ＲゲートＧ₃₁の出力信号によっていずれか一方、すなわ
ち相補的にその出力がロウレベルにされる。

【００５８】なお、上記実施例では、多入力ＮＡＮＤゲ
ートＧ₄₀に、ゲートＧ₁₁〜Ｇ₁₆およびＧ₂₁〜Ｇ₂₅の出力
信号の他、制御信号ＵＤＳ，ＬＤＳ，／ＩＡＣＫ，／Ｉ
ＯＥＮが入力されており、それらの信号がすべてハイレ
ベルになったときに出力がロウレベルになる。

【００５９】これによって、２つのボード上の各デコー
ダＡＤに同一のアドレスＡ₁〜Ａ₄が供給されていてもア
ドレスＡ₅に応じていずれか一方のデコーダのみがアク
ティブにされて、選択信号ＣＳ₁〜ＣＳ₁₆のうちＡ₁〜Ａ
₄に対応する一つがロウレベルにされ１つのＥＥＰＲＯ
Ｍが選択される。

【００６０】なお、使用するボードが４枚のときは、ス
イッチアレイ２ａと３ａの２つのスイッチＳＷ₂₁，ＳＷ
₂₂およびＳＷ₃₁，ＳＷ₃₂を使って同様の設定を行なう。
さらに、ボード枚数が８枚のときは、スイッチＳＷ₂₁〜
ＳＷ₂₃およびＳＷ₃₁〜ＳＷ₃₃を使って、また、ボード枚
数が１６枚のときは、スイッチＳＷ₂₁〜ＳＷ₂₄およびＳ
Ｗ₃₁〜ＳＷ₃₄を使って設定を行えばよい。

【００６１】一例として、ボードを４枚使い先頭アドレ
スを“Ａ０００００”とした場合の各スイッチアレイの
設定の仕方を第１表〜第３表に示す。ただし、ここで
「○」は導通状態を示し、「×」は非導通状態、「△」
は先頭アドレスにこだわらなければいずれでもよいこと
を示す。また、表１および表２は、各ボードに共通の設
定状態を示す。

【００６２】

【表１】

【００６３】

【表２】

【００６４】

【表３】上記のように各スイッチアレイ１ａ〜３ａを設定してお
くと、各メモリボードに共通にアドレス信号Ａ₁〜Ａ₂₃
が供給されたとき、デコーダ回路特にアドレス変換部３
およびボード切換部２の作用によって、第６図（Ｂ）に
示したのと同じようなアドレス割付け方式に従って自動
的に選択信号ＣＳ₁〜ＣＳ₁₆が形成されて各ＥＥＰＲＯ
Ｍｍ₁〜ｍ₁₆のアクセスが行なわれて行く。

【００６５】その結果、最初のワード１をＥＥＰＲＯＭ
ｍ₁に書き込みを始めて１０ｍｓ経過する前に、次のワ
ード２，３，‥‥がＥＥＰＲＯＭｍ₂，ｍ₃，‥‥に次々
と書き込まれて行くようになり、全データの書込みに要
する時間が第５図に示す方式に比べて大幅（６４分の
１）に短縮される。

【００６６】次に、第３図には、上記デコーダ回路ＤＥ
Ｃから供給される選択信号ＣＳｎおよびリード・ライト
制御信号Ｒ／Ｗ等に基づいて、各ＥＥＰＲＯＭｍｎに対
する制御信号／ＷＥｎ，／ＣＥｎ，／ＯＥｎを形成する
リード・ライトコントロール回路ＣＮＴｎの具体的な回
路構成の一例が示されている。

【００６７】このリード・ライトコントロール回路ＣＮ
Ｔｎは、カウンタＣＯＵＮＴとラッチ回路ＬＴＨとを有
している。カウンタＣＯＵＮＴは、前記分周回路ＤＶＤ
から供給される６２５μｓのようなクロック信号φｃを
計数することにより、約１０ｍｓに１回ずつワンショッ
トのキャリー信号ＣＲＹを出力するように構成されてい
る。

【００６８】カウンタＣＯＵＮＴから出力されたキャリ
ー信号ＣＲＹは、ＮＯＲゲートＧ₅₁を介して遅延型フリ
ップフロップ等からなるラッチ回路ＬＴＨのセット端子
に供給されている。

【００６９】ラッチ回路ＬＴＨは、カウンタＣＯＵＮＴ
からキャリーＣＲＹが入って来る度にセット状態にされ
る。そして、インバータＧ₅₂を介してクロック端子に入
力されている前記デコーダ回路ＤＥＣからの選択信号Ｃ
Ｓｎの立下がりに同期して、そのときデータ端子に入力
されているリード・ライト制御信号Ｒ／Ｗを取り込んで
保持する。また、ラッチ回路ＬＴＨの出力Ｑがロード信
号として上記カウンタＣＯＵＮＴに供給されるようにな
っている。

【００７０】従って、データ書込み時にリード・ライト
制御信号Ｒ／Ｗがハイレベルからロウレベルに変化さ
れ、続いて選択信号ＣＳｎがハイレベルからロウレベル
に変化されると、選択信号ＣＳｎの立下がりに同期して
リード・ライト制御信号Ｒ／Ｗのロウレベルがラッチ回
路ＬＴＨに取り込まれる。すると、ラッチ回路ＬＴＨの
出力Ｑがハイレベルからロウレベルに変化し、出力Ｑが
ロウレベルからハイレベルに変化される。

【００７１】この出力／Ｑによって、Ｒ／Ｗがロウレベ
ルの場合にのみ上記カウンタＣＯＵＮＴに「０」がロー
ドされて計数を開始し、約１０ｍｓ経過するとキャリー
信号ＣＲＹが出力される。このキャリー信号ＣＲＹによ
ってラッチ回路ＬＴＨがセットされて出力Ｑがハイレベ
ルに変化される。つまり、ラッチ回路ＬＴＨの出力の出
力Ｑは、約１０ｍｓ間ロウレベルに保持される。この実
施例では、この出力Ｑが、対応するＥＥＰＲＯＭへライ
トイネーブル信号ＷＥｎとして供給され、１０ｍｓの書
込み所要時間を保持する。ラッチ回路ＬＴＨに取り込ま
れたリード・ライト制御信号Ｒ／Ｗがハイレベルのとき
は、カウンタは動作しない。

【００７２】また、ラッチ回路ＬＴＨの出力Ｑは、上記
リード・ライト制御信号Ｒ／Ｗとともに、ＮＡＮＤゲー
トＧ₅₃に入力されており、出力Ｑとリード・ライト制御
信号Ｒ／ＷがともにハイレベルのときにのみＮＡＮＤゲ
ートＧ₅₃の出力がロウレベルに変化される。このＮＡＮ
ＤゲートＧ₅₃の出力が対応するＥＥＰＲＯＭへアウトイ
ネーブル信号ＯＥｎとして供給される。これによって、
アウトイネーブル信号ＯＥｎはデータ書込み時にハイレ
ベル、また読出し時にロウレベルにされる。

【００７３】一方、上記選択信号ＣＳｎは、そのまま対
応するＥＥＰＲＯＭへチップイネーブル信号ＣＥｎとし
て供給される。なお、上記ラッチ回路ＬＴＨのセット端
子には、ＮＯＲゲートＧ₅₁を介してパワーオンリセット
回路ＰＯＲからのリセット信号ＲＳが入力されており、
電源投入時にセット状態にされるようになっている。以
上本発明の一実施例について説明したが、デコーダ回路
ＤＥＣやリード・ライトコントロール回路ＣＮＴは、実
施例の構成に限定されるものでなく種々の変形例が考え
られる。

【００７４】また、前記実施例のメモリボード上に、各
ＥＥＰＲＯＭｍ₁〜ｍ₁₆が書込み中であるか否かを示す
フラグを設けるようにしてもよい。このフラグをＣＰＵ
がＥＥＰＲＯＭの書込みに行く前に読み込むことにより
書込み可能であるか否か知ることができる。このような
フラグがないと、ＣＰＵが書込みに行なったＥＥＰＲＯ
Ｍが既に書込み中であった場合、ＣＰＵが持たされる
（最大１０ｍｓ）ことがあるが、フラグを設けることに
より、このようなＣＰＵの待機状態を回避することがで
きる。上記フラグは、例えばＣＰＵボードから出力され
る前記制御信号ＩＯＥＮを用いて読み出すようにすれば
よい。

【００７５】さらに、上記メモリボードは、そのボード
上にパリティ生成チェック回路を含むような構成にする
ことも可能である。

【００７６】以上発明者によってなされた発明を実施例
に基づき具体的に説明したが、本発明は上記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、上記
実施例ではメモリボードを構成するＥＥＰＲＯＭとして
アドレス信号とデータ信号をラッチするラッチ回路を内
蔵したものを使用した場合について説明したが、アドレ
ス信号やデータ信号をラッチする回路を外付け回路で構
成してやるようにすれば、そのようなラッチ回路を内蔵
しないＥＥＰＲＯＭを使用することも可能である。

【００７７】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータ・システムを構成するメモリボードに適
用したものについて説明したが、この発明はそれに限定
されるものでなく、電源遮断後に保管したいデータを有
するシステム一般に利用することができる。

【００７８】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。（１）メモリボードを構成する半導体メモリとしてＲＡ
Ｍの代わりにＥＥＰＲＯＭを使用するようにしたので、
記憶したデータをバッテリによるバックアップを必要と
しないで電源遮断後も保持できる。また、これによって
記憶装置の実装密度を向上させることができる。（２）メモリボードを構成する半導体メモリとしてＲＡ
Ｍの代わりにＥＥＰＲＯＭを使用するとともに、複数個
のＥＥＰＲＯＭに対してバイト単位もしくはワード単位
で連続してデータを順番に書き込んで行くようなアドレ
ス割付け方式を採用したので、一つのＥＥＰＲＯＭに対
する書込みを行なっている間に次のＥＥＰＲＯＭへの書
込みに移ることができるという作用により、データの書
込みに要する時間が短縮されるという効果がある。

【図面の簡単な説明】

【図１】本発明をマイクロ・コンピュータ・システムを
構成するメモリボードに適用した場合の一実施例を示す
ブロック図である。

【図２】そのデコーダ回路の一例を示す回路構成図であ
る。

【図３】そのリード・ライトコントロール回路の一例を
示す回路構成図である。

【図４】ワード単位でデータを記憶するＥＥＰＲＯＭの
具体例を示す構成図である。

【図５】従来のメモリボードにおけるアドレス割付け方
式を示す説明図である。

【図６】（Ａ）および（Ｂ）は、本発明に係るメモリボ
ードにおけるアドレス割付け方式の例を示す説明図であ
る。

【符号の説明】

ＡＤＦアドレスバッファＣＢＦ制御信号バッファＤＢＦデータバスバッファＤＥＣデコーダ回路ＣＮＴ₁〜ＣＮＴ₁₆ リード・ライトコントロール回路ｍ₁〜ｍ₁₆ ＥＥＰＲＯＭＳ−ＢＵＳシステムバスＡ−ＢＵＳ内部アドレスバスＤ−ＢＵＳ内部データバス１アドレス設定手段２切換部（ボード切換手段）３アドレス変換部１ａ，２ａ，３ａメモリアレイＤＡデコーダＣＯＵＮＴカウンタＬＴＨラッチ回路

Claims

【特許請求の範囲】

【請求項１】電気的に書き込み消去可能な複数の不揮
発性メモリセルからなる記憶領域を複数有する不揮発性
記憶装置であって、上記不揮発性メモリセルの少なくとも一つを指定するア
ドレスを蓄積する第１のバッファと、上記不揮発性メモリセルに書き込まれるデータを蓄積す
る第２のバッファと、上記記憶領域を指定するための制御信号を蓄積する第３
のバッファとを有し、上記第１のバッファと第３のバッファに蓄積された情報
補に従って、上記第２のバッファに蓄積されたデータ
を、上記複数の記憶領域に書き込むことを特徴とする不
揮発性記憶装置。