KR101381801B1

KR101381801B1 - 비-휘발성 반도체 메모리 및 그것의 데이터를 읽는 방법

Info

Publication number: KR101381801B1
Application number: KR1020120095073A
Authority: KR
Inventors: 타케히로 카미나가; 마사루 야노
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2011-12-05
Filing date: 2012-08-29
Publication date: 2014-04-07
Also published as: TWI530956B; US20130145093A1; KR20130062864A; TW201324516A; JP2013118031A; CN103137192B; CN103137192A; JP5323170B2

Abstract

비-휘발성 반도체 메모리가 제공되며, 상기 비-휘발성 반도체 메모리는 메모리 어레이, 페이지 버퍼 및 데이터 레지스터를 포함하고; 상기 메모리 어레이는 제1 및 제2 메모리 평면들을 포함하고, 페이지 버퍼는 메모리 어레이로부터의 주소 정보에 의해서 선택된 페이지들에 의해 전송된 데이터를 보유하고, 데이터 레지스터는 상기 페이지 버퍼가 수신한 데이터를 클록 신호에 따라서 직렬로 출력할 수 있다. 상기 제1 메모리 평면 및 제2 메모리 평면에 의해서 선택된 페이지들은 페이지 버퍼로 동시에 전송된다. 상기 데이터를 읽는 것은, 상기 제1 메모리 평면의 제1 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하는 단계; 및 상기 제2 메모리 평면의 제2 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제1 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하는 단계를 포함한다.

Description

비-휘발성 반도체 메모리 및 그것의 데이터를 읽는 방법 {Non-volatile semiconductor memory and data reading method thereof}

본 발명은 비-휘발성 반도체 메모리 및 그 비-휘발성 반도체 메모리로부터 데이터를 읽는 방법에 일반적으로 관련되며, 더 상세하게는, NAND 플래시 메모리를 읽기 위한 방법에 관련된다.

전형적인 NAND 플래시 메모리는 행 (row) 및 열 (column) 방향들을 따라 복수의 NAND 스트링들을 배치함으로써 형성된 메모리 어레이를 포함한다. 각 NAND 스트링은 복수의 직렬로 연결된 메모리 셀들 그리고 상기 NAND 스트링의 양 끝에 연결된 비트 라인 선택 트랜지스터 (bit line selection transistor (BST)) 및 소스 라인 선택 트랜지스터 (source line selection transistor (SST))를 포함한다. 도 12는 메모리 블록 내 NAND 스트링들의 구조를 예시하는 회로 도면이다. 그 메모리 블록에서, 그 각각이 복수의 메모리 셀들을 직렬로 연결시킴으로써 형성된 복수의 NAND 스트링들 (이하에서는 셀 유닛들 NU로 언급된다)이 상기 행 방향 및 열 방향을 따라서 형성된다. 도 12에서, 셀 유닛 NU은 32개의 직렬로 연결된 메모리 셀들 MCi (i=0, 1, …, 31) 그리고 상기 셀 유닛 NU의 양끝에 연결된 BST 및 SST로 구성된다. 상기 비트 라인 선택 트랜지스터 BST의 드레인은 대응 비트 라인 (corresponding bit line) GBL에 연결되며, 그리고 상기 소스 라인 선택 트랜지스터 SST의 소스는 공통 소스 라인 (source line) SL에 연결된다. 상기 메모리 셀 MCi의 제어 게이트는 워드 라인 (word line) WLi에 연결된다. 상기 비트 라인 선택 트랜지스터 BST 및 소스 라인 선택 트랜지스터 SST의 게이트들은 선택 게이트 라인들 SGD 및 SGS에 각각 연결되며, 그리고 상기 선택 게이트 라인들 SGD 및 SGS는 상기 워드 라인들 WLi에 병렬로 확장된다.

일반적으로 말하면, 각 메모리 셀은 금속-산화물-반도체 (metal-oxide-semiconductor (MOS)) 구조를 갖는다. MOS 구조는 N-유형 확산 영역 (diffusion region)의 소스/드레인, 상기 소스와 드레인 사이의 채널 상에 형성된 터널 산화물 레이어, 상기 터널 산화물 레이어 상에 형성된 플로팅 케이트 (전하 저장 레이어), 그리고 상기 플로팅 게이트 위로 형성되며 그 사이에 유전체 레이어를 가진 제어 게이트를 구비한다. 상기 플로팅 게이트에 어떤 전하도 저장되지 않을 때에 (즉, 데이터 "1"이 쓰여질 때에), 문턱값 (threshold)은 음 (negative)이고 그리고 메모리 셀은 보통은 온 (on)이다. 전자가 플로팅 게이트에 저장될 때에 (즉, 데이터 "0"이 쓰여질 때에), 상기 문턱값은 양 (positve)이며 그리고 상기 메모리 셀은 보통은 오프 (off)이다.

읽기 동작일 때에, 낮은-레벨 전압 (L 레벨, 예를 들면, 0 V)이 선택된 메모리 셀의 제어 게이트에 공급되며 그리고 높은-레벨 전압 (H 레벨, 예를 들면, 4.5 V)이 선택되지 않은 메모리 셀들의 제어 게이트들에 공급되어, 상기 비트 라인 선택 트랜지스터 및 소스 라인 선택 트랜지스터를 턴 온 (turn on) 시키고 상기 비트 라인 상 전압 레벨을 검출한다. 프로그램 (즉, 쓰기) 동작에서, 0 V의 전압이 기판의 P-웰 (P-well), 드레인, 채널 및 메모리 셀의 소스에 공급되며, H 레벨 프로그래밍 전압 Vpgm (예를 들면, 20 V)이 선택된 메모리 셀의 제어 게이트에 공급되고, 그리고 중간-레벨 전압 (예를 들면, 10 V)이 그렇게 선택된 메모리 셀들의 제어 게이트들에 공급되어, 비트 라인 선택 트랜지스터를 턴 온하고 소스 라인 선택 트랜지스터를 턴 오프하도록 한다. 그 외에, 데이터 "0" 또는 "1"에 따라서 상기 비트 라인들에 전압이 공급되어서, 데이터를 쓰도록 한다. 지우기 동작에서, 0 V의 전압이 메모리 블록 내 선택된 메모리 셀의 제어 게이트에 공급되며, H 레벨 전압 (예를 들면, 20 V)이 P-웰에 공급되며, 그리고 플로팅 게이트에서 전자들이 기판으로 추출되어서, 블록의 유닛 내 데이터를 지우도록 한다.

NAND 플래시 메모리에서, 메모리 어레이로부터 데이터를 읽거나 그 메모리 어레이에 데이터를 쓰기 위해서 페이지 버퍼가 사용된다. 데이터를 읽을 때에, 메모리 어레이의 선택된 페이지들 내 데이터는 비트 라인들을 경유하여 페이지 버퍼로 병렬로 전송되며, 그리고 페이지 버퍼 내 저장된 데이터는 클록 신호에 따라서 순차적으로 출력된다. 데이터를 쓸 때에, 데이터는 클록 신호에 따라서 페이지 버퍼로 순차적으로 입력되며, 그리고 그 이후에, 그 데이터는 비트 라인들을 경유하여 페이지 버퍼로부터 메모리 어레이의 선택된 페이지들로 써진다. NAND 플래시 메모리는 특허 문서 1 (일본 공개 특허 JP 2002-93179)에 개시된다. 주소 정보는 입력되고, 그리고 페이지는 그 주소 정보에 따라서 선택된다. 선택된 페이지 내 데이터가 메모리 어레이로부터 페이지 버퍼로 전송될 때에, 어떤 외부의 액세스도 금지하기 위해서 비지 신호 (busy signal)가 출력된다. 데이터 전송이 완료된 이후에, 외부 액세스를 허용하기 위해서 준비 신호 (ready signal)가 출력된다. 추가로, 반도체 메모리가 특허 문서 2 (일본 공개 특허 No. JP 2010-9646)에서 개시된다. 그 반도체 메모리는 클록 신호와 동기되어, 그래서 고속의 버스트 (burst) 읽기가 수행될 수 있다.

특허 문서 1에서 개시된 것처럼, 전통적인 NAND 플래시 메모리가 읽혀질 때에, 주소 정보 입력에 응답하여 메모리 어레이로부터 페이지 버퍼로 데이터를 전송하기 위한 구간 tR (즉, 비지 구간)은 페이지 버퍼로부터 데이터를 읽기 위한 읽기 구간 tRC보다 아주 더 길다. 그래서, 복수의 불연속 페이지들이 버스트로 읽힐 때에, 페이지를 선택하기 위한 주소 정보가 입력되고 그리고 데이터가 메모리 어레이로부터 페이지 버퍼로 전송되는 매 순간마다 비지 구간이 생성된다. 따라서, 버스트 읽기 동작은 매우 시간이 많이 걸린다. 추가로, NAND 플래시 메모리는 보통으로 액세스될 수 없는 무효 (invalid) 블록들을 가질 수 있을 것이기 때문에, 페이지들을 버스트하게 읽기 위해서 특정 메모리 블록으로부터 다음의 메모리 블록으로 순차적으로 이동시키는 것은 불가능할 수 있을 것이다. 다시 말하자면, 데이터를 읽기 위해서 무효 블록들은 스킵되어야만 하며, 그리고 각 무효 블록의 첫 번째 페이지를 선택하기 위한 주소 정보가 입력되어야만 한다.

더욱이, 캐시 레지스터가 전통적인 NAND 플래시 메모리에 사용된다. 다음 출력 페이지 내의 데이터는 데이터 캐시 내 데이터가 직렬로 출력되는 동안에 페이지 버퍼로 동시에 이동된다. 그런 캐시 읽기는 캐시 레지스터 내 모든 페이지들의 데이터가 읽혀진 이후에 다음 페이지의 데이터를 페이지 버퍼로부터 캐시 레지스터로 전송하기 위한 것이며, 그리고 데이터 전송 구간 동안에 캐시 레지스터로부터는 어떤 데이터도 출력되지 않는다. 다른 말로 하면, 불연속적인 블랭크 (blank) 구간들은 복수의 페이지들이 버스트 모드에서 버스트로 읽기 될 때 생성될 수 있을 것이다.

일본 공개 특허 No. JP 2002-93179. 일본 공개 특허 No. JP 2010-9646.

따라서, 본 발명의 목적은 전통적인 기술에서 상기 언급된 문제점들을 해소하기 위해서 고속으로 데이터를 읽을 수 있는 비-휘발성 반도체 메모리를 추구하려는 것이다.

본 발명은 메모리 어레이, 페이지 버퍼 및 데이터 레지스터를 포함하는 비-휘발성 반도체 메모리를 제공한다. 상기 메모리 어레이는 복수의 메모리 셀들을 포함한다. 상기 페이지 버퍼는 상기 메모리 어레이 내 주소 정보에 따라서 선택된 페이지들로부터 전송된 데이터를 저장한다. 상기 데이터 레지스터는 상기 페이지 버퍼로부터 데이터를 수신하며, 그리고 그 수신한 데이터를 클록 신호에 따라서 직렬로 출력한다. 상기 메모리 어레이는 적어도 제1 메모리 평면 및 제2 메모리 평면을 포함한다. 상기 제1 메모리 평면 및 제2 메모리 평면의 선택된 페이지들의 데이터는 상기 페이지 버퍼로 동시에 전송된다. 본 발명에서 데이터를 읽는 방법은 다음의 단계들을 포함한다. 상기 제1 메모리 평면의 제1 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제2 메모리 평면의 제2 페이지의 데이터는 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송된다. 상기 제2 메모리 평면의 제2 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제1 메모리 평면의 제2 페이지의 데이터는 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송된다.

본 발명은 메모리 어레이, 페이지 버퍼 및 데이터 레지스터를 포함하는 비-휘발성 반도체 메모리를 또한 제공한다. 상기 메모리 어레이는 복수의 메모리 셀들을 포함한다. 상기 페이지 버퍼는 상기 메모리 어레이 내 주소 정보에 따라서 선택된 페이지들로부터 전송된 데이터를 저장한다. 상기 데이터 레지스터는 상기 페이지 버퍼로부터 데이터를 수신하며, 그리고 그 수신한 데이터를 클록 신호에 따라서 직렬로 출력한다. 상기 메모리 어레이는 적어도 제1 메모리 평면 및 제2 메모리 평면을 포함한다. 상기 제1 메모리 평면 및 제2 메모리 평면의 선택된 페이지들의 데이터는 상기 페이지 버퍼로 동시에 전송된다. 상기 비-휘발성 반도체 메모리는 선택 메커니즘 및 제어 메커니즘을 구비한다. 상기 선택 메커니즘은 상기 메모리 어레이의 적어도 제1 메모리 평면 및 제2 메모리 평면의 페이지들을 주소 정보에 따라서 선택한다. 상기 제어 메커니즘은 상기 선택 메커니즘에 의해서 선택된 페이지들 상에서 수행된 데이터 읽기를 제어한다. 상기 제어 메커니즘이 상기 제1 메모리 평면의 제1 페이지의 데이터를 상기 데이터 레지스터로부터 출력할 때에, 상기 제어 메커니즘은 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송한다. 상기 제어 메커니즘이 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 데이터 레지스터로부터 출력할 때에, 상기 제어 메커니즘은 상기 제1 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송한다.

본 발명에 따르면, 제1 메모리 평면의 제1 페이지의 데이터가 출력되며, 제2 메모리 평면의 제2 페이지의 데이터가 페이지 버퍼로부터 데이터 레지스터로 전송되며, 제2 메모리 평면의 제2 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제1 메모리 평면의 제2 페이지의 데이터는 페이지 버퍼로부터 데이터 레지스터로 전송된다. 그럼으로써, 상기 제1 페이지 및 상기 제2 페이지의 데이터는 연속하여 그리고 빠르게 읽혀질 수 있다. 더욱이, 불연속 페이지들을 선택하기 위한 주소 정보를 미리 저장함으로써, 메모리 어레이로부터 페이지 버퍼로 데이터가 연속하여 전송될 수 있다.

본 발명의 효과는 본 명세서의 해당되는 부분들에 개별적으로 명시되어 있다.

수반된 도면들은 본 발명을 더 잘 이해하도록 포함되며, 그리고 본 명세서에 편입되어 명세서 일부를 구성한다. 도면들은 본 발명의 실시예들을 예시하며, 그리고 설명과 함께 본 발명의 원칙들을 설명하기 위해서 제공된다.
도 1은 본 발명의 실시예들에 따른 플래시 메모리의 구조를 도시하는 블록 도면이다.
도 2a는 본 발명의 일 실시예에 따라 플래시 메모리의 동일한 메모리 블록 내 페이지들이 버스트 모드로 읽혀지는 것을 도시하는 도면이다.
도 2b는 본 발명의 일 실시예에 따라 플래시 메모리의 동일한 메모리 블록 내 페이지들이 랜덤하게 읽혀지는 것을 도시하는 도면이다.
도 3a는 본 발명의 일 실시예에 따라 플래시 메모리 내 블록들 간의 페이지들이 버스트 모드로 읽혀지는 것을 도시하는 도면이다.
도 3b는 본 발명의 일 실시예에 따라 플래시 메모리 내 상이한 메모리 블록들 내 페이지들이 랜덤으로 읽혀지는 것을 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른, 플래시 메모리의 첫 번째 데이터 읽기 방법의 흐름도이다.
도 5는 본 발명의 일 실시예에 따른, 플래시 메모리의 두 번째 데이터 읽기 방법의 흐름도이다.
도 6은 본 발명의 일 실시예에 따른, 2-평면 캐시 읽기 동작을 도시하는 흐름도이다.
도 7은 본 발명의 일 실시예에 따른, 2-평면 캐시 읽기 동작의 타이밍 도면이다.
도 8은 본 발명의 첫 번째 실시예에 따라 메모리 블록 내에 페이지 버스트 읽기의 예를 도시한 도면이다.
도 9는 본 발명의 첫 번째 실시예에 따라 메모리 블록 내 페이지 랜덤 읽기의 일 예를 도시한 도면이다.
도 10은 본 발명의 첫 번째 실시예에 따라 메모리 블록들 간의 페이지 버스트 읽기의 일 예를 도시한 도면이다.
도 11은 본 발명의 두 번째 실시예에 따라 메모리 블록들 간의 페이지 버스트 읽기의 일 예를 도시한 도면이다.
도 12는 플래시 메모리의 메모리 어레이 회로 구조를 도시한 도면이다.

본 발명의 바람직한 실시예에 대해서 상세하게 참조할 것이며, 그 예들은 수반된 도면들에서 도시된다. 가능하다면, 동일한 또는 유사한 부분들을 언급하기 위해서 도면들과 설명에서 동일한 참조번호들이 사용된다.

본 발명의 실시예들은 수반된 도면들을 참조하여 상세하게 설명될 것이다. 복수의 메모리 평면들을 구비한 NAND 플래시 메모리가 본 발명의 예시적인 실시예에 따라서 설명될 것이다. 그 메모리 평면들의 개수는 둘 또는 그 이상이 될 수 있을 것이다. 메모리 뱅크들과 동일하게, 메모리 어레이 내 행 (row)이 선택될 때에, 모든 메모리 평면들의 대응 페이지들이 동시에 선택된다.

도 1은 본 발명의 일 실시예에 따른 NAND 플래시 메모리의 개략적인 레이아웃 구조를 예시하는 블록 도면이다. 도 1을 참조하면, 반도체 메모리 (10)는 메모리 어레이 (100), 입력/출력 (I/O) 버퍼 (110), 주소 레지스터 (120), 데이터 레지스터 (130), 제어기 (140), 워드 라인 선택 회로 (150), 페이지 버퍼/센서 회로 (160), 열 (colulm) 선택 회로 (170), 및 내부 전압 생성 회로 (180)를 포함한다. 상기 메모리 어레이 (100)는 행 (row) 및 열 (column) 방향들을 따라서 어레이로서 배치된 복수의 메모리 셀들을 구비한다. 상기 I/O 버퍼 (110)는 외부 I/O 단말들에 연결되며 그리고 입력될 그리고/또는 출력될 데이터를 저장하도록 구성된다. 상기 주소 레지스터 (120)는 상기 I/O 버퍼 (110)로부터 주소 정보를 수신하도록 구성된다. 상기 데이터 레지스터 (130)는 입력일 그리고 출력일 상기 데이터를 저장하도록 구성된다. 상기 제어기 (140)는 상기 I/O 버퍼 (110)로부터 명령 데이터를 수신하고 그리고 상기 명령 데이터에 따라 각 컴포넌트를 제어하도록 구성된다. 상기 워드 라인 선택 회로 (150)는 상기 주소 레지스터 (120)로부터의 행 주소 정보 Ax를 디코딩하고 그리고 그 디코딩된 결과에 따라서 메모리 블록 및 워드 라인을 선택하도록 구성된다. 상기 페이지 버퍼/센서 회로 (160)는 상기 워드 라인 선택 회로 (150)에 의해서 선택된 페이지들로부터 읽혀질 또는 그 페이지들에 써질 데이터를 저장하도록 구성된다. 상기 열 선택 회로 (170)는 상기 주소 레지스터 (120)로부터의 열 주소 정보 Ay를 디코딩하고 그리고 그 디코딩된 결과에 따라 열을 선택하도록 구성된다. 상기 내부 전압 생성 회로 (180)는 데이터를 읽고, 프로그램하고, 그리고 삭제하기 위해서 필요한 전압들을 생성하도록 구성된다.

상기 메모리 어레이 (100)는 두 개의 메모리 평면들 (메모리 뱅크들) 100L 및 100R로 분할된다. 상기 워드 라인 선택 회로 (150)는 상기 메모리 평면들 100L 및 100R 사이에 배치된다. 상기 메모리 평면들 100L 및 100R은 실질적으로 동일한 구조를 가진다. 다른 말로 하면, 상기 메모리 평면 100L은 열 방향으로 m 개의 메모리 블록들 BLK (L)1, BLK (L)2, …, 및 BLK (L)m 을 가지며, 그리고 메모리 평면 100R은 m 개의 메모리 블록들 BLK (R)1, BLK (R)2, …, 및 BLK (R)m 을 열 방향으로 가지며, 그 메모리 블록들 각각은 복수의 페이지들을 구비한다.

상기 메모리 버퍼 (160)는 상기 메모리 평면들 100L 및 100R의 비트 라인들에 연결되며 그리고 상기 메모리 평면들 100L 및 100R 데이터의 2개 페이지들을 임시로 저장하기 위한 저장 용량을 가진다. 추가로, 본 발명에서, 캐시 읽기 동작들을 수행하기 위해서, 상기 데이터 레지스터 (130)는 메모리 평면들 100L 및 100R의 데이터의 2개 페이지들을 저장하기 위한 용량을 가지며, 그리고 상기 페이지 버퍼 (160)로부터의 데이터는 클록 신호에 따라서 병렬로 입력되며 그리고 직렬로 출력된다. 페이지 데이터에 대한 버스트 읽기 동안에, 상기 데이터 레지스터 (130)는 2개 페이지의 데이터를 그 페이지들의 첫 번째 열들 (비트들)로부터의 그 페이지들의 마지막 열들 (비트들)로 연속하여 출력한다. 더욱이, 버스트 모드가 아닌 읽기 모드들에서, 상기 열 선택 회로 (170)에 의해 선택된 행의 데이터가 출력된다.

본 실시예에서 상기 반도체 메모리 (100)의 두 메모리 평면들에 대한 캐시 읽기가 설명될 것이다. 도 2a는 본 실시예에 따라서 읽혀진 상기 메모리 블록 내 페이지 버스트 읽기 동작을 도시한 개략적인 도면이다. 상기 메모리 어레이 (100)에서, 페이지 버퍼 PB가 캐시 레지스터 CR에 연결된다. 상기 페이지 버퍼 PB는 두 개의 메모리 평면들 내 선택된 페이지들로부터 전송된 데이터를 저장하도록 구성되며, 그리고 캐시 레지스터 CR 은 상기 페이지 버퍼 PB로부터 전송된 데이터를 저장하도록 구성된다. 상기 페이지 버퍼 PB는 도 1에 도시된 페이지 버퍼/센서 회로 (160) 내에 배치될 수 있을 것이며, 그리고 상기 캐시 레지스터 CR는 도 1에 도시된 데이터 레지스터 (130) 내에 배치될 수 있을 것이다.

도 2a에 도시된 메모리 블록 내에서의 버스트 읽기는 메모리 블록 내 할당된 주소에서의 페이지로부터 그 메모리 블록의 마지막 페이지까지 데이터를 읽는다. 메미로 블록 내에서의 버스트 읽기를 수행하기 위한 명령이 입력될 때에, 상기 제어기 (140)는 상기 명령을 해석하고 그리고 그 메모리 블록 내에서 수행된 버스트 읽기를 제어한다. 그러면, 상기 특정된 메모리 블록 내에서 읽혀질 시작 페이지를 할당하기 위한 주소 정보가 입력된다. 상기 워드 라인 선택 회로 (150)는 입력 행 주소 Ax에 따라서 상기 메모리 평면들 100L 및 100R의 메모리 블록들 BLK (L)1 및 BLK (R)1 을 선택하고 그리고 이런 메모리 블록들 내 페이지들을 선택한다. 도 2a를 참조하면, 페이지 A 및 페이지 B가 선택된다.

다음에, 상기 선택된 페이지들 A 및 B의 데이터는 상기 비트 라인들을 통해서 상기 페이지 버퍼 PB로 전송된다. 상기 페이지 버퍼 PB는 상기 메모리 평면들 100L 및 100R의 데이터의 2개 페이지를 저장한다. 즉, 상기 페이지 버퍼 PB의 비트 개수는 열 방향에서 상기 메모리 평면들 100L 및 100R의 비트 라인들의 개수에 대응한다.

다음의 시퀀스에서, 상기 페이지 버퍼 PB 내 데이터는 상기 캐시 레지스터 CR로 병렬로 전송된다. 데이터가 캐시 레지스터 CR로부터 전송되기 출력될 때에 또는 그 이전에, 다음 페이지들, 즉, 페이지 A+1 및 페이지 B+1 의 데이터는 페이지 버퍼 PB로 전송된다. 본 실시예의 2-평면 캐시 읽기에서, 2개 페이지의 데이터를 연속하여 출력하는 모드에서, 두 개의 메모리 평면들 중의 한 메모리 평면의 페이지의 데이터가 캐시 레지스터 CR로부터 읽혀질 때에, 다른 메모리 평면의 페이지의 데이터가 상기 메모리 어레이로부터 페이지 버퍼 PB로 전송된다. 그 이후에, 상기 캐리 레지스터 CR로부터의 메모리 평면 중 하나의 데이터를 읽이 것을 시작되는가 또는 시작되지 않는가의 여부에 관계없이, 상기 페이지 버퍼 PB 내의 다른 메모리 평면의 페이지 데이터는 다음 데이터 출력이 준비된 상기 캐시 레지스터 CR로 항상 전송된다. 페이지 버퍼 PB와 동일하게, 캐시 레지스터 CR는 데이터의 2개 페이지들을 저장할 수 있고 그리고 그 저장한 데이터를 클록 신호에 동기하여 직렬로 출력할 수 있다. 상기 캐시 레지스터 CR는 열 주소 정보 Ay에 따라 상기 열 선택 회로 (170)에 의해서 선택된 열로부터 데이터를 출력할 수 있다. 그러나, 버스트 모드에서, 상기 시작 열로부터 마지막 열까지의 페이지들의 데이터는 연속적으로 그리고 직렬로 출력된다. 상기 캐시 레지스터 CR는 클록 신호의 라이징 에지 (rising edge) 및 폴링 에지 (falling edge) 중 하나 또는 둘 모두에 동기하여 그 데이터를 출력할 수 있다.

그럼으로써, 캐시 레지스터 CR이 데이터를 출력할 때에, 다음 페이지의 데이터는 페이지 버퍼 PB로 전송되며, 그래서 상기 메모리 블록들의 마지막 페이지들 (즉, 페이지 AM 및 페이지 BM)까지 연속 페이지들 상에서 버스트 읽기를 수행하도록 한다.

도 2b는 본 발명의 일 실시예에 따른 메모리 블록 내 랜덤 읽기 동작을 도시한 개략적인 도면이다. 이 읽기 모드에서, 메모리 블록 내 불연속 페이지들이 연속하여 읽혀진다. 랜덤 읽기 모드를 위한 명령이 입력될 때에, 상기 제어기 (140)는 읽기 제어를 시작한다. 그러면, 상기 불연속 페이지들을 선택하기 위한 주소 정보가 외부에서 입력된다. 도 2b에서, 페이지 A 및 페이지 B를 선택하기 위한 행 주소들, 페이지 A+4 및 페이지 B+4를 선택하기 위한 행 주소들, 그리고 페이지 AM-2 및 페이지 BM-2를 선택하기 위한 행 주소들이 주소 정보로서 입력된다. 캐시 읽기 동작은 상기에서 설명된 것과 동일한 방식으로 수행된다. 즉, 페이지 A 및 페이지 B의 데이터가 상기 캐시 레지스터 CR로부터 직렬로 출력될 때에, 다음 페이지들 (즉, 페이지 A+4 및 페이지 B+4)의 데이터는 페이지 버퍼 PB 에 저장되었고, 그리고 결국은, 페이지 AM-2 및 페이지 BM-2의 데이터는 캐시 레지스터 CR로부터 출력된다.

도 3a는 본 발명의 일 실시예에 따른, 메모리 블록들 간의 버스트 읽기 동작을 도시한 개략적인 도면이다. 이 읽기 모드에서, 상이한 메모리 블록들 내 연속 페이지들이 읽혀진다. 버스트 읽기 모드용의 명령이 입력될 때에, 상이한 메모리 블록들의 첫 번째 페이지들을 선택하기 위한 주소 정보가 외부에서 입력된다. 도 3a에서, 메모리 블록들 BLK (L)1 및 BLK (R)1 내 페이지들 A 및 B를 선택하기 위한 행 주소들, 메모리 블록들 BLK (L)3 및 BLK (R)3 내 페이지들 A+2 및 B+2를 선택하기 위한 행 주소들, 그리고 메모리 블록들 BLK (L)5 및 BLK (R)5 내 페이지들 A+3 및 B+3을 선택하기 위한 행 주소들이 주소 정보로서 입력된다. 먼저, 상기 메모리 블록들 BLK (L)1 및 BLK (R)1 내 페이지 A 및 페이지 B로부터 마지막 페이지 AM 및 마지막 페이지 BM 까지의 데이터가 연속으로 읽혀진다. 그러면, 상기 메모리 블록들 BLK (L)3 및 BLK (R)3 내 페이지 A+2 및 페이지 B+2로부터 마지막 페이지 AM 및 마지막 페이지 BM 까지의 데이터가 연속으로 읽혀진다. 다음에, 상기 메모리 블록들 BLK (L)5 및 BLK (R)5 내 페이지 A+3 및 페이지 B+3으로부터 마지막 페이지 AM 및 마지막 페이지 BM 까지의 데이터가 연속으로 읽혀진다.

도 3b는 본 발명의 일 실시예에 따른, 메모리 블록들 간의 랜덤 읽기 동작을 도시한 개략적인 도면이다. 이 읽기 모드에서, 상이한 메모리 블록들 내 랜덤 페이지들이 연속으로 읽혀진다. 상기 읽기 모드용의 명령이 입력될 때에, 상이한 메모리 블록들 내 랜덤 페이지들을 선택하기 위한 주소 정보가 외부에서 입력된다. 도 3b에서, 도 3a에서와 동일하게, 메모리 블록들 BLK (L)1 및 BLK (R)1 내 페이지들 A 및 B를 선택하기 위한 행 주소들, 메모리 블록들 BLK (L)3 및 BLK (R)3 내 페이지들 A+2 및 B+2를 선택하기 위한 행 주소들, 그리고 메모리 블록들 BLK (L)5 및 BLK (R)5 내 페이지들 A+3 및 B+3을 선택하기 위한 행 주소들이 입력된다. 상기 메모리 블록들 BLK (L)1 및 BLK (R)1 내 페이지 A 및 페이지 B의 데이터가 데이터 레지스터 CR로부터 출력될 때에, 메모리 블록들 BLK (L)3 및 BLK (R)3 내 페이지들 A+2 및 B+2의 데이터가 페이지 버퍼 PB에 저장된다. 상기 메모리 블록들 BLK (L)3 및 BLK (R)3 내 페이지 A+2 및 페이지 B+2의 데이터가 데이터 레지스터 CR로부터 출력될 때에, 메모리 블록들 BLK (L)5 및 BLK (R)5 내 페이지들 A+3 및 B+3의 데이터가 페이지 버퍼 PB에 저장된다. 그밖에, 상이한 메모리 블록들 내 랜덤 페이지들이 버스트로 읽혀진다.

도 4는 본 발명의 일 실시예에 따른 첫 번째 데이터 읽기 방법의 흐름도이다. 첫 번째 데이터 읽기 방법에서, 주소 정부가 입력되고 그리고 미리 저장된다. 여기에서, 상기 주소 정보는 도 2b에 도시된 메모리 블록들 간의 랜덤 읽기, 도 3a에 도시된 메모리 블록들 간의 버스트 읽기, 그리고 도 3b에 도시된 메모리 블록들 간의 랜덤 읽기를 위해서 필요한 불연속 페이지들을 선택하기 위한 것이다. 먼저, 첫 번째 데이터 읽기 방법에 관련한 명령이 외부 제어기로부터 상기 반도체 메모리 (10)로 입력된다. 상기 제어기 (140)는 상기 명령에 따라 상기 첫 번째 데이터 읽기 방법을 실행하기 위해서 다양한 컴포넌트들을 제어한다. 그러면, 불연속 페이지들을 선택하기 위한 N 개의 주소 정보 (N은 2보다 크거나 2와 같은 자연수이다)가 상기 반도체 메모리 (10)로 입력된다 (단계 S101). 상기 입력된 주소 정보는 상기 주소 레지스터 (120) 내에 스택 (stack)됨으로써 저장된다 (단계 S102).

다음에, 워드 라인 선택 회로 (150)는 상기 주소 레지스터 (120)에 저장된 i 번째 주소 정보 (i는 1보다 크거나 1과 같은 자연수이다)에 따라 상기 메모리 어레이 내 페이지들을 선택한다. 상기 워드 라인 선택 회로 (150)는 상기 메모리 평면 100L 및 100R의 두 개 페이지들을 동시에 선택한다. 그 이후에, 상기 선택된 페이지들의 데이터는 페이지 버퍼 PB로 전송된다 (단계 S104). 그 이후에, 페이지 버퍼 PB 내 데이터는 캐시 레지스터 CR로 전송되며 (단계 S105) 그리고 클록 신호와 동기하여 상기 캐시 레지스터 CR로부터 직렬로 출력된다 (단계 S105). 캐시 레지스터 CR로부터 데이터가 출력되는 종료 부분 이전에, (i+1) 번째 주소 정보에 따라서 선택된 페이지들의 데이터가 페이지 버퍼 PB로 전송된다 (단계 S107). 이런 방식에서, N 개 주소 정보를 사용함으로써 선택된 페이지들의 데이터는 버스트로 읽힌다.

상기 첫 번째 데이터 읽기 방법에서, 불연속 페이지들을 선택하기 위한 N 개 주소 정보가 미리 입력되기 때문에, 상기 불연속 페이지들이 읽혀질 때마다 매번 주소 정보를 입력할 필요가 없다. 그래서, 주소 정보 입력에 응답하여 선택된 페이지들의 데이터를 메모리 어레이로부터 페이지 버퍼로 전송하기 위한 비지 구간 (busy period)은 초기 페이지들이 선택될 때에만 생성된다. 그럼으로써, 고속 데이터 읽기가 실현될 수 있다.

이상적으로, 두 페이지들의 데이터를 상기 캐시 레지스터로부터 출력하기 위한 시간 t1은 메모리 어레이로부터 페이지 버퍼로 데이터를 전송하기 위한 시간 t2보다 약간 더 길다. 그래서, 데이터가 캐시 레지스터로부터 출력될 때에, 메모리 어레이로부터 페이지 버퍼로의 데이터 전송은 백그라운드에서 실행될 수 있다.

도 5는 본 발명의 일 실시예에 따른 두 번째 데이터 읽기 방법의 흐름도이다. 상기 두 번째 데이터 읽기 방법에서, 도 3a에서 도시된 메모리 블록들 간의 버스트 읽기가 필요로 하는 불연속 페이지들을 선택하기 위한 주소 정보는 가장 적절한 타이밍에 입력된다. 시작할 때에, 상기 두 번째 데이터 읽기 방법에 관련된 명령이 외부에서 입력된다. 그러면, 상기 주소 정보가 입력된다 (단계 S201). 여기에서, 상기 주소 정보는 특정 메모리 블록에서 읽혀질 첫 번째 페이지를 선택하기 위한 것이다. 상기 제어기 (140)의 제어 하에서, 상기 워드 라인 선택 회로 (150)는 상기 입력 주소 정보에 따라 메모리 블록 내 페이지를 선택하고 그리고 상기 메모리 블록 내 마지막 페이지까지 상기 선택된 페이지들 상에서 버스트 읽기를 수행한다 (단계 S202).

데이터가 캐시 레지스터 CR로부터 출력될 때에, 다음 선택된 페이지의 데이터는 상기 페이지 버퍼 PB로부터 전송된다 (단계 S203). 다음에, 상기 메모리 블록 내 마지막 페이지의 데이터가 상기 캐시 레지스터로부터 읽혀지기 이전에 명령이 입력된다 (단계 S204). 그 이후에, 상기 제어기 (140)는 상기 명령에 응답하여 클록 신호를 중단시켜서, 상기 캐시 레지스터 CR로부터의 데이터 출력을 중단하도록 한다 (단계 S205). 그러나, 읽는 것에 대한 이 임시적인 중단은 강제적인 것은 아니며 그리고 옵션일 수 있을 것이다. 그러면, 다음 메모리 블록 내 페이지를 선택하기 위한 주소 정보가 외부 제어기로부터 상기 반도체 메모리 (10)로 입력되며, 그리고 상기 주소 정보는 상기 주소 레지스터 (120)에 저장된다 (단계 S206). 상기 제어기 (140)가 상기 주소 정보를 입력한 이후에, 상기 제어기는 캐시 레지스터 CR로부터 데이터를 읽는 것을 다시 시작한다 (단계 S207). 그밖에, 상기 메모리 블록 내 마지막 페이지의 데이터가 출력되기 이전에, 상기 제어기 (140)는 다음 메모리 블록에 대응하는 주소 정보가 주소 레지스터 (120) 내에 저장되는가의 여부를 체크한다 (단계 S209). 그런 주소 정보가 저장되면, 이 주소 정보에 따라 선택된 페이지의 데이터가 페이지 버퍼 PB로 전송된다. 이 데이터 전송은 상기 캐시 레지스터 CR 내 마지막 페이지의 데이터가 읽혀지기 이전에 수행된다. 반면에, 상기 데이터 읽기 절차는 다음 메모리 블록에 대응하는 어떤 주소 정보도 저장되어 있지 않으면 종료된다.

아래에서, 두 개의 메모리 평면들 상에 수행된 캐시 읽기 동작은 본 발명의 실시예를 참조하여 설명될 것이다. 본 실시예에서의 상기 캐시 읽기 동작은 도 2a에 도시된 메모리 블록 내 버스트 읽기, 도 2b에 도시된 메모리 블록 내 랜덤 읽기, 도 3a에 도시된 메모리 블록들 간의 버스트 읽기, 그리고 도 3b에 도시된 메모리 블록들 간의 랜덤 읽기에 적응된다. 바람직하게는, 상기 제어기 (140)는 제어 프로그램을 포함하며 그리고 외부 명령들에 따라서 다양한 컴포넌트들을 제어하기 위한 제어 신호들을 생성한다. 도 6은 캐시 읽기 동작의 흐름도이며, 그리고 도 7의 (a) 및 도 7의 (b)는 상기 캐시 읽기 동작의 타이밍 도면들이다.

먼저, 메모리 어레이 내 선택된 페이지들의 데이터는 페이지 버퍼 PB로 전송된다 (단계 S301). 도 1에 도시된 것처럼, 상기 메모리 어레이는 두 개의 메모리 평면들을 가진다. 그래서, 상기 메모리 평면들 100L 및 100R 내 동일한 행의 페이지 데이터는 상기 페이지 버퍼 PB로 전송된다. 상기 메모리 어레이가 네 개의 메모리 평면들을 가진다면, 그 네 개의 메모리 평면들의 페이지 데이터가 상기 페이지 버퍼로 전송된다. 추가로, 이하에서, 상기 캐시 레지스터 CR 및 상기 페이지 버퍼 PB 내에서, 상기 메모리 평면 100L로부터 전송된 데이터를 저장하는 영역은 메모리 평면 0 으로서 언급되며 그리고 상기 메모리 평면 100R로부터 전송된 데이터를 저장하는 영역은 메모리 평면 1로서 언급된다.

그러면, 상기 페이지 버퍼 PB 내 데이터는 상기 캐시 레지스터 CR로 전송되고, 그리고 다음 선택된 페이지들의 데이터는 상기 페이지 버퍼 PB로 전송된다 (단계 S302). 이런 상태에서, 상기 캐시 레지스터 CR은 상기 메모리 평면 0 및 메모리 평면 1의 이전에 선택된 페이지들의 데이터를 저장하며, 그리고 상기 페이지 버퍼 PB는 상기 메모리 평면 0 및 메모리 평면 1의 다음 선택된 페이지들의 데이터를 저장한다.

다음으로, 데이터 평면 0 내 데이터는 상기 캐시 레지스터 CR로부터 순차적으로 출력된다. 열 선택 회로 (170)는 클록 신호와 동기하여 상기 캐시 레지스터 CR (상기 데이터 레지스터 (130))의 시작 주소로부터 시작하여 순차적으로 그리고 직렬로 데이터를 출력한다. 상기 열 선택 회로 (170)는 전술한 클록 신호에 응답하여 자신의 값을 증가시키는 카운터를 포함할 수 있을 것이며 그리고 그 카운터의 값에 따라서 상기 캐시 레지스터 CR 내 주소를 선택할 수 있을 것이며, 그래서 그 데이터가 순차적으로 출력되는 것을 허용하도록 한다.

도 7의 (b)는 본 발명의 실시예에 따른 2-평면 캐시 읽기 동작을 도시한다. 도 7의 (b)에 도시된 읽기 시퀀스 1에서, 메모리 평면 0의 페이지 A의 데이터가 캐시 레지스터 CR로부터 출력된다. 여기에서, 상기 캐시 레지스터 CR은 상기 메모리 평면 0의 페이지 A의 데이터 그리고 메모리 평면 1의 페이지 B의 데이터를 저장하고, 그리고 상기 페이지 버퍼 PB는 상기 메모리 평면 0의 다음 페이지 A+1의 데이터 그리고 상기 메모리 평면 1의 페이지 B+1의 데이터를 저장한다.

상기 제어기 (140)는 상기 메모리 평면 0의 모든 데이터가 상기 캐시 레지스터 CR로부터 출력되는가 여부를 판별한다 (단계 S304). 상기 판별된 결과는 상기 페이지 버퍼 PB로부터 상기 캐시 레지스터 CR로의 데이터 전송을 제어하기 위해서 사용된다. 상기 메모리 평면 0의 데이터를 읽는 것이 종료되면, 메모리 평면 1의 데이터는 캐시 레지스터로부터 출력된다 (단계 S305). 데이터 읽기는 캐시 레지스터 CR 내 메모리 평면 0으로부터 메모리 평면 1로 연속한다. 상기 메모리 평면 0의 데이터 출력이 종료되면, 즉, 메모리 평면 1의 데이터를 읽는 것이 시작되면, 페이지 버퍼 PB 내 메모리 평면 0의 페이지들의 데이터는 상기 제어기 (140)의 제어 하에 상기 캐시 레지스터 CR로 전송된다 (단계 S306).

도 7의 (b)에 도시된 읽기 시퀀스 2에서, 메모리 평면 1의 페이지 B의 데이터가 캐시 레지스터 CR로부터 출력되는 동안에, 페이지 버퍼 PB 내 메모리 평면 0의 다음 페이지 A+1의 데이터가 캐시 레지스터 CR로 전송된다.

다음에, 상기 제어기 (140)는 상기 메모리 평면 1 내의 모든 데이터가 상기 캐시 레지스터로부터 출력되는가의 여부를 판별한다 (단계 S304). 이 판별된 결과는 상기 페이지 버퍼 PB로부터 상기 캐시 레지스터 CR로의 데이터 전송을 제어하기 위해서 사용된다. 상기 메모리 평면 1 내의 데이터를 읽는 것이 종료되면, 메모리 평면 0의 데이터는 상기 캐시 레지스터 CR로부터 출력된다 (단계 S308). 데이터를 읽는 것은 상기 메모리 레지스터 CR 내 메모리 평면 1로부터 메모리 평면 0으로 연속한다. 메모리 평면 1 내 데이터 출력이 종료되면, 즉, 메모리 평면 0 내 데이터 읽기가 시작하면, 상기 페이지 버퍼 PB 내 메모리 평면 1의 페이지들의 데이터는 상기 제어기 (140)의 제어 하에 상기 캐시 레지스터 CR로 전송된다 (단계 S309).

유사하게, 상기 메모리 평면들 중의 한 메모리 평면의 데이터가 상기 캐리 레지스터 CR로부터 출력될 때에, 다른 메모리 평면의 데이터는 상기 페이지 버퍼 PB로부터 전송되며, 그래서 복수의 페이지들 사이의 데이터는 상기 캐시 레지스터 CR로부터 연속하여 읽혀질 수 있다.

도 7의 (b)에 도시된 읽기 시퀀스 3에서, 메모리 평면 0의 페이지 A+1의 데이터가 상기 캐시 레지스터 CR로부터 출력되고 있는 동안에, 상기 페이지 버퍼 PB 내 메모리 평면 1의 다음 페이지 B+1의 데이터는 상기 캐시 레지스터 CR로 전송된다. 추가로, 읽기 시퀀스 4에서, 상기 메모리 평면 1의 페이지 B+1의 데이터를 상기 캐시 레지스터 CR로부터 읽는 것이 종료되기 이전에, 다음 페이지들 A+2 및 B+2의 데이터는 상기 메모리 평면들로부터 상기 페이지 버퍼로 전송되며, 그리고 상기 페이지 버퍼 PB 내 메모리 평면 0의 페이지 A+2의 데이터는 상기 캐시 레지스터 CR로 전송된다.

반면에, 전통적인 데이터 읽기 동작이 도 7의 (a)에 도시된다. 읽기 시퀀스 1에서, 도 7의 (b)에 도시된 것과 동일하게, 페이지 A의 데이터가 출력된다. 읽기 시퀀스 2에서, 상기 캐시 레지스터 CR 내 메모리 평면 1의 페이지 B의 데이터가 출력된다. 그러나, 이 구간 동안에, 상기 페이지 버퍼 PB 내 다음 페이지 A+1의 데이터는 캐시 레지스터 CR로 전송되지 않는다. 다음의 읽기 시퀀스 3에서, 상기 페이지 버퍼 PB 내 메모리 평면 0 및 메모리 평면 1의 다음 페이지들 A+1 및 B+1의 데이터는 상기 캐시 레지스터 CR로 전송된다. 이 데이터 전송 구간 Td 동안에, 어떤 데이터도 상기 캐시 레지스터 CR로부터 출력되지 않는다. 읽기 시퀀스 4에서, 상기 메모리 평면 0의 페이지 A+1의 데이터는 상기 캐시 레지스터 CR로부터 출력된다. 읽기 시퀀스 5에서, 상기 메모리 평면 1의 페이지 B+1의 데이터는 상기 캐시 레지스터 CR로부터 출력된다. 그럼으로써, 전통적인 기술에서, 상기 캐시 레지스터 CR 내 상기 메모리 평면들 0 및 1의 데이터 모두가 출력된 이후에, 상기 메모리 평면들 0 및 1의 다음 페이지들의 데이터가 상기 페이지 버퍼 PB로부터 전송된다. 그래서, 복수의 페이지들 사이에서 데이터를 읽을 때에, 블랭크 (blank) 구간 Td 가 생성되며, 따라서 데이터 읽기가 지연된다.

다음에, 본 발명의 실시예들에서의 특정 읽기 동작들이 도 8 내지 도 11을 참조하여 설명될 것이다. 도 8은 메모리 블록 내에서 연속적인 페이지들을 읽는 (도 2a) 예를 도시한다. 먼저, 외부 제어기로부터 상기 반도체 메모리 (10)로 명령이 입력된다. 그러면, 상기 메모리 블록들 내 초기 페이지들을 선택하기 위한 주소 정보가 입력된다. 본 실시예에서, 메모리 평면들 0 및 1의 페이지들 A 및 B를 선택하기 위한 주소 정보가 입력된다. 상기 주소 정보를 입력하는 것이 종료되면, 명령이 다시 입력되며, 그리고 상기 반도체 메모리 (10)는 그 명령에 응답하여 페이지 버스트 읽기를 수행한다. 페이지들이 상기 주소 정보에 따라서 선택되면, 페이지 A 및 페이지 B의 데이터가 상기 메모리 어레이 (100)로부터 상기 페이지 버퍼 PB 및 상기 캐시 레지스터 CR로 전송된다. 이 데이터 전송 구간 tR 동안에, 상기 반도체 메모리 (10)는 외부 제어기로 비지 신호를 출력한다.

데이터 읽기 구간 tRC 동안에, 페이지 A의 데이터가 상기 캐시 레지스터 CR로부터 출력되며, 그러면 페이지 B의 데이터는 순차적으로 출력되며, 그 때에 다음 페이지 A+1의 데이터 역시 상기 캐시 레지스터 CR로 전송된다. 따라서, 캐시 읽기는 메모리 블록들의 마지막 페이지들 AM 및 BM까지 수행된다. 이 읽는 방법은 도 7의 (a)에서 도시된 블랭크 구간 Td를 생기게 하지 않으며, 그러므로 전통적인 기술보다 더 효율적으로 데이터를 읽을 수 있다.

도 9는 메모리 블록 내 페이지 랜덤 읽기 (도 2b)의 예를 도시한다 . 이 예는 도 4에 도시된 첫 번째 데이터 읽기 방법을 참조하여 설명될 것이다. 먼저, 외부 제어기로부터 상기 반도체 메모리 (10)로 명령이 입력된다. 그러면, 상기 메모리 블록들 내 초기 페이지들 (즉, 페이지 A 및 페이지 B)을 선택하기 위한 주소 정보가 입력되며, 그리고 그 주소 정보는 상기 주소 레지스터 (120)에 저장된다. 다음에, 명령이 입력되고, 그리고 메모리 블록 내 다음 페이지들 (즉, 페이지 AM-1 및 페이지 BM-1)을 선택하기 위한 주소 정보가 입력되어 상기 주소 레지스터 (120)에 저장된다. 상기 주소 정보를 입력하는 것이 종료되면, 외부 제어기로부터 상기 반도체 메모리 (10)로 명령이 입력되며, 그리고 상기 반도체 메모리 (10)는 이 명령에 따라서 메모리 블록들 내 페이지 랜덤 읽기를 수행한다. 첫 번째 데이터 읽기 방법에서, 상기 주소 정보가 미리 입력되기 때문에, 불연속적인 페이지들이 읽혀질 때에 주소 정보를 입력할 필요는 없다. 그래서, 메모리 어레이로부터 페이지 버퍼로의 주소 정보 입력에 응답하여 선택된 페이지들의 데이터를 전송하기 위한 비지 구간은 생성되지 않을 것이다. 즉, 페이지들 A 및 B의 데이터가 출력될 때에 페이지들 AM-1 및 BM-1의 데이터는 이미 페이지 버퍼로 전송되었으며, 페이지 B의 데이터가 읽혀질 때에 페이지 AM-1의 데이터는 페이지 버퍼 PB로부터 캐시 레지스터 CR로 전송되며, 그리고 페이지들 A 및 B의 데이터가 읽혀진 이후에 페이지들 AM-1 및 BM-1의 데이터가 버스트로 읽혀진다.

도 10은 메모리 블록들 간의 페이지 버스트 읽기 (도 3a)의 예를 도시한다. 도 9에 도시된 예와는 다르게, 본 실시예에서, 상이한 메모리 블록들 내 페이지들을 선택하기 위한 주소 정보가 미리 입력된다. 본 예에서, 페이지들 A 및 B 상에서 메모리 블록 BLK (X) 내 페이지들 AM 및 BM으로 버스트 읽기가 수행된 이후에, 페이지들 A+1 및 B+1 상에서 메모리 블록 BLK (Y) 내 페이지들 AM 및 BM으로 버스트 읽기가 수행된다. 추가로, 비록 (도 3b 에 도시된 것과 같은) 메모리 블록들 간의 페이지 랜덤 읽기의 어떤 예도 여기에서 설명되지 않지만, 그런 경우에, 상이한 메모리 블록들 내 페이지들을 선택하기 위한 주소 정보 또한 미리 입력될 수 있을 것이며, 그래서, 전술한 예들에서 설명된 것처럼, 이 페이지들의 데이터를 효율적으로 읽을 수 있도록 한다.

도 11은 도 5에 도시된 두 번째 데이터 읽기 방법을 통한 메모리 블록들 간 페이지 버스트 읽기의 일 예를 도시한다. 먼저, 외부 제어기로부터 명령이 입력된 이후에, 메모리 블록 BLK (X) 내 페이지들 A 및 B를 선택하기 위한 주소 정보가 입력된다. 그 이후에, 명령이 입력되면, 상기 반도체 메모리 (10)는 이 명령에 따라서 메모리 블록들 간의 페이지 버스트 읽기를 수행한다.

메모리 블록 BLK (X) 상에서 수행된 버스트 읽기 종료 이전에, 외부 제어기로부터 명령이 입력되며, 그리고 메모리 블록 BLK (Y) 내 페이지들 A+1 및 B+1을 선택하기 위한 주소 정보가 입력된다. 여기에서 상기 제어기 (140)는 클록 신호를 중지시킴으로써 상기 캐시 레지스터 CR로부터의 데이터 출력을 또한 일시적으로 중지시킬 수 있을 것이다. 이 경우에, 상기 주소 정보는 상기 주소 레지스터 (120)에 임시로 저장된다. 그 이후에, 명령이 외부 제어기로부터 입력되면, 상기 제어기 (140)는 중지되었던 다음 데이터부터 시작하여 캐시 레지스터 CR로부터 다시 데이터를 출력하는 것을 시작한다. 상기 메모리 블록 BLK (X) 내 마지막 페이지들 AM 및 BM의 데이터가 출력되기 이전에, 다음 메모리 블록 BLK (Y) 내 페이지들 A+1 및 B+1의 데이터는 상기 페이지 버퍼 PB로 전송된다. 그 이후에, 마지막 페이지 BM의 데이터가 출력된 이후에, 페이지 A+1의 데이터가 상기 페이지 버퍼 PB로부터 상기 캐시 레지스터 CR로 전송된다. 따라서, 메모리 블록들 간의 고속의 페이지 버스트 읽기가 실현될 수 있다. 더욱이, 연속적인 버스트 읽기를 달성하기 위해서, 다음 메모리 블록 BLK (Y) 내 페이지들을 선택하기 위한 명령을 입력하는 것이 마지막 페이지들 AM 및 BM의 출력이 시작된 이후의 기간 동안에는 금지된다.

본 발명의 범위나 사상으로부터 벗어나지 않으면서도 본 발명의 구조에 다양한 수정들 및 변형들이 만들어질 수 있다는 것은 본 발명이 속한 기술분야에서의 통상의 지식을 가진 자들에게는 자명할 것이다. 전술한 것을 고려하여, 본 발명에 대한 수정들 및 변형들이 이어지는 청구항들 및 청구항들의 등가 범위 내에 위치한다면, 본 발명은 그 수정들 및 변형들을 커버하는 것으로 의도된 것이다.

본 발명은 비-휘발성 반도체 메모리, 더 상세하게는, NAND 플래시 메모리를 이용하는 분야에서 사용될 수 있다.

Claims

비-휘발성 반도체 메모리의 데이터를 읽는 방법으로서,
상기 비-휘발성 반도체 메모리는 메모리 어레이, 페이지 버퍼 및 데이터 레지스터를 포함하고,
상기 메모리 어레이는 복수의 메모리 셀들을 포함하며,
상기 페이지 버퍼는 상기 메모리 어레이 내 주소 정보에 따라서 선택된 페이지들로부터 전송된 데이터를 저장하며, 그리고
상기 데이터 레지스터는 상기 페이지 버퍼로부터 데이터를 수신하며, 그리고 그 수신한 데이터를 클록 신호에 따라서 직렬로 출력하고,
상기 메모리 어레이는 적어도 제1 메모리 평면 및 제2 메모리 평면을 포함하며, 그리고
적어도 상기 제1 메모리 평면 및 제2 메모리 평면의 선택된 페이지들의 데이터는 상기 페이지 버퍼로 동시에 전송되며,
상기 데이터를 읽는 방법은,
상기 제1 메모리 평면의 제1 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하는 단계; 및
상기 제2 메모리 평면의 제2 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제1 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하는 단계를 포함하며,
상기 제1 메모리 평면의 제1 페이지 및 상기 제2 메모리 평면의 제1 페이지는 제1 주소 정보에 따라서 상기 메모리 어레이의 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 제1 메모리 블록 내에서 선택되며, 그리고
상기 제1 메모리 평면의 제2 페이지 및 상기 제2 메모리 평면의 제2 페이지는 제2 주소 정보에 따라서 상기 메모리 어레이의 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 제2 메모리 블록 내에서 또는 상기 제1 메모리 블록 내에서 선택되는, 방법.
제1항에 있어서,
적어도 두 개의 불연속적인 페이지들을 선택할 수 있는 적어도 두 개의 주소 정보를 입력하는 단계;
상기 적어도 두 개의 주소 정보를 저장하는 단계;
상기 적어도 두 개의 주소 정보 내의 상기 제1 주소 정보에 따라 상기 메모리 어레이의 제1 메모리 평면 및 제2 메모리 평면의 제1 페이지들을 선택하는 단계;
상기 제1 페이지의 데이터를 상기 페이지 버퍼로 전송하는 단계; 및
제1 페이지의 데이터가 데이터 레지스터로부터 읽혀질 때에, 상기 적어도 두 개의 주소 정보 내 상기 제2 주소 정보에 따라 선택된 제1 메모리 평면 및 제2 메모리 평면의 제2 페이지들의 데이터를 상기 메모리 어레이로부터 상기 페이지 버퍼로 전송하는 단계를 더 포함하는, 방법.
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제1항에 있어서,
제1 메모리 평면 및 제2 메모리 평면의 상이한 메모리 블록들 내 페이지들을 선택할 수 있는 적어도 두 개의 주소 정보를 입력하는 단계;
그 적어도 두 개의 주소 정보를 저장하는 단계;
상기 적어도 두 개의 메모리 주소 정보 내 상기 제1 주소 정보에 따라서 상기 메모리 어레이의 제1 메모리 평면 및 제2 메모리 평면의 상기 제1 메모리 블록 내 제1 페이지들을 선택하는 단계;
상기 제1 메모리 평면 및 제2 메모리 평면의 제1 메모리 블록 내 제1 페이지들로부터 마지막 페이지들까지의 데이터를 상기 페이지 버퍼로 순차적으로 전송하는 단계; 및
상기 제1 메모리 블록 내 마지막 페이지들의 데이터가 상기 데이터 레지스터로부터 읽혀질 때에, 상기 적어도 두 개의 주소 정보 내 상기 제2 주소 정보에 따라서 선택된 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 상기 제2 메모리 블록 내 상기 제2 페이지들의 데이터를 상기 메모리 어레이로부터 상기 페이지 버퍼로 전송하는 단계를 더 포함하는, 방법.
제1항에 있어서,
상기 제1 메모리 평면과 상기 제2 메모리 평면의 제1 페이지들을 선택할 수 있는 상기 제1 주소 정보를 입력하는 단계;
상기 제1 주소 정보에 따라 제1 메모리 평면과 제2 메모리 평면의 상기 제1 메모리 블록 내 상기 제1 페이지들을 선택하는 단계;
상기 제1 메모리 블록 내 마지막 페이지들을 읽기 전에, 제1 메모리 평면과 제2 메모리 평면의 상기 제2 메모리 블록 내 제2 페이지들을 선택할 수 있는 상기 제2 주소 정보를 입력하는 단계; 및
상기 제1 메모리 블록 내 마지막 페이지들의 데이터가 상기 데이터 레지스터로부터 읽혀질 때에, 상기 제2 주소 정보에 따라서 선택된 제1 메모리 평면과 제2 메모리 평면의 제2 메모리 블록 내 제2 페이지들의 데이터를 상기 메모리 어레이로부터 상기 페이지 버퍼로 전송하는 단계를 더 포함하는, 방법.
제6항에 있어서,
제2 주소 정보를 입력하기 위한 명령이 입력될 때에 상기 데이터 레지스터 상에서 수행된 버스트 읽기가 중단되며, 그리고
상기 데이터 레지스터는 상기 제2 주소 정보가 입력된 이후에 상기 버스트 읽기를 다시 시작하는, 방법.
제1항에 있어서,
상기 데이터 레지스터는 특정 주파수를 구비한 클록 신호의 라이징 에지 (rising edge) 및 폴링 에지 (falling edge) 중 적어도 하나에 동기하여 데이터를 출력하며,
제1 메모리 평면 및 제2 메모리 평면의 페이지들의 데이터를 상기 데이터 레지스터로부터 출력하기 위한 시간 t1은 상기 메모리 어레이로부터 상기 페이지 버퍼로 데이터를 전송하기 위한 시간 t2보다 더 긴, 방법.
비-휘발성 반도체 메모리로서,
메모리 어레이, 페이지 버퍼 및 데이터 레지스터를 포함하고,
상기 메모리 어레이는 복수의 메모리 셀들을 포함하며,
상기 페이지 버퍼는 상기 메모리 어레이 내 주소 정보에 따라서 선택된 페이지들로부터 전송된 데이터를 저장하며, 그리고
상기 데이터 레지스터는 상기 페이지 버퍼로부터 데이터를 수신하며, 그리고 그 수신한 데이터를 클록 신호에 따라서 직렬로 출력하고,
상기 메모리 어레이는 적어도 제1 메모리 평면 및 제2 메모리 평면을 포함하며, 그리고
적어도 상기 제1 메모리 평면 및 제2 메모리 평면의 선택된 페이지들의 데이터는 상기 페이지 버퍼로 동시에 전송되며,
상기 비-휘발성 반도체 메모리는,
상기 메모리 어레이의 적어도 제1 메모리 평면 및 제2 메모리 평면의 페이지들을 주소 정보에 따라서 선택하는, 선택 메커니즘; 및
상기 선택 메커니즘에 의해서 선택된 페이지들 상에서 수행된 데이터 읽기를 제어하는, 제어 메커니즘을 포함하며,
상기 제어 메커니즘이 상기 제1 메모리 평면의 제1 페이지의 데이터를 상기 데이터 레지스터로부터 출력할 때에, 상기 제어 메커니즘은 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하며, 그리고
상기 제어 메커니즘이 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 데이터 레지스터로부터 출력할 때에, 상기 제어 메커니즘은 상기 제1 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하며,
상기 제1 메모리 평면의 제1 페이지 및 상기 제2 메모리 평면의 제1 페이지는 제1 주소 정보에 따라서 상기 메모리 어레이의 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 제1 메모리 블록 내에서 선택되며, 그리고
상기 제1 메모리 평면의 제2 페이지 및 상기 제2 메모리 평면의 제2 페이지는 제2 주소 정보에 따라서 상기 메모리 어레이의 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 제2 메모리 블록 내에서 또는 상기 제1 메모리 블록 내에서 선택되는, 비-휘발성 반도체 메모리.
제9항에 있어서,
적어도 두 개의 불연속적인 페이지들을 선택할 수 있는 적어도 두 개의 주소 정보가 입력될 때에 그 적어도 두 개의 불연속적인 페이지들을 선택할 수 있는 상기 적어도 두 개의 주소 정보를 저장하는, 저장 메커니즘을 더 포함하며,
상기 제어 메커니즘이 상기 적어도 두 개의 주소 정보 내의 상기 제1 주소 정보에 따라 선택된 제1 메모리 평면 및 제2 메모리 평면의 제1 페이지들의 데이터를 상기 데이터 레지스터로부터 연속적으로 출력할 때에, 상기 제어 메커니즘은 상기 적어도 두 개의 주소 정보 내 상기 제2 주소 정보에 따라 선택된 제1 메모리 평면 및 제2 메모리 평면의 제2 페이지들의 데이터를 상기 메모리 어레이로부터 상기 페이지 버퍼로 전송하는, 비-휘발성 반도체 메모리.
삭제
제10항에 있어서,
상기 제어 메커니즘은 상기 적어도 두 개의 주소 정보 내 제1 주소 정보에 따라 상기 제1 메모리 평면 및 제2 메모리 평면의 제1 메모리 블록 내 제1 페이지들을 선택하고, 상기 제1 메모리 블록 내 상기 제1 페이지들로부터 마지막 페이지까지의 데이터 상에 버스트 읽기 동작을 수행하고, 그리고
상기 제어 메커니즘이 상기 제1 메모리 블록 내 마지막 페이지들의 데이터를 상기 데이터 레지스터로부터 출력할 때에, 상기 제어 메커니즘은 상기 적어도 두 개의 주소 정보 내 상기 제2 주소 정보에 따라서 선택된 제1 메모리 평면 및 제2 메모리 평면의 제2 메모리 블록 내 제2 페이지들의 데이터를 상기 메모리 어레이로부터 상기 페이지 버퍼로 전송하는, 비-휘발성 반도체 메모리.
비-휘발성 반도체 메모리의 데이터를 읽는 방법으로서,
상기 비-휘발성 반도체 메모리는 메모리 어레이, 페이지 버퍼 및 데이터 레지스터를 포함하고,
상기 메모리 어레이는 복수의 메모리 셀들을 포함하며,
상기 페이지 버퍼는 상기 메모리 어레이 내 주소 정보에 따라서 선택된 페이지들로부터 전송된 데이터를 저장하며, 그리고
상기 데이터 레지스터는 상기 페이지 버퍼로부터 데이터를 수신하며, 그리고 그 수신한 데이터를 클록 신호에 따라서 직렬로 출력하고,
상기 메모리 어레이는 적어도 제1 메모리 평면 및 제2 메모리 평면을 포함하며, 그리고
적어도 상기 제1 메모리 평면 및 제2 메모리 평면의 선택된 페이지들의 데이터는 상기 페이지 버퍼로 동시에 전송되며,
상기 데이터를 읽는 방법은,
상기 제1 메모리 평면의 제1 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제2 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하는 단계; 및
상기 제2 메모리 평면의 제2 페이지의 데이터가 상기 데이터 레지스터로부터 출력될 때에, 상기 제1 메모리 평면의 제2 페이지의 데이터를 상기 페이지 버퍼로부터 상기 데이터 레지스터로 전송하는 단계를 포함하며,
상기 데이터를 읽는 방법은,
적어도 두 개의 비연속 페이지들을 선택할 수 있는 적어도 두 개의 주소 정보를 입력하는 단계;
상기 적어도 두 개의 주소 정보를 저장하는 단계;
상기 적어도 두 개의 주소 정보 내 제1 주소 정보에 따라 상기 메모리 어레이의 상기 제1 메모리 평면의 제1 페이지 및 상기 제2 메모리 평면의 제1 페이지를 선택하는 단계;
상기 제1 페이지의 데이터를 상기 페이지 버퍼로 전송하는 단계; 및
상기 제1 페이지의 데이터가 상기 데이터 레지스터로부터 읽혀질 때에, 상기 적어도 두 개의 주소 정보 내 제2 주소 정보에 따라 선택된 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 상기 제2 페이지들의 데이터를 상기 메모리 어레이로부터 상기 페이지 버퍼로 전송하는 단계를 더 포함하며,
상기 제1 주소 정보는 상기 메모리 어레이의 상기 제1 메모리 평면 및 상기 제2 메모리 평면의 상기 제1 메모리 블록 내 상기 제1 페이지들을 선택하기 위한 것이며, 그리고 상기 제2 주소 정보는 상기 제1 메모리 블록 내 상기 제2 페이지들을 선택하기 위한 것인, 방법.