TWI482023B - 減少編程時間的記憶體裝置 - Google Patents

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TWI482023B TW099140353A TW99140353A TWI482023B TW I482023 B TWI482023 B TW I482023B TW 099140353 A TW099140353 A TW 099140353A TW 99140353 A TW99140353 A TW 99140353A TW I482023 B TWI482023 B TW I482023B
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Description

減少編程時間的記憶體裝置
本發明係關於一種非揮發性記憶體裝置，尤其是關於一種用來減少編程時間之非揮發性記憶體裝置。
非揮發性記憶體裝置，如NAND快閃記憶體裝置，典型地包括可電性抹除和可程式化的記憶體胞元。
NAND快閃記憶體裝置具有在每千位元組中幾十μs(微秒)的讀取時間和在每千位元組中數百微秒的編程時間。此外，NAND快閃記憶體裝置，根據其性質，在寫入操作前需要一抹除操作。抹除操作需占用數毫秒，如此延長了編程所需資料的時間。
例如，在來自外部主機寫入指令的事件中，隨著資料必須從外部主機傳送到快閃記憶體胞元以及胞元必須完成抹除和寫入的操作，儲存資料到一NAND快閃記憶體胞元就需要花費相當數量的時間。
本發明一具體實施例之一記憶體裝置包括：第一和第二平面，各自包含複數非揮發性記憶體胞元，第一和第二頁面緩衝器，各別地對應至該第一和第二平面；一輸入/輸出控制單元，配置以選擇性地控制儲存在該第一和第二頁面緩衝器中之資料的輸入/輸出路徑；一快閃式介面，連接到該輸入/輸出控制單元；及一主機，連接到該快閃式介面。
在下文中，根據本發明一具體實施例的半導體儲存系統，參照附圖如下所述。
首先，參考第1圖，係描述根據本發明一具體實施例之非揮發性記憶體裝置。
第1圖為根據一具實施例之非揮發性記憶體裝置的方塊圖。於此舉例之非揮發性記憶體裝置係為NAND快閃記憶體裝置。
參考第1圖，非揮發性記憶體裝置包括一記憶區域100、一快閃式介面200及一主機300。
該記憶區域100透過第一全域線組GIO0<0:31>和第二全域線組GIO1<0:31>連接到快閃式介面200。在此實施例中，第一全域線組GIO0<0:31>和第二全域線組GIO1<0:31>有32位元的資料頻寬。在此實施例中，第一全域線組GIO0<0:31>和第二全域線組GIO1<0:31>彼此互相不同，但它們實際上彼此相互關聯著。第一和第二全域線組，在作為參考的目的下，其係被命名來說明它們分別連接到各自的頁面緩衝器(120，140)。即是，第一全域線組GIO0<0:31>是連接到第一頁面緩衝器120的一信號線組，第二全域線組GIO1<0:31>是連接到第二頁面緩衝器140的一信號線組。不需要額外的信號來控制第一和第二全域線組GIO0<0:31>和GIO1<0:31>。當包含平面資訊和頁面資訊之一輸入位址對應的第一平面110和第二平面130在操作中時，各別地連接至第一平面110和第二平面130的頁面緩衝器120和140也可被驅動。
快閃式介面200透過資料輸入/輸出線IO連接到主機300。此外，快閃式介面200包括多個墊，供傳送到和接收自第一全域線組GIO0<0:31>和第二全域線組GIO1<0:31>的信號通過。例如，快閃式介面200可能有八個輸入/輸出線IO連接到主機300。快閃式介面200發送和接收來自主機300的控制指令、位址信號、和資料信號。
具體而言，記憶區域100包含多個平面110、130。
第一平面110(PLANE＃0)包括含有一記憶體胞元陣列的數個頁面。
第一頁面緩衝器120暫時儲存第一平面110中一頁的資料，使該頁面的讀取和寫入操作可被執行。接著，由對應之頁面緩衝器藉由一輸入位址而選擇的資料可藉由第一頁面緩衝器120的使用來被輸入或輸出。此外，一個典型的複製回存功能，可藉由第一頁面緩衝器120的使用來支持。
複製回存功能指的是使用頁面緩衝器120和140，將相同平面內特定頁面的資料傳輸至另一頁面，而不使用該記憶區域100外的外部主機300，從而支持在快閃記憶區域內的直接複製操作。
第二平面130(PLANE＃1)和第二頁面緩衝器140提供來對應第一平面110和第一頁面緩衝器120。
第二平面130包括含有一記憶體胞元陣列的數個頁面。第二頁面緩衝器140對應至該第二平面130的該等頁面。
根據本發明一具體實施例，一輸入/輸出控制單元150被提供在第一頁面緩衝器120和第二頁面緩衝器140之間，其控制第一頁面緩衝器120和第二頁面緩衝器140之資料的輸入/輸出路徑以回應控制信號EN。即是，輸入/輸出控制單元150藉由使用複製回存功能，複製不同平面之間的資料，而不會被限制在同一平面。
在習知的記憶體裝置，當儲存在第一平面110內某一頁的資料要被傳輸和儲存至第二平面130內的另一頁時，第一平面110的來源頁被讀取並儲存至第一頁面緩衝器120。然後，儲存的資料由主機300透過快閃式介面200被讀取，主機300再透過快閃式介面200提供已讀取的資料至第二頁面緩衝器140。隨後，儲存在第二頁面緩衝器140的資料被儲存至第二平面130的空頁中。
因此，傳統上不同頁面間的頁面使用以及使用快閃式介面200和主機300，使得資料的儲存需要花費很多時間。此外，在記憶區域100中還需有至少32條的全域線。換言之，有較少的輸入/輸出線(IO線)連接到快閃式介面200和主機300，通常是八條。即是，主機300將32位元的讀取資料分成八位元為一組以回應一預定的信號，並從快閃式介面200傳送和接收這些資料。因此，在習知的記憶體裝置，由於輸入和輸出記憶區域100的資料頻寬係不同於那些由主機300所傳輸和接收的資料頻寬，資料傳輸速度必然是受限的。
然而，根據本發明一具體實施例，當第一平面110內的來源頁面之資料被儲存至第二平面130的目標頁面時，輸入/輸出控制單元150使用複製回存功能，使得主機不被使用到。
在習知的複製回存功能中，來源頁面只能複製至位於同一頁面內之目標頁面中。
然而，根據本發明一具體實施例，當資料在不同平面的頁面間被轉移時，資料可在第一頁面緩衝器120和第二頁面緩衝器140之間被轉移來儲存資料，而無需使用主機300。因此，資料儲存時間可縮短，即使在來源平面不同於目標平面時亦然，因為主機300沒有被使用到。此外，資料傳輸是透過記憶區域100內的第一全域線組GIO0<0:31>和第二全域線組GIO1<0:31>來執行。因此，由於整個32位元的頻寬皆被使用，所以資料傳輸速率快。
輸入/輸出控制單元150控制不同平面110和130間的資料傳輸，將如下所描述。
第2圖為第1圖中之輸入/輸出控制單元150的方塊圖。
參考第2圖，輸入/輸出控制單元150包括第一開關區段152和第二開關區段154。
第一開關區段152可選擇性提供第一全域線組GIO0<0:31>至第二全域線組GIO1<0:31>的信號路徑和DQ墊DQ<0:31>，以回應一控制信號EN。
第二開關區段154可選擇性提供第二全域線組GIO1<0:31>至第一全域線組GIO0<0:31>的信號路徑和DQ墊DQ<0:31>，以回應一控制信號EN。
控制信號EN可藉由使用測試模式信號被開啟。即是，當複製回存功能係被使用而不受限於任何特定的平面時，控制信號EN可被開啟。此外，如上所述，DQ墊DQ<0:31>可被提供在快閃式介面200內。
因此，與習知技術相比，第一全域線組GIO0<0:31>不僅是連接至快閃式介面200內部的DQ墊DQ<0:31>，根據本發明的一具體實施例，第一全域線組GIO0<0:31>的信號也可傳輸至第二頁面緩衝器140以回應控制信號EN。同樣，第二全域線組GIO1<0:31>的信號也可傳輸至第一頁面緩衝器120。
即是，根據本發明一具體實施例，在沒有主機300參與之下，儲存在第一頁面緩衝器120的資料傳輸到第二頁面緩衝器140的信號路徑可被提供於記憶區域100內。
第3圖為第2圖第一開關區段152之電路圖。由於第二開關區段154的配置和工作原理類似於第一開關區段152，其詳細說明將同於第一個開關152而不再贅述。
參考第3圖，第一開關區段152包括多個傳輸單元1521、1522…等連接到第一全域線組GIO0<0:31>的各別全域線。
首先，第1傳輸單元1521連接第一全域線組GIO0<0:31>之第一全域線GIO0<0>至第二全域線組GIO1<0：31>之第一全域線GIO1<0>的信號路徑、或至DQ墊DQ<0>的信號路徑，以回應控制信號EN。
同樣地，第二傳輸單元1522選擇性地提供第一全域線組GIO0<0：31>之第二全域線GIO0<1>至第二全域線組GIO1<0：31>之第二全域線GIO1<1>的信號路徑、或至DQ墊DQ<0>的信號路徑，以回應控制信號EN。
第一傳輸單元1521包括第一傳輸閘極TR1、第二傳輸閘極TR2及反向器INV1。
同樣地，第二傳輸單元1522包括第三傳輸閘極TR3、第四傳輸閘極TR4及反向器INV2。
再次參考第1至3圖，將舉一例子描述當複製回存模式被實施時不需要被限制於特定的平面。
一例子為第一平面110來源頁面之資料被儲存在第二平面130的目標頁面。
在此時，一個典型的複製回存讀取指令是用來讀取第一平面110來源頁面之資料到第一頁面緩衝器120中。在此情況下，當給予複製回存的讀取指令時，對應第一平面110來源頁面之一位址會被輸入。
然後，控制信號EN被啟動以回應一新的複製回存指令(圖未示)，該複製回存指令不需要被限制到特定的平面。在此情況下，對應第二平面130目標頁面之一位址被輸入至新的複製回存指令中。
接著，第一傳輸閘極TR1被開啟，第二個傳輸閘極TR2被關閉，以回應已啟動的高位準之控制信號EN。
因此，第一全域線組GIO0<0:31>之第一全域線GIO0<0>的信號路徑可連接至第二全域線組GIO1<0：31>之第一全域線GIO1<0>。因此，在第一頁面緩衝器120的資料可以從第一全域線組GIO0<0:31>透過第二全域線組GIO1<0:31>傳輸，並儲存在第二頁面緩衝器140，同時保持32位元的頻寬。隨後，第二頁面緩衝器140的資料可被傳輸和儲存至對應該位址之第二平面130的目標頁面中。
當給予一個正常的指令時，控制信號EN被關閉。在此情況下，第二傳輸閘極TR2被開啟和第一傳輸閘極TR1被關閉，以回應至停用的低位準控制信號EN。因此，第一全域線組GIO0<0:31>之第一全域線GIO0<0>的信號被傳輸至DQ墊DQ<0>。
根據本發明的一具體實施例，資料不受平面限制的實際編程時間可包括：從第一平面110讀取來源資料到第一頁面緩衝器120所需的時間tR、使用第一全域線組GIO0<0:31>和第二全域線組GIO1<0:31>來傳輸該來源資料所需的時間tTR、及從第二頁面緩衝器140儲存資料至第二平面130目標頁面所需的編程時間tPROG。
即是，在快閃式介面200和主機300之間傳輸8位元(1位元組)的資料單位，和再次從主機300至快閃式介面200所花費的時間可被減少。頻繁地牽扯主機300會增加系統負載，且不可避免地妨礙資料處理速度。
根據上述之具體實施例，可提供簡單的交換電路，且複製回存指令可直接用於控制該記憶區域中不同平面間的資料傳輸。由於資料的儲存係執行於不需被傳輸至主機300而必須保持相同頻寬的情況下，因而可減少資料傳輸時間和資料編程時間。
熟悉此技術之人應理解的是，本發明可實行在其他具體實施例而不改變其技術理論或必要特徵，因此，上述具體實施例僅為範例，而不是限制。本發明的範圍是由後數之申請專利範圍所提供，而不是由上面的詳細說明。在本專利之申請專利範圍，包括所有的變化及其修正，皆應為本發明範圍的一部分。
100．．．記憶區域
110．．．第一平面
120．．．第一頁面緩衝器
130．．．第二平面
140．．．第二頁面緩衝器
150．．．輸入/輸出控制單元
152．．．第一開關區段
1521‧‧‧第一傳輸單元
1522‧‧‧第二傳輸單元
154‧‧‧第二開關區段
200‧‧‧快閃式介面
300‧‧‧主機
TR1‧‧‧第一傳輸閘極
TR2‧‧‧第二傳輸閘極
TR3‧‧‧第三傳輸閘極
TR4‧‧‧第四傳輸閘極
INV1‧‧‧反向器
INV2‧‧‧反向器
EN‧‧‧控制信號
GIO0<0：31>‧‧‧第一全域線組
GIO1<0：31>‧‧‧第二全域線組
GIO0<0>‧‧‧第一全域線
GIO0<1>‧‧‧第二全域線
GIO1<0>‧‧‧第一全域線
GIO1<1>‧‧‧第二全域線
DQ<0>‧‧‧DQ墊
DQ<0：31>‧‧‧DQ墊
PLANE#0‧‧‧第一平面
PLANE#1‧‧‧第二平面
第1圖為根據一具體實施例之非揮發性記憶體裝置的方塊圖。
第2圖為根據第1圖之輸入/輸出控制單元的方塊圖
第3圖為根據第2圖之第一開關單元的電路圖。
100．．．記憶區域
110．．．第一平面
120．．．第一頁面緩衝器
130．．．第二平面
140．．．第二頁面緩衝器
150．．．輸入/輸出控制單元
200．．．快閃式介面
300．．．主機
EN．．．控制信號
GIO0<0:31>．．．第一全域線組
GIO1<0:31>．．．第二全域線組
PLANE#0．．．第一平面
PLANE#1．．．第二平面

Claims (6)

  1. 一種記憶體裝置，其係包含：第一和第二平面，各自包含複數非揮發性記憶體胞元；第一和第二頁面緩衝器，各別地對應至該第一和第二平面；一輸入/輸出控制單元，配置以選擇性地控制儲存在該第一和第二頁面緩衝器之資料的輸入/輸出路徑；一快閃式介面，係連接至該輸入/輸出控制單元；及一主機，連接至該快閃式介面，其中，當一控制信號被啟動時，該輸入/輸出控制單元允許儲存在該第一和第二頁面緩衝器的資料可彼此互相傳輸。
  2. 如申請專利範圍第1項所述之記憶體裝置，其中，該輸入/輸出控制單元選擇性地提供該第一與第二頁面緩衝器間的資料傳輸路徑或該快閃式介面與該第一和第二頁面緩衝器間的資料傳輸路徑，以回應該控制信號。
  3. 如申請專利範圍第2項所述之記憶體裝置，其中，於該第一和第二平面間的資料傳輸被允許在不包含該主機的狀態下時，該控制信號係啟動為一測試模式信號。
  4. 如申請專利範圍第2項所述之記憶體裝置，其中，當該控制信號被關閉時，該輸入/輸出控制單元提供該快閃式介面與該第一和第二頁面緩衝器之間的資料傳輸路徑。
  5. 如申請專利範圍第1項所述之記憶體裝置，更包含： 一第一全域線組，連接至該第一頁面緩衝器；及一第二全域線組，連接至該第二頁面緩衝器。
  6. 如申請專利範圍第5項所述之記憶體裝置，其中，該快閃式介面和該主機透過數條資料線彼此互相連接，該等資料線的數量小於該第一和第二全域線組的全域線數量。
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