JP5378664B2 - マルチ−ページコピーバック機能を有するフラッシュメモリー装置及びそのブロック置換方法 - Google Patents

Description

本発明は、集積回路メモリー装置に関し、より詳細には、不揮発性メモリー装置及びその方法に関する。

一般的にデータを記憶するための半導体メモリー装置は、揮発性メモリー装置と不揮発性メモリー装置に分類される。揮発性メモリー装置は、電源供給が中断されれば、記憶されたデータを失う。一方、不揮発性メモリー装置は、電源供給が中断されても記憶されたデータを維持する。したがって不揮発性メモリー装置は、電源供給が中断される可能性がある製品等に広く使われている。

通常、不揮発性メモリー装置は、電気的消去及びプログラムが可能な読み出し専用メモリー（ＥＥＰＲＯＭ、一般的に“フラッシュＥＥＰＲＯＭ装置”と称する）を含む。一般的にフラッシュＥＥＰＲＯＭ装置は、第１導電型（例えば、Ｐ型）の半導体基板、第２導電型（例えば、Ｎ型）の互い離隔されたソース及びドレーン領域、前記ソース及び前記ドレーン領域の間の基板に形成されたチャンネル領域、前記装置がプログラムされた時、電荷キャリア（ｃｈａｒｇｅ ｃａｒｒｉｅｒｓ）を記憶するための浮遊ゲート及び前記チャンネル領域に対向し、前記浮遊ゲートの上に位置する制御ゲートを含む。通常的なフラッシュＥＥＰＲＯＭ集積回路メモリー装置は、ＮＡＮＤ型ＥＥＰＲＯＭセルの列単位アレイ（ｃｏｌｕｍｎ−ｂｙ−ｃｏｌｕｍｎ ａｒｒａｙ ｏｆ ＮＡＮＤ ＥＥＰＲＯＭ ｃｅｌｌｓ）を含む。前記アレイ等の一般的構造が非特許文献１と非特許文献２に掲載されている。
尚、ナンドＥＥＰＲＯＭセルを有するアレイの概略図及び断面図がＳｕｈ等による特許文献１に詳細に開示されている。

フラッシュメモリー装置の動作は、一般的に３種のモード、即ち、プログラム動作、消去動作及び読み出し動作に分れる。フラッシュＥＥＰＲＯＭ装置のプログラム動作は、第１正の電圧によってソース領域に対してドレーン領域をバイアシング（ｂｉａｓｉｎｇ）するし、前記第１正の電圧より高い第２正の電圧によって制御ゲートをバイアシングする。前記制御ゲート上に如何なる電荷も格納されていない時、このような電圧によって電子らの反転層チャンネル（ｉｎｖｅｒｓｉｏｎ−ｌａｙｅｒ ｃｈａｎｎｅｌ）がソース領域とドレーン領域との間の基板に形成される。広く公知された通り、ドレーン−ソース電圧（ｄｒａｉｎ−ｔｏ−ｓｏｕｒｃｅ ｖｏｌｔａｇｅ）がこの電子らを前記チャンネルを通じて前記ドレーン領域へ加速させる。前記ドレーン領域で電子は、十分大きい運動エネルギー（ｋｉｎｅｔｉｃ ｅｎｅｒｇｙ）を有するため、一般的に熱電子（ｈｏｔ ｅｌｅｃｔｒｏｎ）と称する。前記制御ゲートによって高い正の電圧が印加されて前記浮遊ゲートとチャンネル領域とを分離するトンネル酸化膜（ｔｕｎｎｅｌｉｎｇ ｏｘｉｄｅ ｌａｙｅｒ）内に電界（ｅｌｅｔｒｉｃ ｆｉｅｌｄ）が形成される。前記電界は、熱電子を引き寄せ、トンネルリング工程によって前記制御ゲートとチャンネル領域との間に位置された前記浮遊ゲートに向かって前記熱電子を加速させる。以後前記浮遊ゲートは、電荷を蓄積して捕獲する。前記浮遊ゲートを充電する工程は、自己制限方式（ｓｅｌｆ−ｌｉｍｉｔｉｎｇ）の工程である。前記浮遊ゲートの上に蓄積される電荷は、前記チャンネル領域のドレーン側からの熱電子をこれ以上加速させることができない瞬間まで前記トンネル酸化膜内の電界の長さを減少させる。

広く公知された通り、多量の捕獲された電荷（電子ら）が浮遊ゲートの上に蓄積されることによってソース領域、ドレーン領域、チャンネル領域、及び制御ゲートを含む電界効果トランジスターの有効スレショルド電圧（ｅｆｆｅｃｔｉｖｅ ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ：Ｖｔｈ）が増加する。前記有効スレショルド電圧が十分に増加すると、読み出し動作の間に所定の読み出し電圧が前記制御ゲートに印加される時（即ち、Ｖｔｈ＞Ｖｒｅａｄ）、前記電界効果トランジスターは、非電導性“オフ”状態（ｎｏｎｃｏｎｄｕｃｔｉｖｅ “ｏｆｆ” ｓｔａｔｅ）が維持される。この状態（プログラムされた状態）でＥＥＰＲＯＭ装置は、論理値“０”を記憶していると称する。一旦プログラムされると、前記ＥＥＰＲＯＭ装置は、長時間電源が遮断されたり、或いはターン−オフされたりしても高いスレショルド電圧を維持する。

フラッシュＥＥＰＲＯＭ装置の消去動作は、浮遊ゲートから記憶された電荷を除去することによってなされる。例えば、消去工程は、制御ゲートを接地させ、基板に正の電圧（例えば、１０〜２０ ｖｏｌｔｓ）を印加することによって実行できる。したがってフラッシュＥＥＰＲＯＭ装置は、セルアレイの多くの部分でバルク消去（ｂｕｌｋ ｅｒａｓｕｒｅ）が要求される。これは、高い基板電圧の印加効果が一般的に単一ＥＥＰＲＯＭセルに限定されないためである。

フラッシュＥＥＰＲＯＭ装置の読み出し動作は、一般的に同一なＥＥＰＲＯＭ装置又はセルの列、即ちページを連結するワードラインを通じて所定の読み出し電圧Ｖｒｅａｄを制御ゲートに印加して同一ＥＥＰＲＯＭセルの列を連結するビットラインを通じてドレーン領域に正の電圧を印加することによってなされる。ＥＥＰＲＯＭ装置がプログラムされると、前記ＥＥＰＲＯＭ装置は、ドレーン電流（Ｉｄｓ）を導電させないでビットラインは、正の電圧に維持される。しかしＥＥＰＲＯＭ装置がプログラムされなかったか、或いは消去されたら、前記ＥＥＰＲＯＭ装置は、ビットラインを十分に導電させて接地電圧ＧＮＤに下降させる。この状態で前記ＥＥＰＲＯＭ装置は、論理値“１”を記憶していると称する。したがって前記ビットライン電圧と電流を監視（ｍｏｎｉｔｏｒｉｎｇ）することによって前記ＥＥＰＲＯＭ装置のプログラムされた状態を決定できる。

読み出し動作を実行する間に第１アドレスのメモリーセルの第１ページから読み出されたデータを前記第１アドレスと異なる第２アドレスのメモリーセルの第２ページコピーするページコピー動作（ｐａｇｅ ｃｏｐｙ ｏｐｅｒａｔｉｏｎ）が必要である。通常的なページコピー動作は、アレイ内のメモリーセルの第１ページからページバッファーへ、ついで前記ページバッファー外部の記憶装置へと、データを読み出す段階を含む。前記記憶装置のデータが前記ページバッファーに復帰し、前記復帰されたデータが通常的プログラム動作を利用して前記メモリーセルの第２ページ内にプログラムされる。しかし通常的ページコピー動作は、外部記憶装置を必要とする。一般的にこのような外部記憶装置は、ページバッファーから直列にローディングされ、前記ページバッファーに直列に（ｓｅｒｉａｌｌｙ）ダウンロードされなければならないので長い時間が必要とする。

上述した問題を解決するために、多様なページコピー動作について研究されてきた。例えば、一つの通常的方法によれば、第１ページデータがその反転データが維持されたページバッファー内で読み出される。その後、前記反転データは、第２ページアドレスのメモリーに記憶される。しかし第１ページからの元のデータ（ｏｒｉｇｉｎａｌ ｄａｔａ）のコピーデータが“真（ｔｒｕｅ）”コピーデータに記憶されないで反転されたコピーデータで記憶されるので、このようなページコピー動作は、限界がある。したがって後続の読み出し動作で反転されたコピーデータが真のコピーデータとして処理されると、データエラーが起こりうる。

特許文献２では、コピーデータが反転されたコピーデータであるか真コピーデータであるかを判断する方法が開示されている。この方法によれば、ページコピーフラグセル（ｐａｇｅ ｃｏｐｙ ｆｌａｇ ｃｅｌｌ）を有する集積回路メモリー装置が提供されている。前記集積回路メモリー装置は、メモリーセルのアレイと前記メモリーセルとに連結された複数個のフラグセルを含む。前記複数のフラグセルは、前記メモリーセルの各ページが他のページのメモリーセルからの反転されたコピーデータを含むか否かを表すフラグを有する。前記フラグは、フラグＥＥＰＲＯＭセルに記憶されて対応するページデータが真のデータであるか、他のアドレスを有するその他のページからコピーされたページデータであるコピーデータであるか否かを表す論理値“１”（又は、論理値“０”）を構成する。ページがバッファーは、メモリーのページから読み出されたデータ、対応するフラグセルから読み出されたデータ、及び排他的論理和ゲート（ｅｘｃｕｌｓｉｖｅ ＯＲ ｇａｔｅ）からのデータを維持するように提供される。前記排他的論理和ゲートは、前記フラグが設定されると、前記ページバッファーによって出力されたデータを反転させ、前記フラグが設定されないと、元の出力データをパスさせる。前記発明は、エラーがあるコピーされたページが使われる可能性を解決するためのことであるが、相変らず長い時間がかかる問題が発生する。

上述したページコピー動作を実行するためのメモリー装置及び方法が開示されたが、ページコピー動作を実行するための改良されたメモリー装置及び方法が相変らず要求されている。
米国特許第５５４６３４１号明細書 米国特許第５９９６０４１号明細書 Ｂ．Ｐｒｉｎｃｅらのハンドブック"Ｓｅｍｉｃｏｎｄｕｔｏｒ Ｍｅｍｏｒｉｅｓ"（Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ Ｌｔｄ．、１９９１の６０３−６０４頁に示した図１１．５８と図１１．５９の断面図と概略図 Ｍ．Ｍｏｍｏｄｏｍｉらの論文"Ａｎ Ｅｘｐｅｒｉｍｅｎｔａｌ ４−Ｍｂｉｔ ＣＭＯＳ ＥＥＰＲＯＭ ｗｉｔｈ ａ ＮＡＮＤ ｓｔｒｕｃｔｕｒｅｄ Ｃｅｌｌ"（ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ， Ｖｏｌ．２４、Ｎo．５、１２３８頁、Ｏｃｔｏｂｅｒ（１９８９））

本発明は、上述の課題を解決するためのものであって、その目的は、マルチ−コピーバック動作を実行するための方法、装置及びシステムを提供する。

上述した本発明の目的を達成するための実施形態によれば、複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置内でマルチ−ページコピーバックプログラムを実行するための方法を提供する。
前記方法は、生成されたマルチ−ページコピーバックプログラム命令に応答して第１アドレスを有するメモリーブロックのデータページを置換する段階と、前記データページの第１アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、前記第１アドレスと前記記憶されたアドレスが相違なることと判別されると、前記第１アドレスを増加（ｉｎｃｒｅｍｅｎｔ）させる段階と、前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階と前記第１アドレス増加段階を反復する段階とを含む。

本発明の実施形態によれば、置換えたページの状態を判別できる。もう一つの実施形態においては、置換えた全てのページの状態を判別できる。前記マルチ−ページコピーバックプログラムは、保留及び／又は再開できる。

本発明のもう一つの実施形態によれば、前記マルチ−ページコピーバックプログラム命令を生成する段階は、ホストからマルチ−ページコピーバック命令を受信する段階と前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階を含むことができる。

本発明の目的を達成するための他の実施形態によれば、複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置のデータプログラム及び／又は読み出し方法を提供する。前記方法は、前記不揮発性メモリー装置のプログラム／読み出し動作の間にプログラム／読み出しエラーを検出する段階と、エラーが検出されたメモリーブロックの中に一つのページのアドレスを記憶する段階と、マルチ−ページコピーバックプログラム命令を受信する段階と、前記マルチ−ページコピーバック動作を実行する段階と、生成されたマルチ−ページコピーバックプログラム命令に応答して第１アドレスを有するメモリーブロックのデータページを置換する段階と、前記データページの第１アドレスとエラーが検出されたページの記憶されたアドレスが同一であるか否かを判別する段階と、前記第１アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第１アドレスを増加させる段階と、前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階と前記第１アドレス増加段階を反復する段階とを含む。

本発明の目的を達成するための他の実施形態によれば、不揮発性メモリー装置内の複数個のデータページを含むメモリーブロックを置換する方法を提供する。前記方法は、前記不揮発性メモリー装置のプログラム／読み出し動作の間にプログラム／読み出しエラーを検出する段階と、プログラム／読み出しエラーが検出されたメモリーブロックのデータページの中から一つのページのアドレスを記憶する段階と、プログラム又は読み出しエラーに応答してマルチ−ページコピーバック命令を受信する段階と、前記エラーページの記憶されたアドレスが到達される時まで、前記マルチ−ページコピーバック命令に応答して前記メモリーブロックのデータページを置換する段階とを含む。

本発明の目的を達成するための他の実施形態によれば、不揮発性メモリー装置を提供する。前記不揮発性メモリーは、複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム／読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、前記エラーが発生したページは、関連したエラーページアドレスを有し、前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成される。

本発明の実施形態によれば、前記制御ユニットは、メモリー制御機と前記メモリー制御機に接続されたアドレス発生器をさらに含むことができる。前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページと同一である時まで、前記ページアドレスを増加させて前記メモリーアドレスが到達することを表すメモリー制御機にフラグ信号を提供するように構成できる。

本発明のもう一つの実施形態によれば、前記制御ユニットは、前記アドレス発生器と前記メモリー制御機に接続されたプログラム／読み出し制御機をさらに含むことができる。前記プログラム／読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信して前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成できる。

本発明のもう一つの実施形態によれば、前記メモリー制御機は、前記プログラム／読み出し制御機に前記少なくとも一つの単一ページコピーバック命令を提供するように構成できる。

本発明のもう一つの実施形態によれば、前記アドレス発生器は、前記単一ページコピーバック動作の開始を表す前記プログラム／読み出し制御機から命令を受信して前記命令に応答してページアドレスを増加させるように構成されるカウンターと、前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されるレジスターと、前記増加されたアドレスと前記エラーページアドレスが互いに同一である時まで、前記増加されたアドレスと前記エラーページアドレスを比較してエラーメモリーアドレスが到達することを表す前記メモリー制御機に前記フラグ信号を提供するように構成される比較器を含むことができる。

本発明のもう一つの実施形態によれば、前記不揮発性メモリー装置は、制御ユニットに接続され、前記エラーページアドレスが前記増加されたページアドレスと同一である時まで、前記メモリーブロックのページにデータプログラム／読み出し動作を実行するように構成されるプログラム／読み出し回路をさらに含むことができる。また前記制御ユニットは、前記プログラム／読み出し回路に接続される検証回路をさらに含むことができる。前記検証回路は、各ページを置換した後に状態をチェックして前記チェックされた状態をプログラム／読み出し制御機へ提供するように構成できる。

本発明のもう一つの実施形態によれば、前記制御ユニットは、前記メモリー制御機に接続され、置換動作を保留及び／又は再開するように構成される保留及び再開回路をさらに含むことができる。

本発明の目的を達成するための他の実施形態によれば、システムが提供されている。前記システムは、電気的に連結されたマイクロプロセッサー、使用者インターフェース及びモデムと、前記マイクロプロセッサー、前記使用者インターフェース及び前記モデムに電気的に連結された不揮発性メモリー装置を含む。前記不揮発性メモリー装置は、複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム又は読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットを含む。前記エラーが発生したページは、関連したエラーページアドレスを持って、前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成される。

本発明の他の実施形態によれば、前記システムは、前記マイクロプロセッサー、前記使用者インターフェース、前記モデム及び前記不揮発性メモリー装置に電気的に連結するバッテリーをさらに含んで携帯用電子装置内に提供されている。

本発明の目的を達成するためのもう一つの実施形態によれば、システムが提供されている。前記システムは、電気的に連結されたマイクロプロセッサー、使用者インターフェース及びモデムと、前記マイクロプロセッサー、前記使用者インターフェース及び前記モデムに電気的に連結して複数個のデータページを有する少なくとも一つのメモリーブロックを含む不揮発性メモリー装置と、前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム／読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットを含む。前記エラーが発生したページは、関連したエラーページアドレスを持って、前記マルチ−ページコピーバック命令は、前記エラーが発生したページが到達する時まで、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成される。

本発明の実施形態に従うマルチ−ページコピーバック動作は、制御ユニットからの命令に応答して自動的に実行される。特に、第１アドレスを有するメモリーブロックのデータページは、自動生成されたマルチ−ページコピーバックプログラム命令に応答して置換される。前記データページの第１アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する。前記第１アドレスが前記記憶されたアドレスと同一でなければ、前記第１アドレスを増加させる。前記置換及び判別段階は、前記増加されたアドレスが前記記憶されたアドレスと同一であるか否かが判別される時まで、反復される。これによってマルチ−コピーバック動作が速くて效果的に実行できる。

以下本発明の多様な実施形態が添付された図面を参照して詳細に説明される。前記添付された図面で同一構成要素には、同一参照符号が併記される。
図１は、本発明の実施形態に従うフラッシュメモリー装置のブロック図である。
図１を参照すれば、フラッシュメモリー装置１００は、（株）大韓民国三星電子によって提供されていたワンナンド（Ｏｎｅ ＮＡＮＤ^ＴＭ）フラッシュメモリー装置である。前記フラッシュメモリー装置１００は、メモリーコア１１０と制御ユニット１２０とを含む。前記メモリーコア１１０は、少なくとも一つ以上のメモリーブロックＭＢ０，ＭＢ１，…、ＭＢ（ｎ−１）で構成される。前記メモリーブロックＭＢ０，ＭＢ１，…、ＭＢ（ｎ−１）各々は、複数個のデータページを含む。本実施形態によれば、前記メモリーブロックＭＢ０，ＭＢ１，…、ＭＢ（ｎ−１）は、フラッシュメモリーセルを含む。

前記制御ユニット１２０は、前記メモリーコア１１０に連結され、アドレス発生器１３０を含む。前記制御ユニット１２０は、本発明の実施形態に従うマルチ−ページコピーバック命令を実行するように構成される。前記マルチ−ページコピーバック命令は、前記メモリーブロックＭＢ０，ＭＢ１，…、ＭＢ（ｎ−１）の中に何れか一つのブロックに記憶されたデータページのプログラム／読み出しエラー１４０に応答してホスト（図示せず）から受信できる。エラーページ１４０は、これに関連するエラーページアドレスを有する。前記エラーページ１４０と関連するエラーページアドレスが前記アドレス発生器１３０に記憶される。例えば、前記ホストから受信されたマルチ−ページコピーバック命令は、前記エラーページアドレスが到達する時まで、データの複数個のページの中に少なくとも１つに対する置換工程を開始する。

図２は、本発明の実施形態に従うフラッシュメモリー装置の詳細ブロック図である。
図２を参照すれば、フラッシュメモリー装置２００は、ホスト２９０に連結され、図１を参照して説明されたメモリーコア２１０と制御ユニット２２０を含む。図１で上述した通り、前記ホスト２９０は、マルチ−ページコピーバック命令を前記制御ユニット２２０へ提供できる。前記制御ユニット２２０は、メモリー制御機２５０、アドレス発生器２３０、プログラム／読み出し制御機２５５、状態モジュール２６０、及び検証回路２６５で構成される。図２に示したように前記制御ユニット２２０のメモリー制御機２５０、アドレス発生器２３０、プログラム／読み出し制御機２５５、状態モジュール２６０、及び検証回路２６５が個別的に構成されているが、本発明は、これに限定されない。例えば、前記制御ユニット２２０の一つ以上の構成要素は、本発明の思想を逸脱しない範囲内で結び付くことができる。

図２に示したように、前記アドレス発生器２３０は、前記メモリー制御機２５０に連結する。前記メモリー制御機２５０は、前記アドレス発生器２３０内のエラーページアドレスを設定するように構成され、前記アドレス発生器２３０は、増加されたページアドレスが前記メモリー制御機２５０によって設定された前記エラーページアドレスと同一になる時まで、ページアドレスを増加させるように構成される。この実施形態において、前記アドレス発生器２３０は、エラーメモリーアドレスが到達することを表す前記メモリー制御機２５０へフラグ信号を提供する。前記アドレス発生器２３０は、本発明の思想を逸脱しない範囲内で通常の技術を持った者（以下“当業者”）に広く公知された任意の方法を利用して前記メモリー制御機２５０によって前記アドレス発生器２３０内に設定されたエラーメモリーアドレスが到達することを表すことは、明確である。

前記プログラム／読み出し制御機２５５は、図２に示したように、前記アドレス発生器２３０とメモリー制御機２５０に連結される。前記プログラム／読み出し制御機２５５は、前記メモリー制御機２５０から少なくとも一つの単一ページコピーバック命令（ｓｉｎｇｌｅ−ｐａｇｅ ｃｏｐｙｂａｃｋ ｃｏｍｍａｎｄ）を受信してこれに応答して単一ページコピーバック動作を開始するように構成される。上述した通り、前記メモリー制御機２５０は、前記ホスト２９０から受信されたマルチ−ページコピーバック命令に応答して前記少なくとも一つの単一ページコピーバック命令を前記プログラム／読み出し制御機２５５へ提供する。

また、図２を参照すれば、前記メモリーコア２１０は、１つ以上のメモリーブロック２７０ ＭＢ０，ＭＢ１，…、ＭＢ（ｎ−１）と、プログラム／読み出し回路２８０とを含む。前記プログラム／読み出し回路２８０は、前記制御ユニット２２０に接続され、前記エラーページアドレスが増加されたページアドレスと同一になる時まで、前記メモリーブロック２７０のページとしてデータをプログラム／読み出すように構成される。
この実施形態によれば、前記メモリーコア２４１０のプログラム／読み出し回路２８０は、行選択回路、列選択回路、ページバッファー回路、及び高電圧発生器で構成されることができ、これは、当業者に広く公知されている。
上述した通り、前記制御ユニット２２０は、検証回路２６５をさらに含む。前記検証回路２６５は、各ページが置換えた後、状態をチェックしてこのチェックされた状態を前記制御ユニット２２０のプログラム／読み出し制御機２５５へ提供するように構成された前記メモリーコア２１０のプログラム／読み出し回路２８０に接続される。

図３は、本発明の実施形態に従う詳細ブロック図である。
図３を参照すれば、アドレス発生器３３０は、カウンター３１５、レジスター３２５、及び比較器３３５を含む。前記カウンター３１５は、プログラム／読み出し制御機２５５から命令を受信されように構成される。また前記カウンター３１５は、単一ページコピーバック動作の開始を表示し、これに応答してページアドレスを増加させるように構成される。前記レジスター３２５は、メモリー制御機２５０によって設定されたエラーページアドレスを記憶するように構成される。前記比較器３３５は、前記増加されたページアドレスとエラーページアドレスが同一になる時まで、ページアドレスとエラーページアドレスを比較して前記エラーメモリーアドレスが到達することを表すフラグ信号をメモリー制御機２５０へ提供するように構成される。

図３に示した前記アドレス発生器３３０は、例示的な目的を達成するために提供されるが、本発明の実施形態は、このような構成に限定されない。本発明の実施形態に従うアドレス発生器は、本発明の思想を逸脱しない範囲内で多様な構成を有することができる。
以下、本発明の実施形態に従う不揮発性メモリー装置のデータプログラム、及び／又は読み出し動作過程を図４に示したフローチャートを参照して説明する。

上述した通り、前記不揮発性メモリー装置は、複数個のメモリーブロックを有するメモリーを含む。図４に示したように、ブロック４００において、前記不揮発性メモリー装置のプログラム／読み出し動作の間にプログラム／読み出しエラーが検出されたのか否かを判別することによってプロセスが開始される。もし、ブロック４００でプログラム／読み出しエラーが検出されないと、プログラム／読み出しエラーが検出される時まで、プロセスは、前記段階ブロック４００にとどまる。反対に、ブロック４００でプログラム／読み出しエラーが検出されると、プロセスは、次の段階ブロック４１０へ進行する。前記段階ブロック４１０では、エラーが検出された前記ブロックの中に何れか１つのブロックのページのアドレスが記憶（又は設定）される。上述した通り、前記メモリー制御機２５０は、前記アドレス発生器３３０のレジスター３２５内のエラーページのアドレスを設定するように構成できる。ブロック４２０では、マルチ−ページコピーバックプログラム命令が発生できる。上述した通り、前記マルチ−ページコピーバックプログラム命令は、前記メモリー制御機２５０側のホスト２９０から受信できる。前記メモリー制御機２５０は、前記命令を制御ユニット２５０のプログラム／読み出し制御機２５５へ提供できる。マルチ−ページコピーバックプログラムは、前記マルチ−ページコピーバック命令に応答して実行できる。前記マルチ−ページコピーバックプログラムは、図４に示したフローチャートの段階ブロック４３０乃至ブロック４５０を含む。

特に、ブロック４３０において、第１アドレスを有するメモリーブロックのデータページが前記生成されたマルチ−ページコピーバックプログラム命令に応答して置換できる。ブロック４４０でカウンター内のアドレスが増加し、ブロック４５０で前記データページの増加されたアドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かが判別される。ブロック４５０で前記アドレスが同一であることと判別されると、プロセスは、中止される。反対に、前記アドレスが同一でないと判別されると、前記アドレスがブロック４５０で同一であることと判別される時まで、前記段階ブロック４３０乃至ブロック４５０は、反復される。

本発明のこの実施形態では、置換動作は、図８のタイミング図に示したように置換えたページの状態を判別する段階を含む。本発明の他の実施形態では、前記段階ブロック４３０乃至ブロック４５０が反復される前に、図６のタイミング図に示したように置換えた全てのページの状態が判別できる。本発明のその他の実施形態では、前記段階ブロック４４０が実行された後に、マルチ−ページコピーバックプログラムを一時的に保留、及び／又は前記マルチ−ページコピーバックプログラムを再開できる。前記マルチ−ページコピーバックプログラムは、後述する保留及び再開回路（ｓｕｓｐｅｎｄ／ｒｅｓｕｍｅ ｃｉｒｃｕｉｔ）によって実行できる。

以下、図５乃至図８を参照して本発明の多様な実施形態に従うタイミングが説明される。
図５に示したように、一旦エラーページアドレスが設定されると、本発明の実施形態に従うマルチ−ページコピーバックプログラム５６７が実行される。図５のタイミング図で“ビジー（ｂｕｓｙ）”に表示された部分は、ブロック置換（ｂｌｏｃｋ ｒｅｐｌｃｅｍｅｎｔ）を表す。
図６のタイミング図に示したように、状態読み出し動作が全てのブロックに渡って実行できる。また図８のタイミング図に示したように、状態読み出し動作が各ページ後から実行できる。結論的に図７のタイミング図に示したように、状態読み出し動作は、プログラム／読み出しエラーが検出された時に実行できる。

図９は、本発明の実施形態に従うメモリー制御機のブロック図である。
図９を参照すれば、メモリー制御機９５０は、制御ロジック９５３、メモリーバッファー９５１、エラー訂正回路（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｉｒｃｕｉｔ：ＥＣＣ）９５９、及びレジスター９５７を含む。前記制御ロジック９５３は、本発明の思想を逸脱しない範囲内で、例えば、状態マシン（ｓｔａｔｅ ｍａｃｈｉｎｅ）によって提供できる。

図１０乃至図１２は、本発明の多様な実施形態に従うフラッシュメモリー装置を示すブロック図等である。図１０乃至図１２に示したブロック図は、図２に示したブロック図と類似であるので同一構成要素に対しては、同一参照符号が併記される。したがって図１０乃至図１２を参照して異なる点に関してのみを簡単に説明する。
図１０を参照すれば、メモリー制御機１０５０は、ホスト１０９０へ提供でき、制御ユニット１０２０内のインターフェース１０９５で置換できる。前記インターフェース１０９５は、当業者が本発明の実施形態によって動作できる任意のインターフェースでありうる。

図１１を参照すれば、保留及び再開回路１１８７は、制御ユニット１１２０内に提供できる。前記保留及び再開回路１１８７は、メモリー制御機１１５０に接続できる。また前記保留及び再開回路１１８７は、図４のフローチャートを参照して説明した通りに置換動作を一時的に保留及び／又は再開するように構成できる。
図１２を参照すれば、図１０と図１２の形態が結合された制御ユニット１２２０がホスト１２９０、及び保留及び再開回路１２８７を含む制御ユニット１２２０に提供されている。

図１３と図１４は、各々の本発明の実施形態に従うシステムの概略的ブロック図である。
図１３に示したように、システム１３００は、マイクロプロセッサー１３１０、使用者インターフェース１３２０、モデム１３５０、不揮発性メモリー装置１３４０、及びバス１３７５によって電気的に接続される選択バッテリー（ｏｐｔｉｏｎａｌ ｂａｔｔｅｒｙ）１３３０を含む。

前記使用者インターフェース１３２０は、当業者に広く公知された任意の人間―機械インターフェース（ｍａｎ−ｍａｃｈｉｎｅ ｉｎｔｅｒｆａｃｅ）、例えば、キーボード、タッチスクリーン、音声起動回路（ｖｏｉｃｅ ａｃｔｉｖａｔｄ ｃｉｒｃｕｉｔ）等で実現できる。前記システム１３００は、携帯用電子装置に内蔵できる。ここで“携帯用電子装置”や“携帯用端末機”という用語は、多重線路ディスプレー（ｍｕｌｔｉ−ｌｉｎｅ ｄｉｓｐｌａｙ）を具備した／具備しない携帯用無線電話機と、携帯用無線電話機にデータ処理機能、ファクシミリ、及びデータ通信機能を結合した個人携帯通信システム（ＰＣＳ）端末機と、無線電話機、無線呼出器、インターネット／イントラネット接続、ウェブブラウザー、オーガナイザー（ｏｒｇａｎｉｚｅｒ）、カレンダー、及び／又は全地球位置確認システム（ＧＰＳ）受信機が統合された携帯用情報端末機（ＰＤＡ）と、ゲーム機、オーディオ／ビデオプレーヤー、及び無線電話送受信機を含む通常的なラップトップ（ｌａｐｔｏｐ）、及び／又はパームトップ（ｐａｌｍｔｏｐ）携帯用コンピュータとを包括する。

前記不揮発性メモリー装置は、図３を参照して上述したメモリーと制御ユニットを含むことができる。特に、前記メモリーは、複数個のデータページを有する一つ以上のブロックを含むことができる。前記制御ユニットは、前記一つ以上のブロックのデータページのプログラム／読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成できる。エラーページは、これに関連したエラーページアドレスを有することができ、前記マルチ−ページコピーバック命令は、前記エラーページアドレスが到達する時まで、に複数個のデータページに中の少なくとも１つに対する置換工程を開始するように構成される。
図１４に示したように、システム１４００は、不揮発性メモリー装置１４６５と制御ユニット１４６０が別に提供されることを除ければ、図１３に示したシステム１３００と同一である。

以上のように本発明は、限定された実施形態と図面によって説明されたが、本発明は、前記の様々な実施形態に限定されるのではなく、本発明が属する分野で通常の知識を持った者であれば、このような記載から多様な修正及び変形が可能である。したがって、本発明の思想は、記載された特許請求の範囲によって把握されなければならず、これらの均等又は等価的変形は、本発明の思想の範囲内に属するものとする。

本発明の実施形態に従うフラッシュメモリーのブロック図である。 本発明の実施形態に従うフラッシュメモリーの詳細ブロック図である。 本発明の実施形態に従うブロック図である。 本発明の実施形態に従うマルチ−ページコピーバック動作を説明するためのフローチャートである。 本発明の実施形態に従うコピーバック動作を説明するためのタイミング図である。 本発明の実施形態に従う状態読み出し動作を説明するためのタイミング図である。 本発明の他の実施形態に従う状態読み出し動作を説明するためのタイミング図である。 本発明のもう一つの実施形態に従う状態読み出し動作を説明するためのタイミング図である。 本発明の実施形態に従うメモリー制御機のブロック図である。 本発明の実施形態に従うフラッシュメモリー装置のブロック図である。 本発明の他の実施形態に従うフラッシュメモリー装置のブロック図である。 本発明のもう一つの実施形態に従うフラッシュメモリー装置のブロック図である。 本発明の実施形態に従うシステムの概略的ブロック図である。 本発明の他の実施形態に従うシステムの概略的ブロック図である。

符号の説明

１００ フラッシュメモリー装置
１１０ メモリーコア
１２０ 制御ユニット
１３０ アドレス発生器
１４０ エラーページ
２３０ アドレス発生器
２５０ メモリー制御機
２６０ 状態モジュール
２５５ プログラム／読み出し制御機
２６５ 検証回路
２８０ プログラム／読み出し回路
２９０ ホスト
３１５ カウンター
３２５ レジスター
３３５ 比較器
１１８７ 保留及び再開回路
１３１０ マイクロプロセッサー
１３２０ 使用者インターフェース
１３３０ バッテリー
１３５０ モデム

Claims (30)

1. 複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置内でマルチ−ページコピーバックプログラムを実行するための方法において、
   生成されたマルチ−ページコピーバックプログラム命令に応答して第１アドレスを有するメモリーブロックのデータページを置換する段階と、
   前記データページの第１アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、
   前記第１アドレスと前記記憶されたアドレスが相違であることが判別されると、前記第１アドレスを増加させる段階と、
   前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第１アドレス増加段階を反復する段階とを含む
   ことを特徴とするマルチ−ページコピーバックプログラム実行方法。
2. 前記データページ置換段階は、置換えたページの状態を判別する段階以前に実行される
   ことを特徴とする請求項１に記載のマルチ−ページコピーバックプログラム実行方法。
3. 前記データページ置換段階及び前記第１アドレス増加段階を反復する段階は、置換えた全てのページ状態を判別する段階以前に実行される
   ことを特徴とする請求項１に記載のマルチ−コピーバックプログラム実行方法。
4. 前記第１アドレス増加段階は、前記マルチ−ページコピーバックプログラムを保留する段階以前に実行される
   ことを特徴とする請求項１に記載のマルチ−コピーバックプログラム実行方法。
5. 前記マルチ−ページコピーバックプログラムを保留する段階は、前記マルチ−ページコピーバックプログラムを再開する段階以前に実行される
   ことを特徴とする請求項４に記載のマルチ−コピーバックプログラム実行方法。
6. 前記マルチ−ページコピーバックプログラム命令を生成する段階は、
   ホストからマルチ−ページコピーバック命令を受信する段階と、
   前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階とを含む
   ことを特徴とする請求項１に記載のマルチ−コピーバックプログラム実行方法。
7. 複数個のメモリーブロックを有するメモリーを含む不揮発性メモリー装置のデータプログラム及び／又は読み出し方法において、
   前記不揮発性メモリー装置のプログラム／読み出し動作の間にプログラム／読み出しエラーを検出する段階と、
   エラーが検出されたメモリーブロックの中に含まれる複数のページの中のエラーが検出された一つのページのアドレスを記憶する段階と、
   マルチ−ページコピーバックプログラム命令を受信する段階と、
   前記マルチ−ページコピーバック動作を実行する段階と、
   前記マルチ−ページコピーバックプログラム命令に応答して第１アドレスを有するメモリーブロックのデータページを置換する段階と、
   前記データページの第１アドレスとエラーが検出されたページの記憶されたアドレスが同一であるか否かを判別する段階と、
   前記第１アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第１アドレスを増加させる段階と、
   前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第１アドレス増加段階を反復する段階とを含む
   ことを特徴とするデータ読み出しまたはデータプログラミング方法。
8. 前記データページ置換段階は、置換えたページの状態を判別する段階以前に実行される
   ことを特徴とする請求項７に記載のデータ読み出しまたはデータプログラミング方法。
9. 前記データページ置換段階及び前記第１アドレス増加段階を反復する段階は、置換えた全てのページ状態を判別する段階以前に実行される
   ことを特徴とする請求項７に記載のデータ読み出しまたはデータプログラミング方法。
10. 前記第１アドレス増加段階は、前記マルチ−ページコピーバックプログラムを保留する段階以前に実行される
    ことを特徴とする請求項７に記載のデータ読み出しまたはデータプログラミング方法。
11. 前記マルチ−ページコピーバックプログラムを保留する段階は、前記マルチ−ページコピーバックプログラムを再開する段階以前に実行される
    ことを特徴とする請求項１０に記載のデータ読み出しまたはデータプログラミング方法。
12. 前記マルチ−ページコピーバックプログラム命令を生成する段階は、
    ホストからマルチ−ページコピーバック命令を受信する段階と、
    前記ホストから受信されたマルチ−ページコピーバック命令に応答して少なくとも一つの単一ページコピーバック命令を生成する段階とを含む
    ことを特徴とする請求項７に記載のデータ読み出しまたはデータプログラミング方法。
13. 不揮発性メモリー装置内の複数個のデータページを含むメモリーブロックを置換する方法において、
    前記不揮発性メモリー装置のプログラム／読み出し動作の間にプログラム／読み出しエラーを検出する段階と、
    プログラム／読み出しエラーが検出されたメモリーブロックのデータページの中から一つのページのアドレスを記憶する段階と、
    プログラム又は読み出しエラーに応答してマルチ−ページコピーバック命令を受信する段階と、
    前記マルチ−ページコピーバック命令に応答して前記メモリーブロックのデータページを置換する段階とを含み、
    前記データページを置換する段階は、
    前記マルチ−ページコピーバックプログラム命令に応答して第１アドレスを有するメモリーブロックのデータページを置換する段階と、
    前記データページの第１アドレスが、エラーが検出されたページの記憶されたアドレスと同一であるか否かを判別する段階と、
    前記第１アドレスと前記記憶されたアドレスが同一でないと判別されると、前記第１アドレスを増加させる段階と、を含む
    ことを特徴とするメモリーブロック置換方法。
14. 前記データページを置換する段階は、
    前記増加されたアドレスと前記記憶されたアドレスが同一であることが判別される時まで、前記データページ置換段階及び前記第１アドレス増加段階を反復する段階をさらに含む
    ことを特徴とする請求項１３に記載のメモリーブロック置換方法。
15. 前記マルチ−ページコピーバック命令を受信する段階は、前記不揮発性メモリー装置との通信を通じてホストから前記マルチ−ページコピーバック命令を受信する段階を含む
    ことを特徴とする請求項１３に記載のメモリーブロック置換方法。
16. 複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、
    前記メモリーに接続され、前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム／読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
    前記エラーが発生したページは、関連したエラーページアドレスを有し、
    前記マルチ−ページコピーバック命令は、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成され、
    前記制御ユニットは、
    メモリー制御機と、
    前記メモリー制御機に接続されたアドレス発生器とをさらに含み、
    前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、
    前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページのアドレスと同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページのアドレスに到達したことを表すフラグ信号をメモリー制御機に提供するように構成される
    ことを特徴とする不揮発性メモリー装置。
17. 前記制御ユニットは、前記アドレス発生器及び前記メモリー制御機に接続されたプログラム／読み出し制御機をさらに含み、
    前記プログラム／読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信し、且つ前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成される
    ことを特徴とする請求項１６に記載の不揮発性メモリー装置。
18. 前記メモリー制御機は、前記プログラム／読み出し制御機に前記少なくとも一つの単一ページコピーバック命令を提供するように構成される
    ことを特徴とする請求項１７に記載の不揮発性メモリー装置。
19. 前記アドレス発生器は、
    前記単一ページコピーバック動作の開始を表す前記プログラム／読み出し制御機から命令を受信し、且つ前記命令に応答してページアドレスを増加させるように構成されたカウンターと、
    前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されたレジスターと、
    前記増加されたページアドレスと前記エラーページアドレスが互いに同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページアドレスに到達したことを表すフラグ信号を前記メモリー制御機に提供するように構成された比較器とを含む
    ことを特徴とする請求項１７に記載の不揮発性メモリー装置。
20. 制御ユニットに接続された前記エラーページアドレスが前記増加されたページアドレスと同一である時まで、前記メモリーブロックのページにデータプログラム／読み出し動作を実行するように構成されるプログラム／読み出し回路をさらに含む
    ことを特徴とする請求項１６に記載の不揮発性メモリー装置。
21. 前記制御ユニットは、前記プログラム／読み出し回路に接続される検証回路をさらに含み、
    前記検証回路は、各ページを置換した後に状態をチェックし、且つ前記チェックされた状態をプログラム／読み出し制御機へ提供するように構成される
    ことを特徴とする請求項２０に記載の不揮発性メモリー装置。
22. 前記制御ユニットは、前記メモリー制御機に接続された置換動作を保留及び／又は再開するように構成される保留及び再開回路をさらに含む
    ことを特徴とする請求項１６に記載の不揮発性メモリー装置。
23. 電気的に連結されたマイクロプロセッサー、使用者インターフェース、及びモデムと、
    前記マイクロプロセッサー、前記使用者インターフェース、及び前記モデムに電気的に連結された不揮発性メモリー装置とを含み、
    前記不揮発性メモリー装置は、
    複数個のデータページを有する少なくとも一つ以上のメモリーブロックを含むメモリーと、
    前記少なくとも一つ以上のメモリーブロックの中で一つのメモリーブロックのデータページのプログラム又は読み出しエラーに応答してホストから受信されたマルチ−ページコピーバック命令を実行するように構成される制御ユニットとを含み、
    前記エラーが発生したページは、関連したエラーページアドレスを有し、
    前記マルチ−ページコピーバック命令は、前記複数個のデータページの中から少なくとも一つのデータページに対して置換工程を開始するように構成され、
    前記制御ユニットは、
    メモリー制御機と、
    前記メモリー制御機に接続されたアドレス発生器とをさらに含み、
    前記メモリー制御機は、前記アドレス発生器内のエラーページを設定するように構成され、
    前記アドレス発生器は、ページアドレスが前記メモリー制御機によって設定されたエラーページのアドレスと同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページのアドレスに到達したことを表すフラグ信号をメモリー制御機に提供するように構成される
    ことを特徴とする不揮発性メモリー装置。
24. 前記マイクロプロセッサー、前記使用者インターフェース、前記モデム、及び前記不揮発性メモリー装置に電気的に連結するバッテリーをさらに含み、携帯用電子装置内に提供された請求項２３に記載の不揮発性メモリー装置を備える
    ことを特徴とするシステム。
25. 前記制御ユニットは、前記アドレス発生器と前記メモリー制御機に接続されたプログラ
    ム／読み出し制御機をさらに含み、
    前記プログラム／読み出し制御機は、前記メモリー制御機から少なくとも一つの単一ページコピーバック命令を受信し、且つ前記少なくとも一つの単一ページコピーバック命令に応答して単一ページコピーバック動作を開始するように構成される
    ことを特徴とする請求項２３に記載の不揮発性メモリー装置を備えるシステム。
26. 前記メモリー制御機は、前記プログラム／読み出し制御機に前記少なくとも一つの単一ページコピーバック命令を提供するように構成される
    ことを特徴とする請求項２５に記載のシステム。
27. 前記アドレス発生器は、
    前記単一ページコピーバック動作の開始を表す前記プログラム／読み出し制御機から命令を受信し、且つ前記命令に応答してページアドレスを増加させるように構成されたカウンターと、
    前記メモリー制御機によって設定されたエラーページアドレスを記憶するように構成されたレジスターと、
    前記増加されたページアドレスと前記エラーページアドレスが互いに同一になる時まで前記ページアドレスを増加させて、前記ページアドレスが前記エラーページアドレスに到達したことを表すフラグ信号を前記メモリー制御機に提供する
    ように構成された比較器とを含む
    ことを特徴とする請求項２５に記載のシステム。
28. 制御ユニットに接続され、前記エラーページアドレスが前記増加されたページアドレスと同一である時まで、前記メモリーブロックのページにデータプログラム／読み出し動作を実行するように構成されるプログラム／読み出し回路をさらに含む
    ことを特徴とする請求項２３に記載の不揮発性メモリー装置を備えるシステム。
29. 前記制御ユニットは、前記プログラム／読み出し回路に接続される検証回路をさらに含み、
    前記検証回路は、各ページを置換した後に状態をチェックし、且つ前記チェックされた状態をプログラム／読み出し制御機へ提供する
    ことを特徴とする請求項２８に記載のシステム。
30. 前記制御ユニットは、前記メモリー制御機に接続された置換動作を保留及び／又は再開するように構成される保留及び再開回路をさらに含む
    ことを特徴とする請求項２３に記載の不揮発性メモリー装置を備えるシステム。

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