KR100579027B1

KR100579027B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100579027B1
Application number: KR1020040106861A
Authority: KR
Inventors: 곤도요시히사
Original assignee: 가부시끼가이샤 도시바
Priority date: 2003-12-17
Filing date: 2004-12-16
Publication date: 2006-05-12
Also published as: US20050135183A1; JP2005182872A; KR20050061359A; US6967894B2

Abstract

본 발명은 톱 다운 설계를 가능하게 한 주변 회로를 갖는 불휘발성 반도체 기억 장치를 제공한다. 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 셀 어레이, 메모리 셀 선택을 행하는 디코더 및 데이터 판독 기입을 행하는 감지 증폭기를 갖는 메모리 코어 회로와, 데이터 판독 및 기입을 제어하는 메모리 컨트롤러를 포함하는 주변 회로를 갖고, 상기 메모리 컨트롤러는, 내부 클럭 신호를 발생하는 오실레이터와, 상기 내부 클럭 신호에 동기하여 상기 셀 어레이의 판독 및 기입의 타이밍 제어를 행하는 타이밍 제어 회로와, 외부 타이밍 신호와 상기 내부 클럭 신호에 기초하여, 상기 외부 타이밍 신호만을 클럭원으로 하는 제1 신호 기간과 상기 내부 클럭 신호를 클럭원으로 하는 상기 제1 신호 기간은 중첩되지 않는 제2 신호 기간을 갖는, 상기 주변 회로의 소정의 회로 영역의 타이밍 제어에 이용되는 혼합 클럭 신호를 생성하는 혼합 클럭 생성 회로를 갖는다.

메모리 코어 회로, 플립플롭, 메모리 칩, 데이터 버퍼

Description

불휘발성 반도체 기억 장치{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE}

도 1은 본 발명의 실시예에 따른 플래시 메모리 칩의 기능 블록 구성을 도시하는 도면.

도 2는 상기 플래시 메모리의 셀 어레이 구성을 도시하는 도면.

도 3은 상기 플래시 메모리의 메모리 컨트롤러 주변의 구체 구성을 도시하는 도면.

도 4는 상기 플래시 메모리의 메모리 컨트롤러 주변의 다른 구성예를 도시하는 도면.

도 5는 상기 플래시 메모리의 클럭 방식을 설명하기 위한 타이밍도.

도 6은 디지털 스틸 카메라에 적용한 실시예를 도시하는 도면.

도 7은 상기 디지털 스틸 카메라의 내부 구성을 도시하는 도면.

도 8a는 비디오 카메라에 적용한 실시예를 도시하는 도면.

도 8b는 텔레비전에 적용한 실시예를 도시하는 도면.

도 8c는 오디오 기기에 적용한 실시예를 도시하는 도면.

도 8d는 게임기기에 적용한 실시예를 도시하는 도면.

도 8e는 전자 악기에 적용한 실시예를 도시하는 도면.

도 8f는 휴대 전화에 적용한 실시예를 도시하는 도면.

도 8g는 퍼스널 컴퓨터에 적용한 실시예를 도시하는 도면.

도 8h는 퍼스널 디지털 어시스턴트(PDA)에 적용한 실시예를 도시하는 도면.

도 8i는 보이스 레코더에 적용한 실시예를 도시하는 도면.

도 8j는 PC 카드에 적용한 실시예를 도시하는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 칩

10 : 메모리 코어 회로

11 : 셀 어레이

12 : 로우 디코더

13 : 감지 증폭기 회로

20 : 메모리 컨트롤러

21 : 오실레이터

22 : 타이밍 제어 회로

23 : 혼합 클럭 생성 회로

30 : 주변 회로 영역

31 : 고전압 발생 회로

32 : 커맨드 회로

33 : 어드레스 회로

34 : 데이터 버퍼

35 : I/O 컨트롤 회로

36 : 직렬 컨트롤 회로

41 : 조합 논리 회로

FF1 : RS 플립플롭

FF2, FF3, FF4 : D 타입 플립플롭

OscClk : 내부 클럭 신호

MergeClk : 혼합 클럭 신호

Exec : 실행 플래그

SyncExec : 동기 실행 플래그

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM) 및 이것을 이용한 전자 장치에 관한 것이다.

NAND형 플래시 메모리는, 복수의 메모리 셀이 직렬 접속된 NAND 셀 유닛을 배열하여 구성되기 때문에, 대용량화가 가능한 EEPROM으로서 알려져 있다. NAND형 플래시 메모리에서는 통상, 워드선 방향의 NAND 셀 유닛의 집합인 블록 단위로 데이터 소거가 행해진다. 최근에는, 대용량화한 플래시 메모리의 데이터 재기입 성능을 향상시키기 위해서, 페이지 단위로 데이터 소거를 행하는 NAND형 플래시 메모리도 개발되어 있다(예를 들면, 특허 문헌 1 참조).

NAND형 플래시 메모리에 대표되는 EEPROM은, 셀 어레이와 디코더 및 감지 증 폭기 회로를 포함하는 코어 회로의 주변에, 복잡한 주변 회로를 갖는다. 구체적으로 주변 회로에는, 데이터 판독의 제어, 데이터 기입 및 소거의 시퀀스 제어를 행하는 컨트롤러, 외부로부터 공급되는 타이밍 신호에 의해 기동되어 동작하는 커맨드 회로나 어드레스 회로, 컨트롤러에 의해 제어되어 각 동작 모드에 필요한 고전압을 발생하는 고전압 발생 회로 등이 있다.

이들의 주변 회로 중 컨트롤러는, 내장 오실레이터의 출력 클럭에 동기하여 각종 타이밍 신호를 생성하는 동기형 회로이다. 이에 대하여, 커맨드 회로나 어드레스 회로는, 외부로부터 공급되는 타이밍 신호에 의해 기동되는 이벤트와, 컨트롤러로부터의 내부 타이밍 신호에 의해 동작하는 이벤트가 있는 비동기형 회로이다.

구체적으로 데이터 판독 동작을 설명한다. 외부로부터 기입 인에이블 신호 WEn과 함께, 커맨드 및 어드레스를 입력함으로써, 컨트롤러가 기동된다. 이 컨트롤러에 의해 타이밍 제어되어, 셀 어레이의 선택 셀의 데이터 판독이 행해진다. 그 내부 동작이 종료하면, 컨트롤러는 동작 정지한다. 그 후, 외부로부터 판독 인에이블 신호 REn을 입력하면, 감지 증폭기에 판독된 데이터를 칩 외부에 출력하는 동작이 행해진다.

이들 데이터 판독 동작에서, 예를 들면 어드레스 카운터는, 판독 인에이블 신호 REn에 따라서 인크리먼트한다. 데이터 기입 시이면, 어드레스 카운터는 기입 인에이블 신호 VVEn에 따라서 인크리먼트한다. 한편, 컨트롤러에 의해서 감지 증폭기의 데이터를 데이터 버퍼에 프리페치하는 동작이 있지만, 이 경우에는 어드레스 카운터는, 내부 클럭에 동기하여 인크리먼트한다.

특허 문헌 1 : 일본 특개평 10-302488호 공보

플래시 메모리의 주변 회로는, 상술된 바와 같이 비동기형 회로를 포함하는 복잡한 구성으로 되어 있다. 특히, 하나의 메모리 셀에서 다치 기억을 행하는 다치 메모리 기술을 도입하면, 주변 회로의 복잡함은 한층 증가한다. 이 때문에, 플래시 메모리의 개발 기간의 증대, 개발 자원의 증대가 큰 문제로 되어 있다.

통상의 논리 LSI의 설계에는, Verilog 등의 HDL을 이용하여 RTL 레벨의 설계를 행하고, 논리 합성 툴에 의해 회로를 생성하는 소위 톱 다운 설계가 적용된다. 그러나 이 방식은, 비동기 회로를 포함하는 플래시 메모리의 주변 회로 설계에는 그대로 적용할 수 없다.

본 발명은, 톱 다운 설계를 가능하게 한 주변 회로를 갖는 불휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 양태에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 셀 어레이, 메모리 셀 선택을 행하는 디코더 및 데이터 판독 기입을 행하는 감지 증폭기를 갖는 메모리 코어 회로와, 데이터 판독 및 기입을 제어하는 메모리 컨트롤러를 포함하는 주변 회로를 갖고, 상기 메모리 컨트롤러는, 내부 클럭 신호를 발생하는 오실레이터와, 상기 내부 클럭 신호에 동기하여 상기 셀 어레이의 판독 및 기입의 타이밍 제어를 행하는 타이밍 제어 회로와, 외부 타이밍 신호와 상기 내부 클럭 신호에 기초하여, 상기 외부 타이밍 신호 만을 클럭원으로 하는 제1 신호 기간과 상기 내부 클럭 신호를 클럭원으로 하는 상기 제1 신호 기간은 중첩되지 않는 제2 신호 기간을 갖는, 상기 주변 회로의 소정의 회로 영역의 타이밍 제어에 제공되는 혼합 클럭 신호를 생성하는 혼합 클럭 생성 회로를 갖는다.

<실시 형태>

이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.

도 1은 일 실시예에 따른 NAND형 플래시 메모리의 기능 블록 구성을 도시하고 있다. 메모리 칩(1)은, 메모리 코어 회로(10)와, 메모리 컨트롤러(20)를 포함하는 주변 회로를 갖는다. 메모리 코어 회로(10)는, 셀 어레이(11)와, 그 워드선 선택을 행하는 로우 디코더(워드선 드라이버를 포함함)(12)와, 셀 어레이(11)의 비트선에 접속되어, 데이터의 판독 및 기입을 행하는 감지 증폭기 회로(13)를 갖는다.

셀 어레이(11)는, 도 2에 도시한 바와 같이, 복수의 메모리 셀 M0∼M15를 직렬 접속하여 구성되는 NAND 셀 유닛 NU를 배열하여 구성된다. 셀 유닛 NU 내의 메모리 셀 M0∼M15의 제어 게이트는 각각 서로 다른 워드선 WL0∼WL15에 접속된다. NAND 셀 유닛 NU의 일단은 선택 게이트 트랜지스터 SG1을 통하여, 워드선과 교차하는 비트선 BL에 접속되고, 타단은 선택 게이트 트랜지스터 SG2를 통하여 공통 소스선 SL에 접속된다. 선택 게이트 트랜지스터 SG1, SG2의 게이트는 각각, 워드선 WL0∼WL15와 병행하는 선택 게이트선 SGD, SGS에 접속된다.

워드선 방향으로 나열되는 복수의 NAND 셀 유닛의 집합은, 데이터 소거의 단 위로 되는 블록을 구성한다. 비트선 BL의 방향으로 복수의 블록 BLK0, BLK1, …이 배치된다. 각 블록 내의 하나의 워드선을 따른 복수의 메모리 셀의 집합은, 데이터 판독 및 기입의 단위인 1 페이지로 된다. 통상은, 상술한 바와 같이 블록 단위로 데이터 소거가 행해진다. 그러나 이것에 한정되는 것은 아니다. 데이터 재기입의 효율화를 위해, 페이지 단위 혹은 연속하는 복수 페이지를 포함하는 서브 블록 단위로 데이터 소거를 행하는 방식도 채용할 수 있다.

메모리 셀은, 게이트 절연막 중에 전하 축적층으로서 예를 들면 부유 게이트를 갖는 MOS 트랜지스터이며, 부유 게이트의 축적 전하량에 의해서 데이터를 불휘발성으로 기억한다. 메모리 셀의 데이터는, 부유 게이트에의 전하의 주입, 방출에 의해 전기적으로 재기입 가능하다. 예를 들면, 부유 게이트에 전자를 주입한 임계값이 높은 상태를 데이터 "0", 부유 게이트의 전자를 방출한 임계값이 낮은 상태를 데이터 "1"로 하여 2치 데이터 기억을 행한다.

이 실시예의 NAND형 셀 어레이의 경우, 데이터 기입은, 페이지 단위로 행해진다. 기입 시에는 우선, 기입 데이터 "0", "1"에 따라서, 선택 블록의 NAND 셀 유닛의 채널을 Vss, Vcc-Vth(Vth는 선택 게이트 트랜지스터의 임계값)로 프리차지한다. 이 상태에서 선택 워드선에 기입 전압 Vpgm을 인가하고, 비선택 워드선에는 중간 전압 Vpass를 인가한다. 이에 따라 "0" 데이터가 공급된 셀에서는, 부유 게이트에 전자 주입이 발생하여, 임계값이 상승한다. "1" 데이터가 공급된 셀에서는, 부유로 되는 채널이 제어 게이트로부터의 용량 결합에 의해 전위 상승하여, 전자 주입이 발생하지 않는다.

실제로 데이터 기입은, 데이터의 임계값 분포 제어를 위해, 기입 펄스의 인가와 그 후 검증 판독을 포함하는 기입 사이클을, 모든 데이터가 기입될 때까지 반복한다고 하는 시퀀스로 행해진다. 메모리 컨트롤러(20)가 그 시퀀스 제어를 행한다.

데이터의 판독은, 역시 페이지 단위로 행해진다. 판독 시, 선택 워드선에는, "0", "1"을 판별할 수 있는 판독 전압, 예를 들면 0V를 부여하고, 비선택 워드선에는 셀 데이터에 의하지 않고 메모리 셀이 온하는 패스 전압 Vread를 부여한다. 선택 게이트 트랜지스터도 온으로 한다. 이에 의해, 셀 전류가 흐르는지의 여부를 검출함으로써, 데이터를 판별할 수 있다. 실제로는 예를 들면, 감지 증폭기 회로(13)에 의해 셀 데이터 판독에 앞서서 비트선을 예를 들면 Vcc로 프리차지하고, NAND 셀 유닛에 의해 비트선이 방전되는지의 여부를 검출함으로써, 데이터가 검출된다. 비트선 프리차지로부터 셀 데이터 판독까지의 제어도 메모리 컨트롤러(20)에 의해 행해진다.

데이터 소거는 통상 블록 단위로 행해진다. 이 때 선택 블록의 워드선에는 0V를 부여하고, 셀 어레이가 형성된 p형 웰에 소거 전압 Vera를 부여한다. 이에 의해, 선택된 블록의 전체 메모리 셀에서는, 부유 게이트의 전자가 채널로 방출되어, 데이터 "1"의 소거 상태가 얻어진다.

메모리 컨트롤러(20)는, 데이터 판독이나 기입 시, 감지 증폭기 회로(13)나 로우 디코더(12)에 타이밍 신호를 보내어, 판독 동작의 제어, 데이터 기입 및 소거의 시퀀스 제어를 행한다. 주변 회로에는 메모리 컨트롤러(20) 외에, 외부로부터 공급되는 커맨드를 디코드하는 커맨드 회로(32), 외부로부터 공급되는 어드레스를 유지하는 어드레스 회로(33), 셀 어레이(11)의 기입이나 소거에 이용되는 각종 고전압 Vpp를 발생하는 고전압 발생 회로(31)를 갖는다. 어드레스 회로(33)는 상세는 도시하지 않지만, 로우 디코더(12)에 공급되는 로우 어드레스 및 데이터 버퍼(34) 내의 컬럼 선택 게이트에 공급되는 컬럼 어드레스를 유지하는 어드레스 레지스터를 갖는 것 외에, 동작 모드에 따라서 어드레스를 인크리먼트하는 어드레스 카운터를 갖는다.

I/O 컨트롤 회로(35)는, 커맨드 래치 인에이블 신호 CLE 및 어드레스 래치 인에이블 신호 ALE에 기초하여, 커맨드 회로(32) 및 어드레스 회로(33)에의 커맨드 및 어드레스의 입력을 제어한다. 직렬 컨트롤 회로(36)는, 외부 I/O 단자와 감지 증폭기 회로(23) 간에, 1 페이지분의 판독 및 기입 데이터의 직렬 전송을 제어하기 위해, 어드레스 회로(33)를 제어한다.

메모리 컨트롤러(20)는, 내부 클럭 신호 OscClk를 발생하는 오실레이터(21)와, 타이밍 제어 회로(22)를 갖는다. 타이밍 제어 회로(22)는, 내부 클럭 신호 OscClk에 기초하여 메모리 코어 회로(10)에 공급되는 타이밍 신호를 생성하여, 셀 어레이(11)의 판독 및 기입의 타이밍 제어를 행한다. 또한, 메모리 컨트롤러(20)는 내부 클럭 신호 OscClk와, 외부 타이밍 신호인 기입 인에이블 신호 WEn 및 판독 인에이블 신호 REn에 기초하여, 혼합 클럭 신호 MergeClk를 생성하는 혼합 클럭 생성 회로(23)를 갖는다.

혼합 클럭 신호 MergeClk는, 커맨드 회로(32)나 어드레스 회로(33)에 공급되 고, 이에 따라 커맨드 회로(32)나 어드레스 회로(33)가 타이밍 제어 신호를 출력한다. 즉, 종래는 기입 인에이블 신호 WEn이나 판독 인에이블 신호 REn에 기초하여 타이밍 신호를 출력하였던 커맨드 회로(32)나 어드레스 회로(33)가, 이 실시예에서는, 혼합 클럭 신호 MergeClk에 의해 제어된다.

구체적으로는 후에 설명하는 바와 같이, 혼합 클럭 생성 회로(23)는, 외부로부터 공급되는 기입 인에이블 신호 WEn 또는 판독 인에이블 신호 REn과, 이에 대하여 일정한 중지 기간을 두고 계속되는 내부 클럭 신호 OscClk를 합성한 합성 클럭 신호 MergeClk를 출력하도록 구성된다.

이와 같은 혼합 클럭 신호 MergeClk를 생성하기 위해서는, 오실레이터(21)는 인에이블 단자(En)를 갖고, 메모리 컨트롤러(20)가 기동되었을 때에 발진 동작을 행하는 것이 필요하다. 그 상세는 후술한다. 이와 같은 합성 클럭 신호 MergeClk를 이용함으로써, 메모리 컨트롤러(20)뿐만 아니라, 커맨드 회로(32)나 어드레스 회로(33)를 포함하는 주변 회로에 대하여, 톱 다운 설계가 가능해진다.

도 3은 혼합 클럭 생성 회로(23)와 그것에 부수하는 회로(도 1에서는 생략되어 있음)의 구체적인 구성을 도시하고 있다. 도 5는 이 혼합 클럭 생성 회로(23)의 동작 파형을 도시하고 있다.

RS 플립플롭 FF1의 세트 입력 단자와 리세트 입력 단자에는 각각 기입 인에이블 신호 WEn과 판독 인에이블 신호 REn이 들어간다. 이에 따라 플립플롭 FF1은, 기입 인에이블 신호 WEn의 하강으로 "H"로 되고, 판독 인에이블 신호 REn의 하강으로 "L"로 되는 신호 WeRen을 출력한다. 이 신호 WeRen은, 기입 모드와 판독 모드 의 판정 신호로서 커맨드 회로(32) 및 어드레스 회로(33)를 포함하는 주변 회로 영역(30)에 공급된다.

조합 논리 회로(41)는, 기입 인에이블 신호 WEn이나 판독 인에이블 신호 REn에 동기하여 어드레스나 커맨드가 외부로부터 주변 회로 영역(30)에 공급되면, 이들에 의해 결정되는 기동 조건을 판정한다. 이 조합 논리 회로(41)의 출력에 따라서, 메모리 컨트롤러(20)가 기동되어 동작 상태에 있는 것을 나타내는 실행 플래그 Exec의 세트, 리세트가 제어된다. 실행 플래그 Exec는, 오실레이터(21)가 출력하는 내부 클럭 신호 OscClk와 함께 타이밍 제어 회로(22)에 공급된다. 즉 실행 플래그 Exec는, 내부 클럭 신호 OscClk에 동기하여 동작하는 타이밍 제어 회로(22)를 기동하기 위한 신호로 된다.

실행 플래그 Exec는, 외부 타이밍 신호인 기입 인에이블 신호 WEn 또는 판독 인에이블 신호 REn에 동기하여 세트, 리세트된다. 즉 실행 플래그 Exec가 "L"인 동안에는, 오실레이터(21)가 디스에이블 상태를 유지하고, 한편으로 AND 게이트 G2가 활성으로 유지된다. 그 동안, 기입 인에이블 신호 WEn 또는 판독 인에이블 신호 REn이 들어 가면, 그것이 OR 게이트 G1을 통과하고, AND 게이트 G2 및 NOR 게이트 G4를 통과하여, 혼합 클럭 신호 MergeClk로서 출력된다. 이 혼합 클럭 신호 MergeClk는, D 타입 플립플롭 FF2의 클럭 단자로 들어간다. 이에 의해, 조합 논리 회로(41)의 출력에 따라서, 실행 플래그 Exec="H"가 얻어진다.

실행 플래그 Exec는, OR 게이트 G5를 통과하고, 인버터 INV를 통과하여, 외부에 비지 신호 BUSYn으로서 출력된다. 또한 실행 플래그 Exec가 "H"로 되면, AND 게이트 G2는 비활성으로 되고, 또한 OR 게이트 G5를 통과하여 실행 플래그 Exec가 인에이블 단자로 들어감으로써, 일정한 기동 지연 시간을 두어, 발진을 개시한다. 오실레이터(21)가 출력하는 내부 클럭 OscClk는, 플립플롭 FF2의 출력이 데이터 단자로 들어가는 또 하나의 D 타입 플립플롭 FF3의 클럭 단자에 들어 간다. 이에 따라 플립플롭 FF3은, 실행 플래그 Exec를 내부 클럭 신호 OscClk의 1 사이클분 지연시킨 동기 실행 플래그 SyncExec를 출력한다.

동기 실행 플래그 SyncExec는, 혼합 클럭 MergeClk로서 내부 클럭 OscClk를 출력하는 기간의 개시 타이밍을 결정한다. 즉, 실행 플래그 Exec와 동기 실행 플래그 SyncExec는, AND 게이트 G6에 들어 간다. AND 게이트 G6은, 실행 플래그 Exec와 동기 실행 플래그 SyncExec의 "H" 레벨 기간 "H"로 되는 클럭 인에이블 신호 ClkE를 출력한다. 이 클럭 인에이블 신호 ClkE에 의해 AND 게이트 G3이 활성화되면, 오실레이터(21)가 출력하는 내부 클럭 OscClk는 AND 게이트 G3을 통과하고, NOR 게이트 G4를 통과하여, 혼합 클럭 신호 MergeClk로서 출력된다.

이와 같은 혼합 클럭 생성 회로(23)에 의해서, 도 5에 도시한 바와 같이, 외부 타이밍 신호 WEn, REn을 클럭원으로 하는 신호 기간 A와, 내부 클럭 신호 OscClk를 클럭원으로 하는 신호 기간 B를 갖는 혼합 클럭 신호 MergeClk가 생성된다. 즉, 실행 플래그 Exec와 이것을 내부 클럭 OscClk로 샘플링한 동기 실행 플래그 SyncExec의 논리합을 취하는 OR 게이트 G5의 출력에 의해 제어되는 AND 게이트 G2에 의해서, 신호 기간 A의 혼합 클럭 신호로서 기입 인에이블 신호 WEn이나 판독 인에이블 신호 REn이 추출된다. 또한 실행 플래그 Exec와 동기 실행 플래그 SyncExec의 논리곱을 취하는 AND 게이트 G6의 출력에 의해 제어되는 AND 게이트 G3에 의해서, 신호 기간 B의 혼합 클럭 신호로서 내부 클럭 신호 OscClk가 추출된다.

실행 플래그 Exec가 "H"로 된 후, 동기 실행 플러그 SyncExec가 "H"로 되기까지의 동안에는, AND 게이트 G2, G3이 모두 비활성이다. 즉 오실레이터(21)의 기동 지연 기능에 의해, 신호 기간 A, B 간의 클럭 중지 기간 C가 확보된다.

이렇게 하여 얻어지는 혼합 클럭 신호 MergeClk는 회로 영역(30)에 공급되고, 내부 클럭 Osc는 타이밍 제어 회로(22)에 공급되어, 판독, 기입 등의 타이밍 제어가 행해진다. 조합 논리 회로(41)가 타이밍 제어 회로(22)의 동작 종료 신호 SeqEND를 검출하면, 실행 플래그 Exec는 "L"로 된다. 실행 플래그 Exec가 "L"로 된 후에도, 동기 실행 플래그 SyncExec에 의해 오실레이터(21)는 발진 동작을 계속한다. 실행 플래그 Exec에 1 사이클 지연되어 동기 실행 플래그 SyncExec가 "L"로 되면, 오실레이터(21)는 발진 정지한다. 실행 플래그 Exec가 "L"로 되면, AND 게이트 G3은 비활성으로 되고, 또한 그 후 동기 실행 플래그 SyncExec가 "L"로 될 때까지는, AND 게이트 G2도 비활성이다. 따라서, 실행 플래그 Exec가 "L"로 된 후에도, 1 사이클의 클럭 중지 기간 C가 확보된다.

이상과 같이 이 실시예에서는, 외부 타이밍 신호인 기입 인에이블 신호 WEn, 판독 인에이블 신호 REn과 내부 클럭 신호 OscClk를 혼합한 혼합 클럭 신호 MergeClk를 생성하고 있다. 혼합 클럭 신호 MergeClk는, 어드레스 회로(33)나 커맨드 회로(32)에 공급되고, 내부 클럭 신호 OscClk는 타이밍 제어 회로(22)에 공급된다.

이러한 혼합 클럭 신호 MergeClk를 이용함으로써, 내부 클럭 신호 OscClk에 의해 동작하는 타이밍 제어 회로(22)와, 외부 타이밍 신호에 의해 동작하는 어드레스 회로(33)나 커맨드 회로(32)를 포함하는 주변 회로 영역(30)을 동기형 회로로서 취급하는 것, 따라서 톱 다운 방식을 이용한 논리 합성에 의한 회로 설계가 가능해진다. 이상에 의해, NAND형 플래시 메모리의 설계 효율이 높은 것으로 된다.

또한 외부 디바이스는, 비지 신호 BUSYn에 의해, 메모리 칩이 비지 상태인지(신호 기간 B), 혹은 외부 타이밍 신호를 공급할 수 있는 신호 기간 A인지를 식별할 수 있다. 또한 비지 신호 BUSYn과, 동작 모드의 판정 신호 WeRen을 적절하게 이용하면, 어느 클럭원에 의한 동작인지를 식별하여, 메모리 동작 제어를 행할 수 있다.

NAND 플래시 메모리에서는 통상, 기입 인에이블 신호 WEn과 판독 인에이블 신호 REn과의 최소 위상차가 사양에 의해 정해져 있다. 제품에 따라서는, 기입 인에이블 신호 WEn과 판독 인에이블 신호 REn이 단시간이기는 하지만 중첩되는 것도 허용되어 있다. 이와 같은 제품에 대하여 본 발명을 적용하기 위해서는, 혼합 클럭 생성 회로 전단에, 기입 인에이블 신호 WEn과 판독 인에이블 신호 REn을 분리하기 위한 파형 정형 회로를 구비하면 된다.

도 4는 혼합 클럭 생성 회로(23)와 그것에 부수하는 회로의 다른 구성예를 도시하고 있다. 도 3과 대응하는 부분에는 도 3과 동일한 부호를 붙여 상세한 설명은 생략한다. 도 3의 회로에서는, 클럭 중지 기간 C를 확보하기 위한 오실레이터(21)의 기동 지연의 기능을, 오실레이터(21) 내에 실장했다. 이에 대하여, 도 4 에서는, 실행 플래그 Exec에 기초하여 동기 실행 플래그 SyncExec를 발생시키는 부분에 2단의 D 타입 플립플롭 FF3, FF4를 배치함으로써, 마찬가지의 기능을 실현하고 있다.

다음으로, 상기 실시예에 따른 불휘발성 반도체 기억 장치를 탑재한 전자 카드와, 그 전자 카드를 이용한 전자 장치의 실시예를 설명한다.

도 6은, 이 실시예에 따른 전자 카드와, 이 전자 카드를 이용한 전자 장치의 구성을 도시한다. 여기서는 전자 장치는, 휴대 전자 기기의 일례로서의 디지털 스틸 카메라(101)를 도시한다. 전자 카드는, 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는, 앞의 각 실시예에서 설명한 불휘발성 반도체 장치 혹은 메모리 시스템이 집적화되어 밀봉된 IC 패키지 PK1을 갖는다.

디지털 스틸 카메라(101)의 케이스에는, 카드 슬롯(102)과, 이 카드 슬롯(102)에 접속된, 도시하지 않은 회로 기판이 수납되어 있다. 메모리 카드(61)는, 카드 슬롯(102)에 제거 가능하게 장착된다. 메모리 카드(61)는, 카드 슬롯(102)에 장착되면, 회로 기판 위의 전기 회로에 전기적으로 접속된다.

전자 카드가, 예를 들면 비접촉형의 IC 카드인 경우, 카드 슬롯(102)에 수납하거나, 혹은 가까이 함으로써, 회로 기판 위의 전기 회로에 무선 신호에 의해 접속된다.

도 7은 디지털 스틸 카메라의 기본적인 구성을 나타낸다. 피사체로부터의 광은, 렌즈(103)에 의해 집광되어 촬상 장치(104)에 입력된다. 촬상 장치(104)는 예를 들면 CMOS 이미지 센서로서, 입력된 광을 광전 변환하여, 아날로그 신호를 출력한다. 이 아날로그 신호는, 아날로그 증폭기(AMP)에 의해 증폭된 후, A/D 컨버터에 의해 디지털 변환된다. 변환된 신호는, 카메라 신호 처리 회로(105)에 입력되어, 예를 들면 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 및 색 분리 처리를 행한 후, 휘도 신호와 색차 신호로 변환된다.

화상을 모니터하는 경우, 카메라 신호 처리 회로(105)로부터 출력된 신호는 비디오 신호 처리 회로(106)에 입력되어, 비디오 신호로 변환된다. 비디오 신호의 방식으로서는, 예를 들면 NTSC(National Television System Committee)를 예로 들 수 있다. 비디오 신호는 표시 신호 처리 회로(107)를 통하여, 디지털 스틸 카메라(101)에 부착된 표시부(108)에 출력된다. 표시부(108)는 예를 들면 액정 모니터이다.

비디오 신호는, 비디오 드라이버(109)를 통하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(101)에 의해 촬상된 화상은, 비디오 출력 단자(110)를 통하여, 예를 들면 텔레비전 등의 화상 기기에 출력될 수 있다. 이에 의해, 촬상한 화상을 표시부(108) 이외에도 표시할 수 있다. 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105)는 마이크로 컴퓨터(111)에 의해 제어된다.

화상을 캡쳐하는 경우, 조작 버튼 예를 들면 셔터 버튼(112)을 조작자가 누른다. 이에 의해, 마이크로 컴퓨터(111)가, 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력된 신호가 프레임 화상으로서 비디오 메모리 (114)에 기입된다. 비디오 메모리(114)에 기입된 프레임 화상은, 압축/신장 처리 회로(115)에 의해, 소정의 압축 포맷에 기초하여 압축되고, 카드 인터페이스(116)를 통하여 카드 슬롯(102)에 장착되어 있는 메모리 카드(61)에 기록된다.

기록한 화상을 재생하는 경우, 메모리 카드(61)에 기록되어 있는 화상을, 카드 인터페이스(116)를 통하여 판독하여, 압축/신장 처리 회로(115)에 의해 신장한 후, 비디오 메모리(114)에 기입한다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되고, 화상을 모니터하는 경우와 마찬가지로, 표시부(108)나 화상 기기에 투영해낸다.

또 이 구성에서는, 회로 기판(100) 위에, 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 처리 회로(115), 및 카드 인터페이스(116)가 실장된다.

단 카드 슬롯(102)에 대해서는, 회로 기판(100) 위에 실장될 필요는 없고, 커넥터 케이블 등에 의해 회로 기판(100)에 접속되도록 해도 된다.

또한, 회로 기판(100) 위에는 전원 회로(117)가 실장된다. 전원 회로(117)는, 외부 전원, 혹은 전지로부터의 전원의 공급을 받아, 디지털 스틸 카메라의 내부에서 사용하는 내부 전원 전압을 발생한다. 전원 회로(117)로서, DC-DC 컨버터를 이용해도 된다. 내부 전원 전압은, 상술한 각 회로에 공급되는 것 외에, 스트로브(118), 표시부(108)에도 공급된다.

이상과 같이 이 실시예의 전자 카드는, 디지털 스틸 카메라 등의 휴대 전자 기기에 이용하는 것이 가능하다. 또한 이 전자 카드는, 휴대 전자 기기뿐만 아니라, 도 8a 내지 도 8j에 도시한 바와 같은 다른 각종 전자 기기에 적용할 수 있다. 즉, 도 8a에 도시한 비디오 카메라, 도 8b에 도시한 텔레비전, 도 8c에 도시한 오디오 기기, 도 8d에 도시한 게임기기, 도 8e에 도시한 전자 악기, 도 8f에 도시한 휴대 전화, 도 8g에 도시한 퍼스널 컴퓨터, 도 8h에 도시한 퍼스널 디지털 어시스턴트(PDA), 도 8i에 도시한 보이스 레코더, 도 8j에 도시한 PC 카드 등에, 상기 전자 카드를 이용할 수 있다.

상기 실시예에서는, NAND형 셀 어레이를 갖는 플래시 메모리를 설명했지만, AND형, 버추얼 그라운드형, NOR형 등의 다른 셀 어레이 방식을 이용한 EEPR0M에도 마찬가지로 본 발명을 적용할 수 있다.

본 발명에 따르면, 외부 타이밍 신호와 칩 내부에서 생성되는 내부 클럭과의 합성 클럭을 이용함으로써, 주변 회로의 톱 다운 설계를 가능하게 한 불휘발성 반도체 기억 장치를 제공할 수 있다.

Claims

전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 셀 어레이, 메모리 셀 선택을 행하는 디코더 및 데이터 판독 기입을 행하는 감지 증폭기를 갖는 메모리 코어 회로와,

데이터 판독 및 기입을 제어하는 메모리 컨트롤러를 포함하는 주변 회로를 갖는 불휘발성 반도체 기억 장치에 있어서,

상기 메모리 컨트롤러는,

내부 클럭 신호를 발생하는 오실레이터와,

상기 내부 클럭 신호에 동기하여 상기 셀 어레이의 판독 및 기입의 타이밍 제어를 행하는 타이밍 제어 회로와,

외부 타이밍 신호와 상기 내부 클럭 신호에 기초하여, 상기 외부 타이밍 신호만을 클럭원으로 하는 제1 신호 기간과 상기 내부 클럭 신호를 클럭원으로 하는 상기 제1 신호 기간은 중첩되지 않는 제2 신호 기간을 갖는, 상기 주변 회로의 소정의 회로 영역의 타이밍 제어에 이용되는 혼합 클럭 신호를 생성하는 혼합 클럭 생성 회로

를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 소정의 회로 영역은, 어드레스 레지스터 및 어드레스 카운터를 포함하 는 어드레스 회로와, 커맨드를 디코드하는 커맨드 회로를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 혼합 클럭 생성 회로는,

상기 타이밍 제어 회로를 기동하는 실행 플래그와 이 실행 플래그를 상기 내부 클럭 신호로 샘플링한 동기 실행 플래그의 논리합 출력에 의해 제어되어 상기 제1 신호 기간의 혼합 클럭 신호로 되는 외부 타이밍 신호를 추출하는 제1 논리 게이트와,

상기 실행 플래그와 동기 실행 플래그의 논리곱 출력에 의해 제어되어 상기 제2 신호 기간의 혼합 클럭 신호로 되는 내부 클럭 신호를 추출하는 제2 논리 게이트를 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 외부 타이밍 신호는, 기입 인에이블 신호와 판독 인에이블 신호를 포함하는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 외부 타이밍 신호는, 기입 인에이블 신호와 판독 인에이블 신호를 포함하고,

상기 혼합 클럭 생성 회로는, 상기 기입 인에이블 신호와 판독 인에이블 신호에 의해 각각 세트 및 리세트되어 상기 소정의 회로 영역에 공급되는 동작 모드 판정 신호를 출력하는 플립플롭을 갖는 것을 특징으로 하는 불휘발성 반도체 기억 장치.