JP7169171B2

JP7169171B2 - 半導体装置及び距離計測装置

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Publication number: JP7169171B2
Application number: JP2018216715A
Authority: JP
Inventors: 智史近藤; 英徳大國; トァンタンタ; 明秀崔
Original assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Current assignee: Toshiba Corp; Toshiba Electronic Devices and Storage Corp
Priority date: 2018-11-19
Filing date: 2018-11-19
Publication date: 2022-11-10
Anticipated expiration: 2038-11-19
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Description

本発明の実施形態は、半導体装置及び距離計測装置に関する。

自動運転技術に関する研究及び開発が進められている。自動運転技術では、乗物とその周囲の物体までの距離を精度よく計測する必要がある。距離計測は、乗物から光信号を放射してから、物体で反射された反射光信号が受光されるまでの時間を計測することにより行われる。上記の時間は、Ａ／Ｄ変換器（以下、ＡＤＣ）で大まかに計測し、時間デジタル変換器（以下、ＴＤＣ）で高精度に計測するのが一般的である。

従来、距離計測装置用のＡＤＣとＴＤＣは、機能がそれぞれ異なることから、別々の回路で構成されており、これら回路を同一のチップ内に実装する際に、実装面積が大きくなり、消費電力も増える要因になっていた。

特開平１－１７０２２１号公報

本実施形態は、回路規模を縮小でき、かつ消費電力も削減できる半導体装置及び距離計測装置を提供するものである。

本実施形態によれば、第１入力信号に応じて周波数が変調された発振信号を出力する発振器と、前記発振信号の周期数を計測する周期数計測器と、クロック信号の第１クロック周期に、前記周期数計測器で計測された第１周期数に基づいて、前記第１入力信号をデジタル変換した第１デジタル信号を出力する第１演算器と、前記クロック信号の基準時点から第２入力信号が遷移するタイミングまでの期間に、前記周期数計測器で計測された第２周期数に基づいて、第２デジタル信号を出力する第２演算器と、を備える、半導体装置が提供される。

第１の実施形態による半導体装置の概略構成を示すブロック図。図１の半導体装置の動作を説明する波形図。図１の半導体装置に比較器と算出器を設けた半導体装置の概略構成を示すブロック図。開始信号と第１入力信号との関係を説明する図。光源から出射される光信号と反射光信号の一例を示す波形図。図２の時刻ｔtrgのときに第２入力信号が遷移した場合の距離に対応する時間の計測方法を説明する図。第２の実施形態による半導体装置の概略構成を示すブロック図。ＶＣＯの一例を示す回路図。第１位相サンプラの内部構成を示すブロック図。第２の実施形態による半導体装置の入出力タイミングを示す信号波形図。補間部の動作を説明する図。第３の実施形態による半導体装置を内蔵する距離計測装置２０の概略構成を示すブロック図。第４の実施形態による半導体装置の概略構成を示すブロック図。クロック周期内に発振周波数が変化する例を示す波形図。第５の実施形態による半導体装置の概略構成を示すブロック図。第５の実施形態による半導体装置の入出力タイミングを示す信号波形図。図１５の一変形例による半導体装置の概略構成を示すブロック図。第６の実施形態による半導体装置の概略構成を示すブロック図。

以下、図面を参照して本発明の実施形態を説明する。以下の実施形態では、半導体装置及び距離計測装置内の特徴的な構成および動作を主に説明するが、半導体装置及び距離計測装置には以下の説明で省略した構成および動作が存在しうる。

（第１の実施形態）
図１は第１の実施形態による半導体装置１の概略構成を示すブロック図である。図１の半導体装置１は、同一の半導体基板上に実装される回路構成を示している。図１の半導体装置１は、発振器２と、周期数計測器３と、第１演算器４と、第２演算器５とを備えている。本明細書では、第１演算器４と第２演算器５を総称して演算器１０と呼ぶ。

発振器２は、第１入力信号に応じて周波数が変調された発振信号を出力する。発振器２は、例えば電圧制御型発振器２（以下、ＶＣＯ：Voltage Controlled Oscillator）である。ＶＣＯ２は、第１入力信号の信号レベルに応じて周波数が変調された発振信号を出力する。

周期数計測器３は、発振信号の周期数を計測する。より具体的には、周期数計測器３は、クロック信号ＣＬＫのクロック周期ごとに、クロック周期に含まれる発振信号の周期数を計測する。クロック信号ＣＬＫは、ＶＣＯ２の発振信号とは非同期の信号である。ＶＣＯ２の発振信号の周期は変動するが、クロック信号ＣＬＫの各クロック周期は同一である。

第１演算器４は、クロック信号ＣＬＫの第１クロック周期に、周期数計測器３で計測された第１周期数に基づいて第１入力信号をデジタル変換した第１デジタル信号を出力する。第１デジタル信号は、各クロック周期ごとに、ＶＣＯ２の発振周波数をデジタル変換した信号である。ＶＣＯ２の発振周波数は第１入力信号の信号レベルに依存するため、第１デジタル信号は第１入力信号をデジタル変換した信号になる。

周期数計測器３は、例えばカウンタ３ａを有する。カウンタ３ａは、各クロック周期ごとに、各クロック周期に含まれる発振信号の周期数をカウントする。カウンタ３ａは、クロック信号ＣＬＫが遷移するタイミングでカウント値をリセットする。クロック信号ＣＬＫが遷移するタイミングとは、例えば、クロック信号ＣＬＫがローからハイになるタイミングである。

第１演算器４は、例えばフリップフロップ（以下、ＦＦ）４ａを有する。ＦＦ４ａは、クロック信号ＣＬＫが遷移するタイミングで、カウンタ３ａのカウント値を保持する。ＦＦ４ａの保持信号が第１デジタル信号になる。このように、周期数計測器３と第１演算器４は、ＡＤ変換器（以下、ＡＤＣ：Analog Digital Converter）として機能する。

第２演算器５は、クロック信号の基準時点から第２入力信号が遷移するタイミングまでの期間に周期数計測器３で計測された第２周期数に基づいて第２デジタル信号を出力する。第２演算器５は、例えばＦＦ５ａを有する。ＦＦ５ａは、第２入力信号が遷移するタイミングで、カウンタ３ａのカウント値を保持する。ＦＦ５ａの保持信号が第２デジタル信号になる。このように、周期数計測器３と第２演算器５は、時間デジタル変換器（以下、ＴＤＣ：Time to Digital Converter）として機能する。

以上に説明したように、図１の半導体装置１は、発振器２、ＡＤＣ及びＴＤＣを統合させた回路構成を備えている。特に、ＡＤＣとＴＤＣで発振器２とカウンタ３ａを共有するため、ＡＤＣとＴＤＣが個別に発振器２とカウンタ３ａを備える必要がなくなり、回路規模と消費電力を削減できる。

図２は図１の半導体装置１の動作を説明する波形図であり、ＶＣＯ２の発振信号の波形を示している。ＶＣＯ２の発振信号の発振周波数は、第１入力信号の信号レベルに応じて変化する。図２の破線で区切られた各区間は、クロック信号ＣＬＫの各クロック周期である。図２では、簡略化のため、ＶＣＯ２の発振信号の発振周波数が各クロック周期ごとに変化する例を示しているが、実際には、１つのクロック周期内でも、ＶＣＯ２の発振信号の発振周波数が変化することがある。

図２の例では、時刻ｔ１～ｔ２、ｔ２～ｔ３、ｔ３～ｔ４、ｔ４～ｔ５、ｔ５～ｔ６、ｔ６～ｔ７の各クロック周期では、カウンタ３ａは、カウント値＝４、４、６、９、９、５をそれぞれカウントする。これらのカウント値はそれぞれ、時刻ｔ２、ｔ３、ｔ４、ｔ５、ｔ６、ｔ７のときにＦＦ４ａに保持される。よって、第１デジタル信号は、クロック周期ごとに、４、４、６、９、９、５の順に変化する。

仮に、時刻ｔ４とｔ５の間のｔtrgのときに第２入力信号が遷移したとすると、ＦＦ４ａは、時刻ｔtrgにカウンタ３ａのカウント値を保持する。この場合のカウント値は４であることから、第２デジタル信号は４になる。

図３は図１の半導体装置１に比較器６と算出器７を設けた半導体装置１の概略構成を示すブロック図である。

比較器６は、第１入力信号の物理量を基準値と比較することにより、第２入力信号を生成する。物理量とは、第１入力信号の電力、包絡線、周波数、積分値、又はパルス幅などであり、第１入力信号の特性を定量的に評価できる物理量であればよく、その具体的な内容は問わない。比較器６は、例えば、物理量が基準量を超えた場合に、第２入力信号を遷移させる。物理量が信号レベルの場合、比較器６は、第１入力信号の信号レベルが所定の閾値を超えた場合に第２入力信号を遷移させる。第２入力信号を遷移させるとは、例えば第２入力信号をローからハイに変化させることである。このように、第２入力信号はトリガ信号として機能し、比較器６はトリガ生成部として機能する。

算出器７は、第１デジタル信号及び第２デジタル信号に基づいて、光信号を出射してから光信号が物体で反射された反射光信号が受光されるまでの時間を計測し、計測された時間に基づいて物体までの距離を算出する。

図４は開始信号と第１入力信号との関係を説明する図である。開始信号のタイミングに応じて、光源２２からレーザ光等の光信号が出射され、光信号が乗物等の物体に当たって反射された反射光信号が受光センサ等の光検出器２３に入射されて、電気信号である第１入力信号に変換される。

図５は光源２２から出射される光信号と反射光信号の一例を示す波形図である。反射光信号は、太陽光などの環境光とともに光検出器２３に受光される。反射光信号の伝搬距離が長いほど、反射光信号の光強度は弱くなり、環境光との識別が困難になる。図５では、反射光信号を太字で示している。

比較器６は、例えば、第１入力信号の信号レベルが所定の閾値を超えた場合に、第２入力信号を遷移させる。算出器７は、開始信号のタイミングから、反射光信号が受光されて第１入力信号に変換されて発振器２に入力されるタイミングまでの時間を計測して、距離に変換する。

図６は図２の時刻ｔtrgのときに第２入力信号が遷移した場合の距離に対応する時間（ＴｏＦ：Time of Flight）の計測方法を説明する図である。時刻ｔ１は、開始信号のタイミングである。時刻ｔ４～ｔ５のクロック周期の間に第１演算器４から出力される第１デジタル信号は９であり、第２演算器５から出力される第２デジタル信号は４である。また、時刻ｔ１～ｔ４までに３クロック周期あるため、算出器７は、開始信号のタイミングから第２入力信号の遷移タイミングまでの時間ＴｏＦは３＋(４／９)と計測し、この時間ＴｏＦから、光の速度を用いて距離を算出する。

このように、第１の実施形態では、ＡＤＣとして機能する第１演算器４と、ＴＤＣとして機能する第２演算器５が、発振器２とカウンタ３ａを共有するため、ＡＤＣとＴＤＣが専用の発振器２とカウンタ３ａを備える必要がなくなり、回路規模と消費電力を削減できる。

（第２の実施形態）
第２の実施形態は、第１の実施形態による半導体装置１の構成をより具体化したものである。

図７は第２の実施形態による半導体装置１の概略構成を示すブロック図である。図７の半導体装置１は、発振器２と、第１位相サンプラ１１と、第２位相サンプラ１２と、第３位相サンプラ１３と、第１演算器４と、第２演算器５とを備えている。第１演算器４と第２演算器５で演算器１０を構成している。

発振器２は、第１入力信号に応じて周波数が変調された発振信号を出力する。発振器２は、例えばＶＣＯ２である。図８はＶＣＯ２の一例を示す回路図である。図８のＶＣＯ２は、リング発振器１４と、ＰＭＯＳトランジスタ１５とを有する。リング発振器１４は、遅延時間を制御可能な複数の可変遅延インバータ１４ａをリング状に接続したものである。ＰＭＯＳトランジスタ１５は、第１入力信号の信号レベルに応じた電源電圧を複数の可変遅延インバータ１４ａに供給する。各可変遅延インバータ１４ａは、電源電圧レベルに応じて信号伝搬遅延時間を切り替える。各可変遅延インバータ１４ａの信号伝搬遅延時間が変わると、リング発振器１４の発振周波数も変化する。これにより、図８のＶＣＯ２は、第１入力信号の信号レベル、例えば電圧又は電流レベルに基づいて発振周波数を変調する。

第１位相サンプラ１１は、クロック信号ＣＬＫの周期ごとに、ＶＣＯ２の発振信号の位相をサンプリングした第１位相デジタル信号ＤＰＡを出力する。第２位相サンプラ１２は、第２入力信号が遷移したタイミングで、ＶＣＯ２の発振信号の位相をサンプリングした第２位相デジタル信号ＤＰＴを出力する。第３位相サンプラ１３は、第２入力信号が遷移したタイミングでクロック信号ＣＬＫの位相をサンプリングした第３位相デジタル信号を出力する。

第１演算器４は、クロック信号ＣＬＫのクロック周期ごとに、第１位相デジタル信号ＤＰＡに基づいて第１入力信号をデジタル変換した第１デジタル信号を出力する。第１位相サンプラ１１と第１演算器４は、ＡＤＣとして機能する。

第２演算器５は、第２入力信号が遷移するタイミングまでの期間に応じた第２デジタル信号を出力する。第１位相サンプラ１１と、第２位相サンプラ１２と、第２演算器５はＴＤＣとして動作する。

図９は第１位相サンプラ１１の内部構成を示すブロック図である。図９に示すように、第１位相サンプラ１１は、カウンタ１１ａと、ＦＦ１１ｂと、複数のＦＦ１１ｃと、エンコーダ１１ｄと、加算器１１ｅとを有する。

カウンタ１１ａは、例えば、ＶＣＯ２の発振信号の遷移タイミングでカウントアンプを行うアップカウンタ１１ａである。ＶＣＯ２の発振信号の遷移タイミングとは、例えば発振信号がローからハイになるタイミングである。ＦＦ１１ｂは、カウンタ１１ａのカウント値をクロック周期ごとに保持する。ＦＦ１１ｂに保持された値は、ＶＣＯ２の発振信号の整数位相デジタル信号に対応する。

複数のＦＦ１１ｃは、リング発振器１４内の複数の可変遅延インバータ１４ａの各出力信号を、クロック信号ＣＬＫの遷移タイミングに同期させて保持する。エンコーダ１１ｄは、各ＦＦ１１ｃが保持した信号を小数位相デジタル信号にエンコードして出力する。リンク発振器２内の各可変遅延インバータ１４ａの各出力信号をクロック信号ＣＬＫの遷移タイミングで保持することにより、ＶＣＯ２の発振信号をカウンタ１１ａで計測した値よりも高い分解能での位相デジタル信号を取得できる。

加算器１１ｅは、ＦＦ１１ｂに保持された整数位相デジタル信号と、エンコーダ１１ｄでエンコードされた小数位相デジタル信号とを加算して、第１位相デジタル信号ＤＰＡを生成する。

第２位相サンプラ１２は、例えば図９と同様のブロック構成を有する。図９のクロック信号ＣＬＫの代わりに、第２入力信号が入力される。この場合、エンコーダ１１ｄは、第２入力信号が遷移するタイミングで、ＶＣＯ２の発振信号の小数位相デジタル信号を出力する。

図１０は第２の実施形態による半導体装置１の入出力タイミングを示す信号波形図である。時刻ｔ１は開始信号のタイミングである。時刻ｔ１～ｔ２の間は、第１入力信号の信号レベルは所定の基底レベルである。なお、図１０では、環境光等のノイズ信号は第１入力信号に含まれていないものとしている。第１入力信号の信号レベルが基底レベルのときは、ＶＣＯ２は基底レベルに応じた固定の発振周波数で発振する。したがって、カウンタ３ａのカウント値は、線形に増加する。図１０の破線は、クロック信号ＣＬＫが遷移するタイミングを示しており、各破線の間隔はクロック周期である。

第１位相サンプラ１１は、クロック信号ＣＬＫが遷移するタイミングに同期して、ＶＣＯ２の発振信号の位相をデジタル化した第１位相デジタル信号ＤＰＡを出力する。

時刻ｔ２～ｔ５にかけて、第１入力信号の信号レベルが変化したとすると、その信号レベルに応じてＶＣＯ２の発振信号の発振周波数が変化する。図１０の例では、時刻ｔ４のときに第２入力信号が遷移した例を示している。第２位相サンプラ１２は、第２入力信号が遷移したタイミングに同期させて、ＶＣＯ２の発振信号の位相をデジタル化した第２位相デジタル信号ＤＰＴを出力する。第３位相サンプラ１３は、第２入力信号が遷移したタイミングに同期させて、クロック信号ＣＬＫの位相をデジタル化した第３位相デジタル信号を出力する。この第３位相デジタル信号は、クロック信号ＣＬＫの整数時間を表している。

第１演算器４は、第１位相サンプラ１１から出力された第１位相デジタル信号ＤＰＡを時間微分した第１デジタル信号を出力する。この第１デジタル信号は、クロック周期ごとのＶＣＯ２の発振信号の発振周波数をデジタル化した信号である。ＶＣＯ２の発振信号の発振周波数は、第１入力信号に依存するため、第１デジタル信号は第１入力信号に依存する信号である。例えば、第１デジタル信号は、第１入力信号の信号レベルをデジタル化した信号になる。

第２演算器５は、第２位相デジタル信号ＤＰＴに近接した２以上の第１位相デジタル信号ＤＰＡを内挿する処理と第３位相デジタル信号とに基づいて、第２デジタル信号を生成する。より具体的には、第２演算器５は、２以上の第１位相デジタル信号ＤＰＡを多項式補間により第２位相デジタル信号ＤＰＴに対応する小数時間を求めるとともに、第３位相デジタル信号に基づいて整数時間を求め、小数時間及び整数時間に基づいて第２デジタル信号を生成する。

第２演算器５は、例えば補間部５ａと、加算器５ｂとを有する。補間部５ａは、第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴとに基づいて、小数時間信号を生成する。加算器５ｂは、第３位相サンプラ１３で生成された、整数時間信号である第３位相デジタル信号と、補間部５ａで生成された小数時間信号とを加算して、第２デジタル信号を生成する。第２デジタル信号は、開始信号のタイミングから、第２入力信号が遷移するタイミングまでの時間－デジタル信号である。

図１１は補間部５ａの動作を説明する図である。図１１は、横軸を時間、縦軸を第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴのデータ値として、第１位相デジタル信号ＤＰＡをプロットした図である。第２位相デジタル信号ＤＰＴの近傍の３つの第１位相デジタル信号ＤＰＡ[ｔ１]、ＤＰＡ[ｔ２]、ＤＰＡ[ｔ３]をプロットし、これら３つのプロットを通る２次補間曲線を生成する。そして、第２位相デジタル信号ＤＰＴをこの２次補間曲線上に置いて、第２位相デジタル信号ＤＰＴの時間を求める。求めた時間が第２入力信号が遷移するタイミング、すなわちトリガタイミングである。

２次補間曲線は、例えば、以下の（１）式で表される。
ｆ(ｔ)＝ａｔ²＋ｂｔ＋ｃ …（１）

補間部５ａは、（１）式の２次補間曲線から、以下の（２）式に基づいて小数時間を逆算する。
小数時間＝ｆ^-1(ＤＰＴ) …（２）

なお、補間部５ａが行う補間処理は、上述した２次多項式補間以外に、ラグランジュ補間やニュートン補間など、任意の補間を行うことができる。補間部５ａの補間処理は、ＶＣＯ２の発振周波数が変化している間にも行うことができ、高精度の小数時間を計測できる。

上述したように、第２演算器５は、第２入力信号の遷移時間を基準としてクロック信号ＣＬＫの位相を検出することにより整数時間を求め、かつ第２入力信号の遷移時間を基準としてＶＣＯ２の発振信号の位相を検出することにより小数時間を求めることで、高精度の時間－デジタル変換を行うことができる。

このように、第２の実施形態による半導体装置１は、ＡＤＣとして機能する第１演算器４と、ＴＤＣとして機能する第２演算器５とがＶＣＯ２と第１位相サンプラ１１を共有するため、回路規模と消費電力を削減できる。

（第３の実施形態）
図１２は第３の実施形態による半導体装置１を内蔵する距離計測装置２０の概略構成を示すブロック図である。図１２の距離計測装置２０は、制御部２１と、光源２２と、光検出器２３と、アナログフロントエンド（以下、ＡＦＥ：Analog Front End）部２４と、算出器２５とを備えている。

制御部２１は、光源２２の出射タイミングを制御する。制御部２１が開始信号を光源２２に送ると、光源２２は光信号を出射する。光源２２は、レーザダイオードやＬＥＤ（Light Emitting Device）である。光源２２から出射された光信号（以下、第１光信号）は、監視領域内の物体１９によって散乱され、その散乱光が距離計測装置２０に入射される。太陽光などの光源２２以外の環境光も、直接光又は物体１９からの反射光として、距離計測装置２０に入射される。

距離計測装置２０に入射された光は、光検出器２３によって電気信号に変換される。光検出器２３は、例えばフォトダイオード、アバランシェ・フォトダイオード、シングルフォトン・アバランシェ・フォトダイオード等で構成することができる。光検出器２３は、光源２２から出射された第１光信号が物体１９で反射された反射光信号を含む第２光信号を受光して、電気信号である第１入力信号に変換する。

光検出器２３で変換された電気信号である第１入力信号は、ＡＦＥ部２４に入力され、その電気信号の振幅情報及び時間情報がデジタル値に変換される。ここで、時間情報とは、電気信号の振幅がある閾値を超えたタイミングであり、出射光の出射タイミングから散乱光が光検出器２３を介してＡＦＥ部２４で検出されるまでの時間ＴｏＦを表している。ＡＦＥ部２４は、例えば第２の実施形態の半導体装置１で構成可能である。ＡＦＥ部２４は、第１入力信号に基づいて、反射光信号の受光タイミングを表す第１デジタル信号及び第２デジタル信号を出力する。

算出器２５は、第１光信号を反射した物体１９までの距離を計測する。より具体的には、算出器２５は、開始信号のタイミングから第２入力信号が遷移されるまでの時間を計測し、この時間に基づいて物体１９までの距離を計測する。

図１２の距離計測装置２０内の各部は、一つの半導体基板に実装可能であり、ワンチップ化することができる。あるいは、光源２２だけを別チップにしてもよいし、光源２２と光検出器２３を別チップにしてもよい。

このように、第３の実施形態では、第２の実施形態による半導体装置１を用いて距離計測装置２０を構成することができる。

（第４の実施形態）
図１３は第４の実施形態による半導体装置１の概略構成を示すブロック図である。図１３の半導体装置１は、図７の半導体装置１の構成に加えて、比較器６を備えている。比較器６は、第１入力信号に基づいて第２入力信号を生成する。より具体的には、比較器６は、第１入力信号の物理量を所定の基準量と比較することにより、第２入力信号を生成する。物理量が信号レベルの場合、比較器６は、第１入力信号の信号レベルが所定の基準レベルを超えた場合に、第２入力信号を遷移させてもよい。このように、比較器６は、トリガ信号である第２入力信号を生成するトリガ生成部として機能する。

比較器６は、環境光の中に埋もれた反射光を適切に抽出するために、基準量や基準レベルを設定して、第１入力信号に含まれる反射光成分を検出する。反射光成分が検出されると、第２入力信号を遷移させる。

図１３の半導体装置１は、図１２の距離計測装置２０内のＡＦＥ部２４に用いることができる。

このように、第４の実施形態では、比較器６を設けて、第１入力信号から第２入力信号を生成するため、距離計測装置２０に入射された光から物体１９の反射光を適切に抽出して、第２入力信号を生成できる。

（第５の実施形態）
ＶＣＯ２の発振信号は、第１入力信号に応じて周波数変調されている。よって、図１４に示すように、１つのクロック周期内でも、発振信号の発振周波数が大きく変化することがありうる。特に、第１入力信号に含まれる反射光成分に対応する信号領域は、短い時間幅で信号振幅が急激に大きくなることがある。このような場合、ＶＣＯ２の発振信号の発振周波数が急激に大きくなって、その後すぐに発振周波数が急激に小さくなり、発振周波数が不安定になる。

上述した第１～第３の実施形態による半導体装置１では、安定していない発振信号が入力されると、補完処理の精度が劣化する恐れがある。そこで、第５の実施形態による半導体装置１は、安定していない発振信号に対する対策を施すものである。

図１５は第５の実施形態による半導体装置１の概略構成を示すブロック図、図１６は第５の実施形態による半導体装置１の入出力タイミングを示す信号波形図である。図１５の半導体装置１は、図１３の半導体装置１の構成に加えて、遅延器２６を備えている。遅延器２６は、比較器６から出力された第２入力信号を所定時間遅延させる。所定時間とは、第１入力信号に含まれる反射光成分に対応する信号領域が終わるまでの時間である必要がある。より具体的には、所定時間は、反射光成分を含む信号領域が終わって、ＶＣＯ２の発振信号の発振周波数が安定するまでの時間であるのが望ましい。

遅延器２６で第２入力信号を所定時間遅延させることで、本来は図１６の時刻ｔ１で第２信号が遷移する（トリガ信号が出る）のに対して、時刻ｔ１から所定時間遅延した時刻ｔ２で第２信号が遷移する（トリガ信号が出る）。時刻ｔ２での発振信号がクロック周期内でそれほど周波数が変化せず安定している場合には、第１位相サンプラ１１と第２位相サンプラ１２は、第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴを精度よく生成することができる。

図１７は図１５の一変形例による半導体装置１の概略構成を示すブロック図である。図１７の半導体装置１は、図１３の半導体装置１の構成に加えて、ＶＣＯ２の前段側に遅延器２６を追加したものである。遅延器２６は、第１入力信号を所定時間遅延させた後にＶＣＯ２に入力する。ＶＣＯ２は、第１入力信号を所定時間遅延させた遅延入力信号に基づいて周波数変調された発振信号を出力する。

比較器６は、遅延されていない元の第１入力信号に基づいて第２入力信号を生成する。第１位相サンプラ１１と第２位相サンプラ１２は、遅延入力信号に基づいて周波数変調された発振信号に基づいて第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴを出力する。第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴは、第２入力信号の遷移タイミングよりも所定時間遅れている。よって、第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴは、安定化した発振信号に基づいて生成されるため、図１５と同様に、発振信号が安定化した後に第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴを生成できる。

このように、第５の実施形態では、遅延器２６を設けて、比較器６で生成した第２入力信号を所定時間遅延させるか、あるいはＶＣＯ２に入力される第１入力信号を所定時間遅延させるため、ＶＣＯ２の発振信号の発振周波数が安定化した後に、第１位相サンプラ１１と第２位相サンプラ１２により、第１位相デジタル信号ＤＰＡと第２位相デジタル信号ＤＰＴを生成できる。

（第６の実施形態）
図１８は第６の実施形態による半導体装置１の概略構成を示すブロック図である。図１８の半導体装置１は、図７の半導体装置１の構成に加えて、ＤＡ変換器（ＤＡＣ：Digital Analog Converter）２７と、差分器２８と、ループフィルタ２９とを備えている。ＤＡＣ２７は、第１位相サンプラ１１から出力された第１位相デジタル信号ＤＰＡを位相アナログ信号に変換する。差分器２８は、第１入力信号とＤＡＣ２７の出力信号と第１入力信号との差信号を出力する。ループフィルタ２９は、この差信号を積分した信号を、第１入力信号の代わりにＶＣＯ２に入力する。ループフィルタ２９は積分器として機能する。

図１８の半導体装置１では、ＶＣＯ２と第１位相サンプラ１１とで、デルタ－シグマＡＤ変換器を構成している。第１位相デジタル信号ＤＰＡをＤＡＣ２７とループフィルタ２９にて、ＶＣＯ２の入力側に帰還させるため、ＡＤ変換時の量子化雑音をより低減できる。

なお、図１８のＤＡＣ２７と差分器２８は、図１５や図１７の半導体装置１に付加してもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１半導体装置、２発振器、３周期数計測器、３ａカウンタ、４第１演算器、４ａＦＦ、５第２演算器、５ａＦＦ、６比較器、７算出器、１０演算器、１１第１位相サンプラ、１２第２位相サンプラ、１３第３位相サンプラ、１４リング発振器、１５ＰＭＯＳトランジスタ、１９物体、２０距離計測装置、２１制御部、２２光源、２３光検出器、２４ＡＦＥ部、２５算出器、２６遅延器

Claims

第１入力信号に応じて周波数が変調された発振信号を出力する発振器と、
前記発振信号の周期数を計測する周期数計測器と、
クロック信号の第１クロック周期に、前記周期数計測器で計測された第１周期数に基づいて、前記第１入力信号をデジタル変換した第１デジタル信号を出力する第１演算器と、
前記クロック信号の基準時点から第２入力信号が遷移するタイミングまでの期間に、前記周期数計測器で計測された第２周期数に基づいて、第２デジタル信号を出力する第２演算器と、を備える、半導体装置。
前記第１入力信号の物理量を基準値と比較することにより、前記第２入力信号を生成する比較器を備える、請求項１に記載の半導体装置。
前記第１デジタル信号及び前記第２デジタル信号に基づいて、光信号を出射してから前記光信号が物体で反射された反射光信号が受光されるまでの時間を計測し、前記時間に基づいて前記物体までの距離を算出する算出器を備える、請求項１又は２に記載の半導体装置。
第１入力信号に応じて周波数が変調された発振信号を出力する発振器と、
クロック信号のクロック周期に前記発振信号の位相をサンプリングした第１位相デジタル信号を出力する第１位相サンプラと、
第２入力信号が遷移したタイミングで前記発振信号の位相をサンプリングした第２位相デジタル信号を出力する第２位相サンプラと、
前記第２入力信号が遷移したタイミングで前記クロック信号の位相をサンプリングした第３位相デジタル信号を出力する第３位相サンプラと、
前記第１位相デジタル信号に基づいて、前記第１入力信号をデジタル変換した第１デジタル信号を生成する第１演算器と、
前記第１、第２及び第３位相デジタル信号に基づいて、前記第２入力信号が遷移するタイミングまでの期間に応じた第２デジタル信号を生成する第２演算器と、を備える、半導体装置。
前記第１演算器は、前記第１位相デジタル信号を時間微分することにより、前記第１デジタル信号を生成し、
前記第２演算器は、前記第２位相デジタル信号に近接した２以上の前記第１位相デジタル信号を内挿する処理と前記第３位相デジタル信号とに基づいて、前記第２デジタル信号を生成する、請求項４に記載の半導体装置。
前記第２演算器は、前記２以上の前記第１位相デジタル信号の多項式補間により前記第２位相デジタル信号に対応する小数時間を求めるとともに、前記第３位相デジタル信号に基づいて整数時間を求め、前記小数時間及び前記整数時間に基づいて前記第２デジタル信号を生成する、請求項５に記載の半導体装置。
前記第２入力信号を遅延させる遅延器を備え、
前記第２位相サンプラは、前記遅延器で遅延された第２入力信号が遷移したタイミングで前記第２位相デジタル信号を出力し、
前記第３位相サンプラは、前記遅延された第２入力信号が遷移したタイミングで前記第３位相デジタル信号を出力する、請求項４乃至６のいずれか一項に記載の半導体装置。
前記第１入力信号を遅延させる遅延器を備え、
前記発振器は、前記遅延器で遅延された第１入力信号の信号レベルに応じて周波数が変調された前記発振信号を出力する、請求項４乃至６のいずれか一項に記載の半導体装置。
前記第１入力信号の物理量を基準値と比較することにより、前記第２入力信号を生成する比較部を備える、請求項４乃至８のいずれか一項に記載の半導体装置。
前記物理量は、前記第１入力信号の電力、包絡線形状、周波数、積分値、又はパルス幅である、請求項９に記載の半導体装置。
前記第１位相デジタル信号を位相アナログ信号に変換するＤＡ変換器と、
前記第１入力信号と前記位相アナログ信号との差信号を積分した信号を前記第１入力信号の代わりに前記発振器に入力するループフィルタと、を備える請求項４乃至１０のいずれか一項に記載の半導体装置。
開始信号のタイミングに合わせて第１光信号を出射する光源と、
前記第１光信号が物体で反射された反射光信号を含む第２光信号を受光して、電気信号である前記第１入力信号に変換する光検出器と、
請求項１乃至１１のいずれか一項に記載の半導体装置を有し、前記第１入力信号に基づいて、前記反射光信号の受光タイミングを表す前記第１デジタル信号及び前記第２デジタル信号を出力するフロントエンド部と、
前記第１デジタル信号及び前記第２デジタル信号に基づいて、前記開始信号のタイミングから前記第２入力信号が入力されるまでの時間を計測し、計測された時間に基づいて、前記物体までの距離を計測する距離演算部と、を備える、距離計測装置。