KR20170033667A - 저장 장치 및 이의 동작 방법 - Google Patents

저장 장치 및 이의 동작 방법 Download PDF

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KR20170033667A
KR20170033667A KR1020150131700A KR20150131700A KR20170033667A KR 20170033667 A KR20170033667 A KR 20170033667A KR 1020150131700 A KR1020150131700 A KR 1020150131700A KR 20150131700 A KR20150131700 A KR 20150131700A KR 20170033667 A KR20170033667 A KR 20170033667A
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Abstract

본 기술은 다수의 메모리 셀들이 포함된 스트링; 상기 메모리 셀들 중 선택된 메모리 셀의 리드(read) 동작 시, 상기 선택된 메모리 셀에 연결된 선택된 워드라인에는 리드 전압을 인가하고, 나머지 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에는 상기 선택된 워드라인의 위치에 따라 제1 패스 전압 및 상기 제1 패스 전압보다 높은 제2 패스 전압을 선택적으로 인가하도록 구성된 주변회로들; 및 상기 주변회로들을 제어하도록 구성된 컨트롤러를 포함하는 저장 장치 및 이의 동작 방법을 포함한다.

Description

저장 장치 및 이의 동작 방법{Storage device and operating method thereof}
본 발명은 저장 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 저장 장치의 리드(read) 동작에 관한 것이다.
저장 장치는 데이터가 저장되는 메모리 셀 어레이와, 메모리 셀 어레이의 프로그램, 소거 또는 리드 동작을 수행하도록 구성된 주변회로와, 주변회로를 제어하도록 구성된 컨트롤러를 포함할 수 있다.
메모리 셀 어레이는 다수의 메모리 블록들을 포함할 수 있고, 메모리 블록들 각각은 메모리 셀들을 포함하는 다수의 스트링들을 포함할 수 있다. 스트링들은 2차원 또는 3차원 구조로 이루어질 수 있다. 2차원 스트링들은 메모리 셀들이 기판에 수평하게 배열된 구조로 이루어질 수 있으며, 3차원 스트링들은 메모리 셀들이 기판에 대하여 수직방향으로 적층된 구조로 이루어질 수 있다.
컨트롤러는 외부(예컨대, 메모리 컨트롤러로부터 수신된 메모리 커맨드에 응답하여 프로그램, 소거 또는 리드 동작이 수행되도록 주변회로를 제어한다.
저장 장치는 소형 전자 기기에 사용되기 위하여, 집적도가 점차 증가하는데, 집적도 증가로 인해 저장 장치의 전기적 특성이 열화되면서 신뢰도가 저하될 수 있다.
본 발명이 해결하고자 하는 과제는, 저장 장치의 리드 동작 시, 비선택된 워드라인들에 인가되는 패스 전압을 조절함으로써 리드 동작의 신뢰도를 개선할 수 있는 저장 장치 및 이의 동작 방법을 제공한다.
본 발명의 실시예에 따른 저장 장치는, 다수의 메모리 셀들이 포함된 스트링; 상기 메모리 셀들 중 선택된 메모리 셀의 리드(read) 동작 시, 상기 선택된 메모리 셀에 연결된 선택된 워드라인에는 리드 전압을 인가하고, 나머지 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에는 상기 선택된 워드라인의 위치에 따라 제1 패스 전압 및 상기 제1 패스 전압보다 높은 제2 패스 전압을 선택적으로 인가하도록 구성된 주변회로들; 및 상기 주변회로들을 제어하도록 구성된 컨트롤러를 포함한다.
본 발명의 실시예에 따른 저장 장치는, 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 연결된 다수의 메모리 셀들; 상기 메모리 셀들 중 선택된 메모리 셀의 리드 동작을 수행하도록 구성된 주변회로들; 및 상기 리드 동작시, 상기 선택된 메모리 셀의 위치에 따라, 상기 메모리 셀들 중 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에 제1 패스 전압, 제2 패스 전압 또는 상기 제1 및 제2 패스 전압들이 인가되도록 상기 주변회로들을 제어하는 컨트롤러를 포함한다.
본 발명의 실시예에 따른 저장 장치의 동작 방법은, 선택된 메모리 셀을 리드하되, 상기 선택된 메모리 셀의 위치에 따라, 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에 인가되는 패스 전압을 조절하는 단계를 포함한다.
본 기술은 리드 동작시, 선택된 메모리 셀 또는 선택된 워드라인을 기준으로 소오스 라인 방향에 위치한 비선택된 워드라인들에 높은 패스 전압을 인가함으로써, 리드 동작시 스트링 내의 전류를 증가시켜 리드 동작의 신뢰도를 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 저장 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 블록들이 2차원 구조로 구현된 실시예를 설명하기 위한 단면도이다.
도 4는 도 3의 2차원 구조로 구현된 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 5a 내지 도 5c는 도 4에서 설명된 스트링의 리드 동작의 일 실시예를 설명하기 위한 도면이다.
도 6a 및 도 6b는 도 4에서 설명된 스트링의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 7은 도 2의 메모리 블록들이 3차원 구조로 구현된 실시예를 설명하기 위한 사시도이다.
도 8a 및 도 8b는 도 7에서 설명된 스트링의 리드 동작의 일 실시예를 설명하기 위한 도면이다.
도 9a 및 도 9b는 도 7에서 설명된 스트링의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 10은 도 2의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 11a 및 도 11b는 도 10에서 설명된 스트링의 리드 동작의 일 실시예를 설명하기 위한 도면이다.
도 12a 및 도 12b는 도 10에서 설명된 스트링의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 13은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(1000)은 메모리 장치(1100) 및 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 장치(1100)는 다수의 저장 장치들(1110)을 포함할 수 있다. 저장 장치들(1110)은 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory) 또는 플래쉬 메모리(FLASH Memory)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)의 동작을 전반적으로 제어하며, 호스트(미도시)로부터 수신받은 호스트 커맨드(H_CMD)에 응답하여 메모리 장치(1100)에 메모리 커맨드(M_CMD) 및 데이터(DATA)를 인가하거나, 메모리 장치(1100)로부터 데이터(DATA)를 수신받을 수 있다.
도면에는 도시되지 않았으나, 호스트는 PCI-E(Peripheral Component Interconnect - Express), ATA(Advanced Technology Attachment), SATA(Serial ATA), PATA(Parallel ATA), 또는 SAS(serial attached SCSI)와 같은 인터페이스 프로토콜을 사용하여 메모리 시스템(1000)과 통신할 수 있다.
저장 장치(1110)는 메모리 컨트롤러(1200)로부터 수신된 메모리 커맨드(M_CMD) 및 데이터(DATA)에 응답하여 프로그램(program), 리드(read) 또는 소거(erase) 동작을 수행할 수 있다.
도 2는 도 1의 저장 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)가 플래시 메모리인 경우를 예를 들어 설명하면 다음과 같다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)에 데이터를 프로그램(program)하거나, 저장된 데이터를 리드(read)하거나, 데이터를 소거(erase)하도록 구성된 주변회로들(120)과, 주변회로들(120)을 제어하는 컨트롤러(130)를 포함할 수 있다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함할 수 있다. 각각의 메모리 블록들에는 워드라인들(WL)과 비트라인들(BL)이 연결될 수 있다. 워드라인들(WL)은 각각의 메모리 블록들에 연결되며, 비트라인들(BL)은 메모리 블록들에 공통으로 연결된다. 메모리 블록들은 2차원 또는 3차원 구조의 셀 스트링들을 포함할 수 있다. 셀 스트링들에는 다수의 메모리 셀들이 포함되는데, 2차원 구조의 셀 스트링들에서는 메모리 셀들이 기판에 평행하게 배열되며, 3차원 구조의 셀 스트링들에서는 메모리 셀들이 기판에 수직하게 적층된다.
주변회로들(120)은 전압 생성 회로(121), 로우 디코더(122), 컬럼 디코더(123) 및 입출력 회로(124)를 포함할 수 있다.
전압 생성 회로(121)는 동작 신호(OP_SIG)에 응답하여 프로그램, 리드 및 소거 동작에 사용되는 다양한 레벨을 갖는 동작 전압들(Vr, Vpass1 및 Vpass2)을 생성한다. 리드 동작을 예로 들면, 전압 생성 회로(121)는 리드 전압(Vr), 제1 패스 전압(Vpass1) 및 제2 패스 전압(Vpass2)을 생성할 수 있으며, 이 외에도 다양한 레벨을 갖는 전압들을 생성할 수 있다. 제1 패스 전압(Vpass1)은 0V보다 높은 양전압으로 설정되며, 제2 패스 전압(Vpass1)은 제1 패스 전압(Vpass1)보다 높은 양전압으로 설정될 수 있다. 또는, 제1 패스 전압(Vpass1)은 0V와 제2 패스 전압(Vpass2) 사이에서 설정될 수 있다.
로우 디코더(122)는 로우 어드레스(RADD)에 응답하여 선택된 메모리 블록에 연결된 워드라인들(WL)에 동작 전압들(Vop)을 전달한다.
컬럼 디코더(123)는 컬럼 어드레스(CADD)에 응답하여 비트라인들(BL)을 통해 선택된 메모리 블록과 데이터를 주고 받는다.
입출력 회로(124)는 메모리 컨트롤러(1200)로부터 메모리 커맨드(M_CMD) 및 데이터(DATA)를 수신받고, 메모리 커맨드(M_CMD) 및 어드레스(ADD)를 컨트롤러(130)에 전송하고, 컬럼 디코더(123)와 데이터(DATA)를 주고받을 수 있다. 어드레스(ADD)는 입출력 회로(124)에 수신되는 데이터(DATA)에 포함될 수 있다.
컨트롤러(130)는 메모리 커맨드(M_CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_SIG), 로우 어드레스(RADD) 및 컬럼 어드레스(CADD)를 출력하여 주변회로들(120)을 제어할 수 있다. 특히, 컨트롤러(130)는 리드 동작시, 선택된 워드라인(또는, 선택된 메모리 셀)의 위치에 따라 비선택된 워드라인들에 인가되는 패스 전압의 레벨이 조절되도록 주변회로들(120)을 제어할 수 있다. 예를 들면, 리드 동작시, 컨트롤러(130)는 선택된 워드라인에 리드 전압이 인가될 때, 스트링의 소오스 영역에 연결된 비선택된 워드라인들에는 스트링의 드레인 영역에 연결된 비선택된 워드라인들에 인가되는 패스 전압보다 높은 패스 전압이 인가되도록 주변회로(120)를 제어할 수 있다. 스트링의 소오스 영역은 소오스 라인이 연결된 영역을 의미하고, 드레인 영역은 비트라인이 연결된 영역을 의미할 수 있다. 또한, 컨트롤러(130)는 소오스 영역과 드레인 영역으로 구분된 스트링에서, 선택된 워드라인이 포함된 영역에 따라 모든 비선택된 워드라인들에 서로 동일한 패스 전압 또는 서로 다른 패스 전압이 인가되도록 주변회로들(120)을 제어할 수 있다.
도 3은 도 2의 메모리 블록들이 2차원 구조로 구현된 실시예를 설명하기 위한 단면도이다.
도 3을 참조하면, 2차원 구조로 구현된 메모리 블록은 기판(SUB) 상에 수평하게(Y 방향) 형성된 스트링(string; ST)을 포함할 수 있다. 예를 들면, 스트링(ST)은 다수의 메모리 셀들을 포함할 수 있는데, 메모리 셀들은 기판(SUB) 상에 수평하게 배열될 수 있다.
구체적으로 설명하면, 스트링(ST)은 비트라인(BL)과 소오스 라인(SL) 사이에 배열된 소오스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)에 각각 연결된 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함할 수 있다. 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터 사이의 기판(SUB)에는 접합영역(JT)이 형성될 수 있다.
소오스 셀렉트 트랜지스터의 게이트는 소오스 셀렉트 라인(SSL)에 연결될 수 있고, 메모리 셀들의 게이트들은 워드라인들(WL)에 연결될 수 있고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 라인의 드레인(drain) 접합영역(JT)에는 비트라인(BL)이 연결되고, 소오스 셀렉트 라인의 소오스(source) 접합영역(JT)에는 소오스 라인(SL)이 연결된다.
보다 구체적으로 설명하면, 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터는 기판(SUB) 상에 순차적으로 적층된(Z 방향) 터널 절연막들, 플로팅 게이트들, 유전체막들 및 컨트롤 게이트들을 포함할 수 있다. 터널 절연막들은 산화막으로 형성될 수 있고, 플로팅 게이트들 및 컨트롤 게이트들은 도프트 폴리 실리콘막으로 형성될 수 있다. 유전체막들은 산화막, 질화막 및 산화막의 적층구조로 형성되거나 고유전체(high-k)막으로 형성될 수 있다. 소오스 셀렉트 라인들(SSL)에 연결된 소오스 셀렉트 트랜지스터들과 드레인 셀렉트 라인들(DSL)에 연결된 드레인 셀렉트 트랜지스터들에서는 유전체막들의 일부가 제거되어 플로팅 게이트들과 컨트롤 게이트들이 서로 접할 수 있다. 워드라인들(WL)에 연결된 메모리 셀들에서는 유전체막들에 의해 플로팅 게이트들과 컨트롤 게이트들이 서로 격리될 수 있다.
도 4는 도 3의 2차원 구조로 구현된 메모리 블록을 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 메모리 블록은 비트라인들(BL0~BLk)과 소오스 라인(SL) 사이에 연결된 다수의 스트링들(ST)을 포함한다. 이 중 어느 하나의 스트링(ST)을 예를 들어 설명하면 다음과 같다.
스트링(ST)은 소오스 라인(SL)과 비트라인(BL0) 사이에서 직렬로 연결된 소오스 셀렉트 트랜지스터(SST), 메모리 셀들(F0~F8) 및 드레인 셀렉트 트랜지스터(DST)를 포함한다. 소오스 셀렉트 트랜지스터(SST)의 게이트들은 소오스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(F0~F8)의 게이트들은 워드라인들(WL0~WL8)에 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다. 서로 다른 스트링(ST)에 연결된 메모리 셀들의 그룹을 페이지(page; PG)라 한다. 소오스 셀렉트 트랜지스터(SST), 메모리 셀들(F0~F8) 및 드레인 셀렉트 트랜지스터(DST)의 개수는 저장 장치에 따라 다를 수 있다.
도 5a 내지 도 5c는 도 4에서 설명된 스트링의 리드 동작의 일 실시예를 설명하기 위한 도면이다. 리드 동작은 페이지(PG) 단위로 수행되는데, 구체적으로 설명하면 다음과 같다.
도 5a를 참조하면, 일 실시예에 따른 리드 동작은 리드 대상 메모리 셀들이 연결된 선택된 워드라인에 리드 전압이 인가될 때, 나머지 비선택된 워드라인들에는 패스 전압이 인가된다. 특히, 비선택된 워드라인들 중, 선택된 워드라인과 소오스 셀렉트 라인 사이에 배치된 비선택된 워드라인들에는 선택된 워드라인과 드레인 셀렉트 라인 사이에 배치된 비선택된 워드라인들에 인가되는 패스 전압보다 높은 패스 전압이 인가된다. 구체적으로 설명하면 다음과 같다.
선택된 워드라인(Sel. WL)이 소오스 셀렉트 라인(SSL)에 인접한 워드라인인 경우, 선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 비선택된 워드라인이 없으므로, 선택된 워드라인(Sel. WL)과 드레인 셀렉트 라인(DSL) 사이에 배치된 워드라인들은 제1 비선택된 워드라인들(1Unsel. WL)로 정의될 수 있다. 선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때, 제1 비선택된 워드라인들(1Unsel. WL)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 제1 패스 전압(Vpass1)은 0V보다 높은 양전압으로 설정될 수 있다. 또한, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들을 리드할 때, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL)에는 턴온(turn on) 전압이 선택적으로 인가될 수 있다.
도 5b를 참조하면, 선택된 워드라인(Sel. WL)이 소오스 셀렉트 라인(SSL) 또는 드레인 셀렉트 라인(DSL)에 인접하지 않은 경우, 선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때, 선택된 워드라인(Sel. WL)과 드레인 셀렉트 라인(DSL) 사이에 배치된 제1 비선택된 워드라인들(1Unsel. WL)에는 제1 패스 전압(Vpass)이 인가된다. 이때, 선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 배치된 워드라인들은 제2 비선택된 워드라인들(2Unsel. WL)로 정의될 수 있다. 제2 비선택된 워드라인들(2Unsel. WL)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가된다. 따라서, 제1 패스 전압(Vpass1)은 0V와 제2 패스 전압(Vpass2) 사이에서 설정될 수 있다.
선택된 워드라인(Sel. WL)을 기준으로 소오스 셀렉트 라인(SSL) 방향에 위치한 제2 비선택된 워드라인들(2Unsel. WL)에 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)을 인가하는 이유는, 리드 동작시 스트링 내에서 드레인 영역보다 소오스 영역에 가까울수록 스트링 내부의 저항이 더 높을 수 있기 때문에 드레인 영역과 소오스 영역에 인가하는 패스 전압을 비대칭으로 인가할 수 있다. 또한, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들을 리드할 때, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL)에는 턴온(turn on) 전압이 선택적으로 인가될 수 있다.
선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 위치한 제2 비선택된 워드라인들(2Unsel. WL)에 더 높은 전압(제2 패스 전압)을 인가하면, 소오스 영역의 전류량을 증가시킬 수 있고, 전류량이 증가하면, 소오스 영역과 드레인 영역 간의 저항 차이를 보상할 수 있다. 따라서, 스트링의 소오스 영역과 드레인 영역 간의 저항 차이를 낮춤으로써, 리드 디스터번스(read disturbance)를 억제할 수 있고, 이로 인해 저장 장치의 리드 동작의 신뢰도를 개선할 수 있다.
도 5c를 참조하면, 선택된 워드라인(Sel. WL)이 드레인 셀렉트 라인(DSL)에 인접한 워드라인인 경우, 선택된 워드라인(Sel. WL)과 드레인 셀렉트 라인(DSL) 사이에 비선택된 워드라인이 없다. 이러한 경우에는, 선택된 워드라인(Sel. WL)에는 리드 전압(Vr)이 인가되고, 나머지 제2 비선택된 워드라인들(2Unsel. WL)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass1)이 인가될 수 있다. 또한, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들을 리드할 때, 드레인 셀렉트 라인(DSL)과 소오스 셀렉트 라인(SSL)에는 턴온(turn on) 전압이 선택적으로 인가될 수 있다.
이처럼, 선택된 워드라인(Sel. WL)을 기준으로 하여 소오스 영역에 연결된 비선택된 워드라인들에 더 높은 패스 전압을 인가함으로써, 스트링(ST) 내에서 소오스 영역의 전류량을 증가시킬 수 있다. 전류량이 증가하면 소오스 영역과 드레인 영역 간의 저항 차이를 감소시킬 수 있으므로, 리드 동작의 신뢰도를 개선할 수 있다.
도 6a 및 도 6b는 도 4에서 설명된 스트링의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 6a를 참조하면, 선택된 메모리 블록에 연결된 워드라인들을 다수의 그룹으로 그룹화한다. 예를 들면, 드레인 셀렉트 라인(DSL)에 인접한 워드라인부터 k번째(k는 양의 정수) 워드라인까지를 제1 워드라인 그룹(1WL_GR)으로 정의하고, k+1번째 워드라인부터 소오스 셀렉트 라인(SSL)에 인접한 워드라인까지를 제2 워드라인 그룹(2WL_GR)으로 정의할 수 있다. 즉, 스트링(ST)에 연결된 모든 워드라인들이 제1 워드라인 그룹(1WL_GR)과 제2 워드라인 그룹(2WL_GR)에 포함되도록 워드라인들을 그룹화한다.
리드 동작시, 선택된 워드라인(Sel. WL)이 제2 워드라인 그룹(2WL_GR)에 포함되어 있으면, 제1 워드라인 그룹(1WL_GR)과 제2 워드라인 그룹(2WL_GR)에 포함된 모든 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가된다. 즉, 선택된 워드라인(Sel. WL)의 위치에 관계없이, 선택된 워드라인(Sel. WL)이 제2 워드라인 그룹(2WL_GL)에 포함된 경우, 모든 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가된다. 이는, 선택된 워드라인(Sel. WL)이 드레인 셀렉트 라인(DSL)에 가까울수록 소오스 영역과 드레인 영역 간의 저항 차이가 많이 발생할 수 있기 때문이다. 다시 말하면, 선택된 워드라인(Sel. WL)이 드레인 영역으로부터 멀리 위치한 경우에는, 소오스 영역과 드레인 영역 간의 저항 차이가 적으므로, 모든 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가된다.
따라서, 제2 워드라인 그룹(2WL_GR)에 포함된 워드라인들의 개수가 제1 워드라인 그룹(1WL_GR)에 포함된 워드라인들의 개수보다 많도록 제1 및 제2 워드라인 그룹들(1WL_GR 및 2WL_GR)이 설정될 수 있다.
도 6b를 참조하면, 선택된 워드라인(Sel. WL)이 드레인 영역에 가까운 제1 워드라인 그룹(1WL_GR)에 포함된 경우, 제1 워드라인 그룹(1WL_GR)에 포함된 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가되고, 제2 워드라인 그룹(2WL_GR)에 포함된 비선택된 워드라인들에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있다.
도 7은 도 2의 메모리 블록들이 3차원 구조로 구현된 실시예를 설명하기 위한 사시도이다.
도 7을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 I자 형태로 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 스트링들(strings; ST)을 포함한다. 이러한 구조를 BiCS(Bit Cost Scalable)라고 부르기도 한다. 예를 들면, 소오스 라인(SL)이 기판의 상부에 수평하게 형성된 경우, BiCS 구조를 갖는 스트링들(ST)은 소오스 라인(SL)의 상부에 수직한 방향으로 형성될 수 있다. 더욱 구체적으로 설명하면, 스트링들(ST)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 도 7은 3차원 구조를 갖는 스트링들을 개략적으로 설명하기 위한 도면이므로, 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)의 개수는 저장 장치에 따라 다를 수 있다. 또한, 스트링들(ST)은 소오스 셀렉트 라인들(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인들(DSL)을 수직으로 관통하는 수직 채널막들(CH)과, 드레인 셀렉트 라인들(DSL)의 상부로 돌출된 수직 채널막들(CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된 비트라인들(BL)을 포함할 수 있다. 또한, 비트라인들(BL)과 수직 채널막들(CH) 사이에 콘택 플러그(CT)가 더 형성될 수도 있다.
도 8a 및 도 8b는 도 7에서 설명된 스트링의 리드 동작의 일 실시예를 설명하기 위한 도면이다.
도 8a를 참조하면, 일 실시예에 따른 리드 동작은 선택된 메모리 셀이 연결된 선택된 워드라인에 리드 전압이 인가될 때, 나머지 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에는 패스 전압이 인가된다. 특히, 비선택된 워드라인들 중, 선택된 워드라인과 소오스 셀렉트 라인 사이에 배치된 비선택된 워드라인들에는 선택된 워드라인과 드레인 셀렉트 라인 사이에 배치된 비선택된 워드라인들에 인가되는 패스 전압보다 높은 패스 전압이 인가된다. 구체적으로 설명하면 다음과 같다.
제3 메모리 셀(F3)이 선택된 메모리 셀(Sel. Cell)인 경우, 선택된 메모리 셀(Sel. Cell)에 연결된 워드라인(WL3)에는 리드 전압(Vr)이 인가된다. 이때, 선택된 메모리 셀(Sel. Cell)과 드레인 셀렉트 라인(DSL) 사이에 연결된 메모리 셀들은 제1 비선택된 메모리 셀들(1Unsel. Cell)로 정의되고, 선택된 메모리 셀(Sel. Cell)과 소오스 셀렉트 라인(SSL) 사이에 연결된 메모리 셀들은 제2 비선택된 메모리 셀들(2Unsel. Cell)로 정의될 수 있다. 선택된 메모리 셀(Sel. Cell)을 리드하기 위하여, 선택된 메모리 셀(Sel. Cell)에 연결된 워드라인(WL3)에 리드 전압(Vr)이 인가될 때, 선택된 메모리 셀(Sel. Cell)을 기준으로 드레인 방향으로 연결된 제1 비선택된 메모리 셀들(1Unsel. Cell)에 연결된 워드라인들(WL4~WL8)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 선택된 메모리 셀(Sel. Cell)을 기준으로 소오스 방향으로 연결된 제2 비선택된 메모리 셀들(2Unsel. Cell)에 연결된 워드라인들(WL0~WL2)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있다. 제1 패스 전압(Vpass1)은 0V보다 높은 양전압으로 설정될 수 있고, 제2 패스 전압(Vpass2)보다 낮으므로, 0V와 제2 패스 전압(Vpass2) 사이에서 설정될 수 있다.
선택된 메모리 셀(Sel. Cell)이 리드되는 동안, 드레인 셀렉트 라인(DSL) 및 소오스 셀렉트 라인(SSL)에는 양전압을 갖는 턴온(turn on) 전압이 선택적으로 인가될 수 있다.
도 8b를 참조하면, 선택된 메모리 셀(Sel. Cell)이 제7 메모리 셀(F7)인 경우, 선택된 메모리 셀(Sel. Cell)과 드레인 셀렉트 라인(DSL) 사이에 연결된 메모리 셀(F8)이 제1 비선택된 메모리 셀(1Unsel. Cell)로 정의되고, 선택된 메모리 셀(Sel. Cell)과 소오스 셀렉트 라인(SSL) 사이에 연결된 메모리 셀들(F0~F6)이 제2 비선택된 메모리 셀들(2Unsel. Cell)로 정의될 수 있다. 선택된 메모리 셀(Sel. Cell)을 리드하기 위하여, 선택된 메모리 셀(Sel. Cell)에 연결된 워드라인(WL7)에 리드 전압(Vr)이 인가될 때, 선택된 메모리 셀(Sel. Cell)을 기준으로 드레인 영역에 포함된 제1 비선택된 메모리 셀(1Unsel. Cell)에 연결된 워드라인(WL8)에는 제1 패스 전압(Vpass1)이 인가될 수 있다. 그리고, 선택된 메모리 셀(Sel. Cell)을 기준으로 소오스 영역에 포함된 제2 비선택된 메모리 셀들(2Unsel. Cell)에 연결된 워드라인들(WL0~WL6)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있다.
이처럼, 선택된 메모리 셀(Sel. Cell)을 기준으로, 소오스 영역에 포함된 제2 비선택된 메모리 셀들(2Unsel. Cell)에 연결된 워드라인들(WL0~WL6)에 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)을 인가하면, 소오스 영역의 전류량을 증가시킬 수 있고, 전류량이 증가하면, 스트링(ST) 내에서 소오스 영역과 드레인 영역 간의 저항 차이를 감소시킬 수 있다. 스트링(ST) 내에서 저항 차이가 감소하면, 리드 디스터번스(read disturbance)가 감소할 수 있으므로, 저장 장치의 리드 동작의 신뢰도가 개선될 수 있다.
도 9a 및 도 9b는 도 7에서 설명된 스트링의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 9a를 참조하면, 선택된 메모리 블록에 포함된 메모리 셀들(F0~F8)을 다수의 그룹으로 그룹화한다. 예를 들면, 드레인 셀렉트 트랜지스터(DST)에 가까운 제8 내지 제6 메모리 셀들(F8~F6)을 제1 메모리 셀 그룹(1Cell_GR)으로 정의하고, 소오스 셀렉트 트랜지스터(SST)에 가까운 제5 내지 제0 메모리 셀들(F5~F0)을 제2 메모리 셀 그룹(2Cell_GR)으로 정의할 수 있다. 즉, 스트링(ST)에 연결된 모든 메모리셀들(F0~F8)이 제1 메모리 셀 그룹(1Cell_GR)과 제2 메모리 셀 그룹(2Cell_GR)에 포함되도록 메모리 셀들(F0~F8)을 그룹화한다.
리드 동작시, 선택된 메모리 셀(Sel. Cell)이 소오스 영역에 가까운 제2 메모리 셀 그룹(2Cell_GR)에 포함되어 있으면, 모든 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가된다.
예를 들어, 제2 메모리 셀 그룹(2Cell_GR)에 포함된 제3 메모리 셀(F3)이 선택된 메모리 셀(Sel. Cell)인 경우, 리드 동작시 선택된 메모리 셀(Sel. Cell)에 연결된 워드라인(WL3)에는 리드 전압(Vr)이 인가되고, 제2 메모리 셀 그룹(2Cell_GR) 및 제1 메모리 셀 그룹(1Cell_GR)에 포함된 비선택된 메모리 셀들(F0~F2 및 F4~F8)에 연결된 워드라인들(WL0~WL2 및 WL4~WL8)에는 제1 패스 전압(Vpass1)이 인가된다. 제1 패스 전압(Vpass1)은 0V보다 높은 양전압으로 설정될 수 있다.
도 9b를 참조하면, 선택된 워드라인(Sel. WL)이 드레인 영역에 가까운 제1 메모리 셀 그룹(1Cell_GR)에 포함되어 있으면, 제1 메모리 셀 그룹(1Cell_GR)에 연결된 비선택된 워드라인들과 제2 메모리 셀 그룹(2Cell_GR)에 연결된 비선택된 워드라인들에 서로 다른 패스 전압들을 인가한다.
예를 들어, 제1 메모리 셀 그룹(1Cell_GR)에 포함된 제7 메모리 셀(F7)이 선택된 메모리 셀(Sel. Cell)인 경우, 리드 동작시 선택된 메모리 셀(Sel. Cell)에 연결된 워드라인(WL7)에는 리드 전압(Vr)이 인가되고, 제1 메모리 셀 그룹(1Cell_GR)에 포함된 비선택된 메모리 셀들(F8 및 F6)에 연결된 워드라인들(WL8 및 WL6)에는 제1 패스 전압(Vpass1)이 인가되고, 제2 메모리 셀 그룹(2Cell_GR)에 포함된 비선택된 메모리 셀들(F0~F5)에 연결된 워드라인들(WL0~WL5)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가된다. 제2 패스 전압(Vpass2)이 제1 패스 전압(Vpass1)보다 높은 양전압이므로, 제1 패스 전압(Vpass1)은 0V와 제2 패스 전압(Vpass2) 사이에서 설정될 수 있다.
도 10은 도 2의 메모리 블록들이 3차원 구조로 구현된 다른 실시예를 설명하기 위한 사시도이다.
도 10을 참조하면, 3차원 구조로 구현된 메모리 블록은 기판 상에 수직으로(Z 방향) 형성되며, 비트라인들(BL)과 소오스 라인(SL) 사이에 배열된 스트링(string)들과, 두 개의 스트링들을 서로 연결하는 파이프 구조물을 포함한다. 예를 들면, 두 개의 스트링들은 하단이 서로 연결된 U자 형태로 이루어질 수 있다.
보다 구체적으로 설명하면, 스트링들은 비트라인들(BL)과 파이프 라인(PL) 사이에 수직하게 배열된 제1 서브 스트링들과, 소오스 라인(SL)과 파이프 라인(PL) 사이에 수직하게 배열된 제2 서브 스트링들이 파이프 라인(PL) 영역 내에서 서로 연결된 구조로 형성될 수 있다. 이러한 구조를 P-BiCS(Pipe-shaped Bit Cost Scalable)라고 부르기도 한다.
예를 들면, 파이프 라인(PL)이 기판의 상부에 수평하게 형성된 경우, P-BiCS 구조를 갖는 스트링들은 파이프 라인(PL)과 비트라인(BL) 사이에 배열된 제1 서브스트링(ST_D)과, 파이프 라인(PL)과 소오스 라인(SL) 사이에 배열된 제2 서브 스트링(ST_S)을 포함할 수 있다.
더욱 구체적으로 설명하면, 제1 서브 스트링(ST_D)은, 제1 방향(Y 방향)으로 배열되고 서로 이격되어 적층된 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)과, 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)을 수직으로 관통하는 제1 수직 채널막(D_CH)을 포함한다. 제2 서브 스트링(ST_S)은, 제1 방향(Y 방향)으로 배열되며 서로 이격되어 적층된 워드라인들(WL) 및 소오스 셀렉트 라인(SSL)과, 워드라인들(WL) 및 소오스 셀렉트 라인(SSL)을 수직으로 관통하는 제2 수직 채널막(S_CH)을 포함한다. 제1 수직 채널막(D_CH)과 제2 수직 채널막(S_CH)은 파이프 라인(PL) 내에서 파이프 채널막(P_CH)에 의해 서로 연결된다. 비트라인들(BL)은 드레인 셀렉트 라인(DSL)의 상부로 돌출된 제1 수직 채널막(D_CH)의 상부에 접하며 제1 방향(Y 방향)에 직교하는 제2 방향(X 방향)으로 배열된다.
도 11a 및 도 11b는 도 10에서 설명된 스트링의 리드 동작의 일 실시예를 설명하기 위한 도면이다.
도 11a를 참조하면, 일 실시예에 따른 리드 동작은 선택된 워드라인에 리드 전압이 인가될 때, 나머지 비선택된 워드라인들에는 패스 전압이 인가된다. 특히, 비선택된 워드라인들 중, 선택된 워드라인과 소오스 셀렉트 라인 사이에 배치된 비선택된 워드라인들에는 선택된 워드라인과 드레인 셀렉트 라인 사이에 배치된 비선택된 워드라인들에 인가되는 패스 전압보다 높은 패스 전압이 인가된다. 구체적으로 설명하면 다음과 같다.
제2 워드라인(F2)이 선택된 워드라인(Sel. WL)인 경우, 선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때, 선택된 워드라인(Sel. WL)과 드레인 셀렉트 라인(DSL) 사이에 연결된 비선택된 워드라인들(WL3~WL7)에는 제1 패스 전압(Vpass1)이 인가되고, 선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 연결된 비선택된 워드라인들(WL0 및 WL1)에는 제1 패스 전압(Vpass1) 보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있다. 선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 연결된 비선택된 워드라인들(WL0 및 WL1)에 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가되면, 선택된 워드라인(Sel. WL)을 기준으로 소오스 영역의 전류량을 증가시킬 수 있고, 이로 인해 소오스 영역의 저항을 낮출 수 있다. 따라서, 소오스 영역과 드레인 영역 간의 저항 차이를 감소시킬 수 있다. 제1 패스 전압(Vpass1)은 0V보다 높고 제2 패스 전압(Vpass2)보다 낮은 양전압이므로, 0V와 제2 패스 전압(Vpass2) 사이에서 설정될 수 있다.
선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때, 드레인 셀렉트 라인(DSL), 소오스 셀렉트 라인(SSL) 및 파이프 라인(PL)에는 양전압을 갖는 턴온(turn on) 전압이 선택적으로 인가될 수 있다.
도 11b를 참조하면, 제6 워드라인(WL6)이 선택된 워드라인(Sel. WL)인 경우, 선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때, 선택된 워드라인(Sel. WL)과 드레인 셀렉트 라인(DSL) 사이에 연결된 비선택된 워드라인(WL7)에는 제1 패스 전압(Vpass1)이 인가되고, 선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 연결된 비선택된 워드라인들(WL0 내지 WL5)에는 제1 패스 전압(Vpass1) 보다 높은 제2 패스 전압(Vpass2)이 인가될 수 있다. 선택된 워드라인(Sel. WL)과 소오스 셀렉트 라인(SSL) 사이에 연결된 비선택된 워드라인들(WL0 및 WL1)에 제1 패스 전압(Vpass1) 보다 높은 제2 패스 전압(Vpass2)이 인가되면, 선택된 워드라인(Sel. WL)을 기준으로 소오스 영역의 전류량을 증가시킬 수 있다.
이처럼, 선택된 워드라인(Sel. WL)을 기준으로, 소오스 영역에 포함된 비선택된 워드라인들에 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)을 인가하면, 소오스 영역의 전류량을 증가시킬 수 있고, 전류량이 증가하면, 스트링(ST) 내에서 소오스 영역과 드레인 영역 간의 저항 차이로 인한 전기적 특성 차이를 감소시킬 수 있다. 스트링(ST) 내에서 저항 차이가 감소하면, 리드 디스터번스(read disturbance)가 감소할 수 있으므로, 저장 장치의 리드 동작의 신뢰도가 개선될 수 있다.
도 12a 및 도 12b는 도 10에서 설명된 스트링의 리드 동작의 다른 실시예를 설명하기 위한 도면이다.
도 12a를 참조하면, 다른 실시예에 따른 리드 동작은 선택된 워드라인(Sel. WL)이 포함된 스트링에 따라 비선택된 워드라인들에 인가되는 패스 전압이 조절될 수 있다.
구체적으로 설명하면, 선택된 워드라인(Sel. WL)이 소오스 영역에 형성된 제2 서브 스트링(ST_S)에 연결되어 있으면, 선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때 모든 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가된다, 만약, 선택된 워드라인(Sel. WL)이 드레인 영역에 형성된 제1 서브 스트링(ST_D)에 연결되어 있으면, 선택된 워드라인(Sel. WL)에 리드 전압(Vr)이 인가될 때 제1 서브 스트링(ST_D)과 제2 서브 스트링(ST_S)에 각각 연결된 비선택된 워드라인들에는 서로 다른 패스 전압들이 인가된다.
선택된 워드라인(Sel. WL)이 제2 서브 스트링(ST_S)에 연결된 경우를 구체적으로 설명하면 다음과 같다.
선택된 워드라인(Sel. WL)이 제2 서브 스트링(ST_S)에 연결된 워드라인들(WL0~WL3) 중 제2 워드라인(WL2)인 경우, 제2 워드라인(WL2)에 리드 전압(Vr)이 인가될 때, 제1 및 제2 서브 스트링들(ST_D 및 ST_S)에 연결된 모든 비선택된 워드라인들(WL0, WL1 및 WL3~WL7)에는 제1 패스 전압(Vpass1)이 인가된다.
즉, 선택된 워드라인(Sel. WL)이 소오스 영역에 형성된 제2 서브 스트링(ST_S)에 연결된 경우, 선택된 워드라인(Sel. WL)의 위치에 관계없이, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들을 리드하는 동안 나머지 비선택된 워드라인들에는 제1 패스 전압(Vpass1)이 인가된다. 제1 패스 전압(Vpass1)은 0V보다 높은 양전압으로 설정될 수 있다.
도 12b를 참조하여, 선택된 워드라인(Sel. WL)이 제1 서브 스트링(ST_D)에 연결된 경우를 구체적으로 설명하면 다음과 같다.
선택된 워드라인(Sel. WL)이 제1 서브 스트링(ST_D)에 연결된 워드라인들(WL4~WL7) 중 제6 워드라인(WL6)인 경우, 제6 워드라인(WL6)에 리드 전압(Vr)이 인가될 때, 제1 서브 스트링(ST_D)에 연결된 비선택된 워드라인들(WL4, WL5 및 WL7)에는 제1 패스 전압(Vpass1)이 인가되고, 제2 서브 스트링(ST_S)에 연결된 비선택된 워드라인들(WL0~WL3)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가된다.
즉, 선택된 워드라인(Sel. WL)이 드레인 영역에 형성된 제1 서브 스트링(ST_D)에 연결된 경우, 선택된 워드라인(Sel. WL)의 위치에 관계없이, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들을 리드하는 동안 제1 서브 스트링(ST_D)에 연결된 비선택된 워드라인들(WL4, WL5 및 WL7)에는 제1 패스 전압(Vpass1)이 인가되고, 제2 서브 스트링(ST_S)에 연결된 비선택된 워드라인들(WL0~WL3)에는 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가된다.
이처럼, 선택된 워드라인(Sel. WL)에 연결된 메모리 셀들을 리드하는 동안, 제2 서브 스트링(ST_S)에 연결된 비선택된 워드라인들(WL0~WL3)에 제1 패스 전압(Vpass1)보다 높은 제2 패스 전압(Vpass2)이 인가되면, 제2 서브 스트링(ST_S)의 전류량을 증가시킬 수 있으므로, 제1 서브 스트링(ST_D)과 제2 서브 스트링(ST_S) 간의 저항 차이로 인한 전기적 특성 차이를 감소시킬 수 있다. 서로 연결된 제1 및 제2 서브 스트링들(ST_D 및 ST_S)의 전기적 특성 차이가 감소하면 리드 디스터번스(read disturbance)가 감소할 수 있으므로, 저장 장치의 리드 동작의 신뢰도가 개선될 수 있다.
도 13은 본 발명의 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 13을 참조하면, 본 발명의 다른 실시예에 따른 메모리 시스템은 메모리 장치(1100), 컨트롤러(2000) 및 호스트(3000)를 포함할 수 있다.
컨트롤러(2000)는 메모리 컨트롤러(1200), SRAM(2100), 호스트 인터페이스(2200), 에러 정정부(2300) 및 메모리 인터페이스(2400)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)를 제어하도록 구성될 수 있다. SRAM(2100)은 메모리 컨트롤러(1200)의 워킹 메모리로 사용될 수 있다. 호스트 인터페이스(2200)는 컨트롤러(2000)에 접속되는 호스트(3000)의 데이터 교환 프로토콜을 구비할 수 있다. 에러 정정부(2300)는 메모리 장치(1100)로부터 리드된 데이터에 포함되어 있는 에러를 검출하거나 정정할 수 있다. 메모리 인터페이스(2400)는 메모리 장치(1100)와 인터페이싱 할 수 있다. 메모리 컨트롤러(1200)는 컨트롤러(2000)와 메모리 장치(1100)의 데이터 교환을 위한 제어동작을 수행할 수 있다. 또한, 도면에는 도시되지 않았지만, 컨트롤러(2000)는 호스트(3000)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있다.
본 발명에 따른 메모리 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 장치들 중 하나에 적용될 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 14를 참조하면, 본 발명에 따른 메모리 시스템은 버스(bus)에 전기적으로 연결된 메모리 장치(1100), 메모리 컨트롤러(1200), 마이크로(4100) 및 유저 인터페이스(User Interface; 4200)를 포함한다. 본 발명에 따른 메모리 시스템이 모바일 장치인 경우, 메모리 시스템의 동작 전압을 공급하기 위한 배터리(4300)가 추가적으로 제공될 수 있다. 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템에는 응용 칩셋(application chip set), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 포함될 수 있다.
메모리 컨트롤러(1200)와 메모리 장치(1000)는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 메모리 장치(1100) 및 메모리 컨트롤러(1200)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치(1100) 및 메모리 컨트롤러(1200)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP) 및 Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장 될 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1110: 저장 장치
110: 메모리 셀 어레이 120: 주변 회로들
130: 컨트롤러

Claims (20)

  1. 다수의 메모리 셀들이 포함된 스트링;
    상기 메모리 셀들 중 선택된 메모리 셀의 리드(read) 동작 시, 상기 선택된 메모리 셀에 연결된 선택된 워드라인에는 리드 전압을 인가하고, 나머지 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에는 상기 선택된 워드라인의 위치에 따라 제1 패스 전압 및 상기 제1 패스 전압보다 높은 제2 패스 전압을 선택적으로 인가하도록 구성된 주변회로들; 및
    상기 주변회로들을 제어하도록 구성된 컨트롤러를 포함하는 저장 장치.
  2. 제1항에 있어서, 상기 주변회로들은,
    동작 신호에 응답하여 상기 리드 전압, 상기 제1 패스 전압 또는 상기 제2 패스 전압을 생성하도록 구성된 전압 생성 회로;
    로우 어드레스에 응답하여 상기 전압 생성 회로에서 생성된 전압을 상기 선택된 워드라인 및 상기 비선택된 워드라인들에 전달하도록 구성된 로우 디코더;
    컬럼 어드레스에 응답하여 상기 스트링에 연결된 비트라인을 통해 데이터를 주고받도록 구성된 컬럼 디코더; 및
    외부로부터 커맨드를 수신받아 상기 컨트롤러에 전달하거나, 외부와 데이터를 주고받도록 구성된 입출력 회로를 포함하는 저장 장치.
  3. 제1항에 있어서, 상기 스트링은,
    상기 메모리 셀들이 기판 상에 수평하게 배열된 2차원 구조로 이루어지거나,
    상기 메모리 셀들이 상기 기판 상에 수직 방향으로 I자 형태로 적층된 3차원 구조로 이루어지거나,
    상기 메모리 셀들이 상기 기판 상에 수직 방향으로 U자 형태로 적층된 3차원 구조로 이루어진 저장 장치.
  4. 제3항에 있어서,
    상기 스트링이 상기 2차원 구조로 이루어지거나 상기 I자 형태로 이루어진 경우,
    상기 컨트롤러는,
    상기 선택된 워드라인에 상기 리드 전압이 인가되고,
    상기 선택된 워드라인을 기준으로, 상기 스트링의 저항이 상대적으로 더 높은 영역에 연결된 비선택된 워드라인들에 상기 제2 패스 전압이 인가되고,
    상기 선택된 워드라인을 기준으로, 상기 스트링이 저항이 상대적으로 더 낮은 영역에 연결된 비선택된 워드라인들에 상기 제1 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  5. 제3항에 있어서,
    상기 스트링이 상기 2차원 구조, 상기 I자 형태 또는 상기 U자 형태로 이루어진 경우,
    상기 컨트롤러는,
    상기 스트링 중 상대적으로 저항이 높은 영역과 낮은 영역을 구분하고,
    상기 선택된 워드라인에 상기 리드 전압이 인가되도록 하되,
    상기 선택된 워드라인이 상기 저항이 높은 영역에 포함되면, 상기 비선택된 워드라인들 모두에 상기 제1 패스 전압이 인가되도록 하고,
    상기 선택된 워드라인이 상기 저항이 낮은 영역에 포함되면, 상기 저항이 높은 영역에 포함된 비선택된 워드라인들에는 상기 제2 패스 전압이 인가되도록 하고, 상기 저항이 낮은 영역에 포함된 비선택된 워드라인들에는 상기 제1 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  6. 제3항에 있어서,
    상기 스트링이 상기 U자 형태로 이루어진 경우,
    상기 컨트롤러는,
    상기 선택된 워드라인에 상기 리드 전압이 인가되고,
    상기 선택된 워드라인을 기준으로, 상기 스트링의 저항이 상대적으로 더 높은 영역에 연결된 비선택된 워드라인들에 상기 제2 패스 전압이 인가되고,
    상기 선택된 워드라인을 기준으로, 상기 스트링이 저항이 상대적으로 더 낮은 영역에 연결된 비선택된 워드라인들에 상기 제1 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  7. 제3항에 있어서,
    상기 스트링이 상기 U자 형태로 이루어진 경우,
    상기 컨트롤러는,
    상기 U자 형태를 이루는 제1 서브 스트링과 제2 서브 스트링을 구분하고,
    상기 제2 서브 스트링에 상기 선택된 워드라인이 포함되면, 상기 제2 서브 스트링에 포함된 비선택된 워드라인들에 상기 제2 패스 전압이 인가되고, 상기 제1 서브 스트링에 포함된 비서택된 워드라인들에 상기 제1 패스 전압이 인가되도록 하고,
    상기 제1 서브 스트링에 상기 선택된 워드라인이 포함되면, 상기 제1 및 제2 서브 스트링들에 포함된 비선택된 워드라인들 모두에 상기 제1 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  8. 제7항에 있어서,
    상기 제2 서브 스트링은 리드 동작시 상기 제1 서브 스트링보다 저항이 높아지는 저장 장치.
  9. 드레인 셀렉트 트랜지스터와 소오스 셀렉트 트랜지스터 사이에 연결된 다수의 메모리 셀들;
    상기 메모리 셀들 중 선택된 메모리 셀의 리드 동작을 수행하도록 구성된 주변회로들; 및
    상기 리드 동작시, 상기 선택된 메모리 셀의 위치에 따라, 상기 메모리 셀들 중 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에 제1 패스 전압, 제2 패스 전압 또는 상기 제1 및 제2 패스 전압들이 인가되도록 상기 주변회로들을 제어하는 컨트롤러를 포함하는 저장 장치.
  10. 제9항에 있어서,
    상기 드레인 셀렉트 트랜지스터는 상기 메모리 셀들과 비트라인 사이에 연결되고,
    상기 소오스 셀렉트 트랜지스터는 상기 메모리 셀들과 소오스 라인 사이에 연결된 저장 장치.
  11. 제9항에 있어서, 상기 컨트롤러는,
    상기 선택된 메모리 셀이 상기 소오스 셀렉트 트랜지스터에 인접하고, 상기 선택된 메모리 셀을 제외한 나머지 비선택된 메모리 셀들이 상기 선택된 메모리 셀과 상기 드레인 셀렉트 트랜지스터 사이에 연결된 경우,
    상기 비선택된 메모리 셀들에 연결된 모든 워드라인들에 상기 제1 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  12. 제9항에 있어서, 상기 컨트롤러는,
    상기 선택된 메모리 셀이 상기 드레인 셀렉트 트랜지스터 및 상기 소오스 셀렉트 트랜지스터에 인접하지 않는 경우,
    상기 선택된 메모리 셀과 상기 드레인 셀렉트 트랜지스터 사이에 연결된 비선택된 메모리 셀들에 연결된 워드라인들에는 상기 제1 패스 전압이 인가되고,
    상기 선택된 메모리 셀과 상기 소오스 셀렉트 트랜지스터 사이에 연결된 비선택된 메모리 셀들에 연결된 워드라인들에는 상기 제2 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  13. 제9항에 있어서, 상기 컨트롤러는,
    상기 선택된 메모리 셀이 상기 드레인 셀렉트 트랜지스터에 인접하고, 상기 선택된 메모리 셀을 제외한 나머지 비선택된 메모리 셀들이 상기 선택된 메모리 셀과 상기 소오스 셀렉트 트랜지스터 사이에 연결된 경우,
    상기 비선택된 메모리 셀들에 연결된 모든 워드라인들에 상기 제2 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  14. 제9항에 있어서, 상기 컨트롤러는,
    상기 메모리 셀들 중, 상기 드레인 셀렉트 트랜지스터에 인접한 메모리 셀들을 제1 메모리 셀 그룹으로 그룹화하고, 상기 소오스 셀렉트 트랜지스터에 인접한 나머지 메모리 셀들을 제2 메모리 셀 그룹으로 그룹화하고,
    상기 제1 및 제2 메모리 셀 그룹들 중 상기 선택된 메모리 셀이 포함된 그룹에 따라 상기 비선택된 워드라인들에 인가되는 전압이 조절되도록 상기 주변회로들을 제어하는 저장 장치.
  15. 제14항에 있어서, 상기 컨트롤러는,
    상기 선택된 메모리 셀이 상기 제1 메모리 셀 그룹에 포함되면,
    상기 제1 메모리 셀 그룹에 연결된 비선택된 워드라인들에는 상기 제1 패스 전압이 인가되도록 하고, 상기 제2 메모리 셀 그룹에 연결된 비선택된 워드라인들에는 상기 제2 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  16. 제14항에 있어서, 상기 컨트롤러는,
    상기 선택된 메모리 셀이 상기 제2 메모리 셀 그룹에 포함되면,
    상기 비선택된 워드라인들에 상기 제1 패스 전압이 인가되도록 상기 주변회로들을 제어하는 저장 장치.
  17. 선택된 메모리 셀을 리드하되,
    상기 선택된 메모리 셀의 위치에 따라, 비선택된 메모리 셀들에 연결된 비선택된 워드라인들에 인가되는 패스 전압을 조절하는 단계를 포함하는 저장 장치의 동작 방법.
  18. 제17항에 있어서, 상기 패스 전압을 조절하는 단계는,
    상기 선택된 메모리 셀과 스트링의 드레인 영역 사이에 연결된 비선택된 워드라인들에는 제1 패스 전압을 인가하고,
    상기 선택된 메모리 셀과 상기 스트링의 소오스 영역 사이에 연결된 비선택된 워드라인들에는 상기 제1 패스 전압보다 높은 제2 패스 전압을 인가하는 저장 장치의 동작 방법.
  19. 제17항에 있어서, 상기 패스 전압을 조절하는 단계는,
    상기 선택된 메모리 셀이 포함된 스트링의 드레인 영역에 인접한 메모리 셀들을 제1 메모리 셀 그룹으로 그룹화하는 단계; 및
    상기 스트링의 소오스 영역에 인접한 나머지 메모리 셀들을 제2 메모리 셀 그룹으로 그룹화하는 단계를 더 포함하는 저장 장치의 동작 방법.
  20. 제19항에 있어서, 상기 선택된 메모리 셀을 리드하는 동안,
    상기 선택된 메모리 셀이 상기 제1 메모리 셀 그룹에 포함되면, 상기 제1 메모리 셀 그룹에 연결된 비선택된 워드라인들에는 상기 제1 패스 전압을 인가하고, 상기 제2 메모리 셀 그룹에 연결된 비선택된 워드라인들에는 상기 제2 패스 전압을 인가하고,
    상기 선택된 메모리 셀이 상기 제2 메모리 셀 그룹에 포함되면, 상기 제1 및 제2 메모리 셀 그룹들에 연결된 비선택된 워드라인들에 상기 제1 패스 전압을 인가하는 저장 장치의 동작 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190113061A (ko) * 2018-03-27 2019-10-08 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
KR20200036946A (ko) * 2017-10-06 2020-04-07 샌디스크 테크놀로지스 엘엘씨 프로그래밍 동안 사전충전 후 더미 워드 라인의 지연된 램프업에 의한 교란들의 감소
WO2021246825A1 (ko) * 2020-06-05 2021-12-09 한양대학교 산학협력단 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019164873A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置およびその制御方法
KR20230009508A (ko) * 2020-12-07 2023-01-17 양쯔 메모리 테크놀로지스 씨오., 엘티디. 비-휘발성 메모리 및 그 동작 방법
CN113851170A (zh) * 2020-12-07 2021-12-28 长江存储科技有限责任公司 非易失性存储器及其操作方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731709B1 (ko) * 2004-05-17 2007-06-25 가부시끼가이샤 도시바 반도체 기억 장치 및 전자 디바이스
KR20090069888A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 동작 방법
KR20120000900A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR20130092756A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150034552A (ko) * 2013-09-26 2015-04-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150047285A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 반도체 장치와 이의 제조방법 및 동작방법
KR20150091919A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR20150098105A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100882206B1 (ko) * 2007-06-19 2009-02-06 삼성전자주식회사 비휘발성 메모리 장치 및 그 동작 방법
KR100936877B1 (ko) 2007-06-28 2010-01-14 주식회사 하이닉스반도체 플래시 소자의 소거 문턱전압 제어 방법
KR101301140B1 (ko) * 2007-07-13 2013-09-03 삼성전자주식회사 읽기 디스터브가 방지되는 불휘발성 반도체 메모리 장치 및그것의 읽기 방법
US8937835B2 (en) * 2012-03-13 2015-01-20 Sandisk Technologies Inc. Non-volatile storage with read process that reduces disturb
WO2015013689A2 (en) * 2013-07-25 2015-01-29 Aplus Flash Technology, Inc. Nand array hiarchical bl structures for multiple-wl and all -bl simultaneous erase, erase-verify, program, program-verify, and read operations

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100731709B1 (ko) * 2004-05-17 2007-06-25 가부시끼가이샤 도시바 반도체 기억 장치 및 전자 디바이스
KR20090069888A (ko) * 2007-12-26 2009-07-01 삼성전자주식회사 플래시 메모리 장치 및 그것의 읽기 동작 방법
KR20120000900A (ko) * 2010-06-28 2012-01-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR20130092756A (ko) * 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150034552A (ko) * 2013-09-26 2015-04-03 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20150047285A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 반도체 장치와 이의 제조방법 및 동작방법
KR20150091919A (ko) * 2014-02-04 2015-08-12 삼성전자주식회사 불 휘발성 메모리 장치 및 불 휘발성 메모리 장치의 동작 방법
KR20150098105A (ko) * 2014-02-19 2015-08-27 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200036946A (ko) * 2017-10-06 2020-04-07 샌디스크 테크놀로지스 엘엘씨 프로그래밍 동안 사전충전 후 더미 워드 라인의 지연된 램프업에 의한 교란들의 감소
KR20190113061A (ko) * 2018-03-27 2019-10-08 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
KR20220113320A (ko) * 2018-03-27 2022-08-12 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
KR20220113651A (ko) * 2018-03-27 2022-08-16 에스케이하이닉스 주식회사 디스터번스를 방지하는 반도체 메모리 장치
WO2021246825A1 (ko) * 2020-06-05 2021-12-09 한양대학교 산학협력단 강유전체 물질 기반의 3차원 플래시 메모리 및 그 동작 방법

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US9728265B2 (en) 2017-08-08

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