KR20190113061A - 디스터번스를 방지하는 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 액세스 라인 제어 회로를 포함할 수 있다. 상기 액세스 라인 제어 회로는 타겟 메모리 셀과 연결된 선택된 액세스 라인으로 선택 바이어스 전압을 인가하고, 상기 선택된 액세스 라인과 인접한 비선택 액세스 라인으로 제 1 비선택 바이어스 전압을 인가할 수 있다. 상기 선택된 비트라인과 인접하지 않은 비선택 액세스 라인으로 제 2 비선택 바이어스 전압이 인가될 수 있다.

Description

디스터번스를 방지하는 반도체 메모리 장치 {SEMICONDUCTOR MEMORY APPARATUS FOR PREVENTING DITURBANCE}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 반도체 장치 및 반도체 메모리 장치에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase change RAM), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PRAM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 선택된 액세스 라인과 인접한 액세스 라인의 전압 레벨을 조절하여 타겟 메모리 셀과 인접한 메모리 셀의 디스터번스를 방지할 수 있는 반도체 메모리 장치를 제공할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 타겟 메모리 셀과 연결된 선택된 액세스 라인으로 선택 바이어스 전압을 인가하고, 상기 선택된 액세스 라인과 인접한 비선택 액세스 라인으로 제 1 비선택 바이어스 전압을 인가하는 액세스 라인 제어 회로를 포함하고, 상기 선택된 비트라인과 인접하지 않은 비선택 액세스 라인으로 제 2 비선택 바이어스 전압을 인가할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 타겟 메모리 셀과 연결된 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인과 인접한 비선택 비트라인으로 제 1 비선택 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로; 및 상기 타겟 메모리 셀과 연결된 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접한 비선택 워드라인으로 제 1 비선택 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함하고, 상기 선택된 비트라인과 인접하지 않는 비선택 비트라인으로 제 2 비선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접하지 않는 비선택 워드라인으로 제 2 비선택 워드라인 바이어스 전압을 인가할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 타겟 메모리 셀과 연결되는 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인으로부터 비선택 비트라인까지의 거리에 비례하여 제 1 비선택 비트라인 바이어스 전압 및 제 2 비선택 비트라인 바이어스 전압 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 비트라인으로 인가하는 비트라인 제어 회로; 및 상기 타겟 메모리 셀과 연결되는 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인으로부터 비선택 워드라인까지의 거리에 비례하여 제 1 비선택 워드라인 바이어스 전압으로부터 제 2 비선택 워드라인 바이어스 전압 사이에서 감소되는 레벨을 갖는 전압을 상기 비선택 워드라인으로 인가하는 워드라인 제어 회로를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 글로벌 비트라인; 상기 복수의 글로벌 비트라인과 각각 연결되는 복수의 비트라인을 각각 포함하는 복수의 비트라인 그룹; 및 비트라인 선택 신호에 기초하여 상기 복수의 비트라인 그룹 중 적어도 하나를 선택하고, 상기 복수의 글로벌 비트라인으로 서로 다른 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로를 포함할 수 있다.
본 발명의 실시예에서, 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압, 제 1 비선택 비트라인 바이어스 전압과, 제 2 비선택 비트라인 바이어스 전압 및 제 3 비선택 비트라인 바이어스 전압 중 적어도 하나를 포함하고, 상기 제 1 비선택 비트라인 바이어스 전압은 상기 제 3 비선택 비트라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 3 비선택 비트라인 바이어스 전압은 상기 제 2 비선택 비트라인 바이어스 전압보다 낮은 레벨을 가지며, 상기 제 2 비선택 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 가질 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치는 복수의 글로벌 워드라인; 상기 복수의 글로벌 워드라인과 각각 연결되는 복수의 워드라인을 각각 포함하는 복수의 워드라인 그룹; 및 워드라인 선택 신호에 기초하여 상기 복수의 워드라인 그룹 중 적어도 하나를 선택하고, 상기 복수의 글로벌 워드라인으로 서로 다른 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함할 수 있다.
본 발명의 실시예에서, 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압, 제 1 비선택 워드라인 바이어스 전압과, 제 2 비선택 워드라인 바이어스 전압 및 제 3 비선택 워드라인 바이어스 전압 중 적어도 하나를 포함하고, 상기 제 1 비선택 워드라인 바이어스 전압은 상기 제 3 비선택 워드라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 3 비트라인 바이어스 전압은 상기 제 2 비트라인 바이어스 전압보다 낮은 레벨을 가지며, 상기 제 2 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 가질 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 내구성을 유지시키고, 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성 및 동작을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치 및 메모리 셀 어레이를 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 또 다른 동작을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치 및 메모리 셀 어레이를 보여주는 도면,
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드를 나타낸 개략도,
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도,
도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도,
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 시스템 블록도이다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 구성 및 동작을 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치(1)는 메모리 셀(110)을 포함할 수 있다. 상기 메모리 셀(110)은 저항성 소자(111) 및 스위칭 소자(112)를 포함할 수 있다. 상기 메모리 셀(110)의 저항성 소자(111)는 라이트 동작 중에 인가되는 전류 및/또는 전압에 따라 서로 다른 저항 상태를 가질 수 있다. 예를 들어, 상기 메모리 셀(110)은 고저항 상태 및/또는 리셋 상태를 가질 수 있고, 저저항 상태 및/또는 셋 상태를 가질 수 있다. 상기 메모리 셀(110)은 상기 저항 상태에 따라 서로 다른 데이터를 저장할 수 있다. 일 실시예에서, 상기 메모리 셀(110)은 2개의 상태가 아닌 복수개의 상태로 변화될 수 있고, 2비트 이상의 멀티 비트 데이터를 저장할 수도 있다. 상기 스위칭 소자(112)는 상기 메모리 셀(110)로 임계 값 이상의 전류가 인가되거나 상기 메모리 셀(110) 양 단의 전압 차이가 임계 값 이상이 인가되는 경우 턴온될 수 있고, 턴온되었을 때 상기 메모리 셀(110)을 통해 제한 없는 양의 전류가 흐를 수 있도록 한다. 상기 스위칭 소자(112)는 오보닉 임계 스위치(Ovonic Threshold Switch, OTS)일 수 있다.
상기 메모리 셀(110)은 글로벌 비트라인(GBL) 및 글로벌 워드라인(GWL) 사이에 연결될 수 있다. 상기 메모리 셀(110)은 일 단이 글로벌 비트라인(GBL)과 연결되고, 타 단이 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 반도체 메모리 장치(1)는 계층적 비트라인 및 워드라인 구조를 가질 수 있다. 상기 메모리 셀(110)의 일 단은 비트라인(BL)과 연결되고 상기 비트라인(BL)은 컬럼 스위치(160)를 통해 상기 글로벌 비트라인(GBL)과 연결될 수 있다. 상기 컬럼 스위치(160)는 비트라인 선택 신호(BLS)에 기초하여 상기 비트라인(BL)과 상기 글로벌 비트라인(GBL)을 연결할 수 있다. 상기 메모리 셀(110)의 타 단은 워드라인(WL)과 연결되고 상기 워드라인(WL)은 로우 스위치(170)를 통해 상기 글로벌 워드라인(GWL)과 연결될 수 있다. 상기 로우 스위치(170)는 워드라인 선택 신호(WLS)에 기초하여 상기 워드라인(WL)과 상기 글로벌 워드라인(GWL)을 연결할 수 있다.
상기 반도체 메모리 장치(1)는 비트라인 서플라이(130) 및 워드라인 서플라이(140)를 포함할 수 있다. 상기 비트라인 서플라이(130)는 반도체 메모리 장치(1)가 라이트 동작 및 리드 동작을 수행할 때 상기 글로벌 비트라인(GBL)으로 비트라인 바이어스 전압을 공급할 수 있다. 상기 비트라인 서플라이(130)는 고전압(VH)을 수신하고, 상기 라이트 동작 및 리드 동작 중에 상기 글로벌 비트라인(GBL)으로 비트라인 바이어스 전압을 공급하여 상기 글로벌 비트라인(GBL)의 전압 레벨을 상승시킬 수 있다. 상기 고전압(VH)은 충분히 높은 전압 레벨을 갖는 전원전압일 수 있다. 상기 워드라인 서플라이(140)는 상기 반도체 메모리 장치(1)가 라이트 동작 및 리드 동작을 수행할 때 상기 글로벌 워드라인(GWL)으로 워드라인 바이어스 전압을 공급할 수 있다. 상기 워드라인 서플라이(140)는 저전압(VL)을 수신하고, 상기 글로벌 워드라인(GWL)으로 워드라인 바이어스 전압을 공급하여 상기 글로벌 워드라인(GWL)의 전압 레벨을 하강시킬 수 있다. 상기 저전압(VL)은 상기 고전압(VH)보다 낮은 레벨을 가질 수 있고, 접지전압 또는 상기 접지전압 이하의 낮은 레벨을 갖는 전원전압일 수 있다. 상기 비트라인 서플라이(130)에 의해 상승된 글로벌 비트라인(GBL)의 전압 레벨과 상기 워드라인 서플라이(140)에 의해 하강된 글로벌 워드라인(GWL)의 전압 레벨의 차이는 상기 메모리 셀(110)로 데이터를 프로그래밍하기 위한 라이트 전압 또는 상기 메모리 셀에 저장된 데이터를 리드하기 위한 리드 전압에 대응할 수 있다.
도 1에서, 상기 반도체 메모리 장치(1)의 셋 라이트 동작에 대한 타이밍도를 예시하였다. 상기 반도체 메모리 장치(1)가 셋 라이트 동작을 수행하기 전에 상기 비트라인(BL)은 비선택 비트라인 바이어스 전압(BUSV)의 레벨로 유지되고, 상기 워드라인(WL)은 비선택 워드라인 바이어스 전압(WUSV)의 레벨로 유지될 수 있다. 상기 반도체 메모리 장치(1)가 상기 메모리 셀(110)에 대한 라이트 동작을 수행하면, 상기 비트라인 선택 신호(BLS) 및 워드라인 선택 신호(WLS)가 인에이블되어 상기 메모리 셀(110)과 연결된 컬럼 스위치(160) 및 로우 스위치(170)를 턴온시킬 수 있다. 상기 메모리 셀(110)을 셋 상태로 프로그래밍하기 위해 상기 비트라인 서플라이(130)는 상기 글로벌 비트라인(GBL) 및 상기 비트라인(BL)의 전압 레벨을 상승시키고, 상기 워드라인 서플라이(140)는 상기 글로벌 워드라인(GWL) 및 상기 워드라인(WL)의 전압 레벨을 하강시킬 수 있다. 상기 비트라인(BL)의 전압 레벨과 상기 워드라인(WL)의 전압 레벨의 차이가 임계 값(Vth)에 도달하면, 상기 메모리 셀(110)의 스냅백이 발생하고, 상기 메모리 셀(110)을 통해 흐르는 전류(Icell)의 양은 급격하게 증가될 수 있다. 스냅백이 발생되면, 상기 비트라인(BL)의 전압 레벨은 소정 레벨만큼 하강될 수 있고, 하강된 전압이 일정 시간동안 인가되면서 상기 메모리 셀(110)은 셋 상태로 그로그래밍될 수 있다. 일정 시간이 경과되고 셋 라이트 동작이 종료되면, 상기 비트라인(BL) 및 상기 글로벌 비트라인(GBL)의 전압 레벨은 비선택 비트라인 바이어스 전압(BUSV)의 레벨로 변화되고 상기 워드라인(WL) 및 상기 글로벌 워드라인(GWL)의 전압 레벨은 다시 비선택 워드라인 바이어스 전압(WUSV)의 레벨로 변화될 수 있다. 일 실시예에서, 상기 비선택 비트라인 바이어스 전압(BUSV) 및 비선택 워드라인 바이어스 전압(WUSV)의 레벨은 상기 임계 값(Vth)의 중간에 대응하는 레벨을 가질 수 있다. 상기 비선택 워드라인 바이어스 전압(WUSV)은 상기 비선택 비트라인 바이어스 전압(BUSV)과 동일한 레벨을 가질 수 있다. 또는 상기 비선택 워드라인 바이어스 전압(WUSV)은 상기 비선택 비트라인 바이어스 전압(BUSV)보다 높은 레벨을 가질 수 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(2) 및 메모리 셀 어레이(200)를 보여주는 도면이고, 도 3은 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 동작과, 선택된 비트라인(SBL), 선택된 워드라인(SWL), 비선택 비트라인(UBL) 및 비선택 워드라인(UWL)의 전압 레벨을 보여주는 도면이다. 도 2에서, 상기 메모리 셀 어레이(200)는 복수의 액세스 라인을 포함할 수 있다. 상기 복수의 액세스 라인은 컬럼 방향으로 배치되는 복수의 제 1 액세스 라인과 로우 방향으로 배치되는 복수의 제 2 액세스 라인을 포함할 수 있다. 상기 복수의 제 1 액세스 라인 중 특정 액세스 라인이 선택되고 포함하고, 상기 복수의 제 2 액세스 라인 중 특정 액세스 라인이 선택되면서, 상기 선택된 액세스 라인과 연결되는 메모리 셀에 대해 라이트 동작 및/또는 리드 동작이 수행될 수 있다. 예를 들어, 상기 제 1 액세스 라인은 비트라인일 수 있고, 상기 제 2 액세스 라인은 워드라인일 수 있다. 복수의 비트라인과 복수의 워드라인이 교차하는 지점에는 각각 복수의 메모리 셀이 연결될 수 있다. 타겟 메모리 셀(T)에 대한 라이트 동작을 수행하거나 리드 동작을 수행하기 위해서는 타겟 메모리 셀(T)의 일 단과 연결된 비트라인(SBL)과 상기 타겟 메모리 셀의 타 단과 연결된 워드라인(SWL)을 선택할 수 있다. 도 3에 도시된 것과 같이, 상기 선택된 비트라인(SBL)의 전압 레벨은 상승될 수 있고, 상기 선택된 비트라인(SBL)의 전압 레벨은 하강될 수 있다. 상기 선택된 비트라인(SBL) 및 선택된 워드라인(SWL)의 전압 레벨 차이가 임계 값(Vth)에 도달하면, 상기 타겟 메모리 셀(T)이 턴온되어 스냅백이 발생할 수 있다. 따라서, 상기 타겟 메모리 셀(T)을 통해 상기 선택된 비트라인(SBL)으로부터 상기 선택된 워드라인(SWL)으로 전류가 흘러 상기 타겟 메모리 셀(T)에 대한 라이트 동작 또는 리드 동작이 수행될 수 있다. 상기 선택된 비트라인(SBL)으로 선택 비트라인 바이어스 전압(BSV)이 인가될 수 있고, 상기 비선택 비트라인(UBL)으로 비선택 비트라인 바이어스 전압(BUSV)이 인가될 수 있다. 상기 선택된 워드라인(SWL)으로 선택 워드라인 바이어스 전압(WSV)이 인가될 수 있고, 상기 비선택 워드라인(UWL)으로 비선택 워드라인 바이어스 전압(WUSV)이 인가될 수 있다. 이 때, A 메모리 셀은 타 단이 비선택 워드라인(UWL)과 연결되지만, 일 단이 상기 선택된 비트라인(SBL)과 연결될 수 있다. 따라서, 상기 A 메모리 셀이 연결된 비트라인과 워드라인 사이의 전압 레벨 차이는 VA일 수 있다. 또한, B 메모리 셀은 일 단이 비선택 비트라인(UBL)과 연결되지만, 타 단이 상기 선택된 워드라인(SWL)과 연결될 수 있다. 따라서, 상기 B 메모리 셀이 연결된 비트라인과 워드라인 사이의 전압 레벨은 VB일 수 있다. 통상적으로, VA 또는 VB는 메모리 셀의 임계 값보다 작으므로, 타겟 메모리 셀(T)을 제외한 메모리 셀은 턴온되지 않을 수 있다. 하지만, 공정, 전압 또는 온도 변동에 따라 상기 메모리 셀의 임계 전압은 변동될 수 있고, VA 또는 VB의 전압에 응답하여 턴온되는 경우가 발생할 수 있다. 따라서, 타겟 메모리 셀(T)과 인접하는 메모리 셀이 턴온되면서, 상기 메모리 셀이 저장된 데이터를 유실하는 디스터번스가 발생될 수 있다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치(2)의 또 다른 동작을 보여주는 도면이다. 본 발명의 실시예에 따른 반도체 메모리 장치(2)는 타겟 메모리 셀(T)과 연결되는 선택된 비트라인(SBL)으로 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 타겟 메모리 셀(T)과 연결되는 선택된 워드라인(SWL)으로 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 선택 비트라인 바이어스 전압(BSV) 및 상기 선택 워드라인 바이어스 전압(WSV) 사이의 레벨 차이는 라이트 전압 또는 리드 전압에 대응될 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 비트라인(SBL)과 인접한 비선택 비트라인(UBL)으로 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 비트라인(SBL)과 인접하지 않는 비선택 비트라인(도시되지 않음)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 워드라인(SWL)과 인접한 비선택 워드라인(UWL)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 워드라인(SWL)과 인접하지 않는 비선택 워드라인(도시되지 않음)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)보다 낮은 레벨을 가질 수 있고, 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)은 상기 선택 비트라인 바이어스 전압(BSV)보다 낮은 레벨을 가질 수 있다. 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 높은 레벨을 가질 수 있고, 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)은 상기 선택 워드라인 바이어스 전압(WSV)보다 높은 레벨을 가질 수 있다. 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)은 상기 선택 비트라인 바이어스 전압(BSV)과 상기 선택 워드라인 바이어스 전압(WSV)의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)은 상기 선택 비트라인 바이어스 전압(BSV)과 상기 선택 워드라인 바이어스 전압(WSV)의 중간에 대응하는 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)은 각각 접지전압에 대응하는 전압 레벨을 가질 수 있다. 일 실시예에서, 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 낮은 레벨을 가질 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 비트라인(SBL) 및 상기 비선택 비트라인(UBL)으로 상기 선택 비트라인 바이어스 전압(BSV), 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있는 비트라인 제어 회로를 포함할 수 있다. 상기 반도체 메모리 장치(2)는 상기 선택된 워드라인(SWL) 및 상기 비선택 워드라인(UWL)으로 상기 선택 워드라인 바이어스 전압(WSV), 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있는 워드라인 제어 회로를 더 포함할 수 있다.
도 4에 도시된 것과 같이, 비트라인과 워드라인이 선택되지 않았을 때 비트라인은 제 2 비선택 비트라인 바이어스 전압(BUSV2)의 레벨을 유지하고, 워드라인은 제 2 비선택 워드라인 바이어스 전압(WUSV2)의 레벨을 유지할 수 있다. 타겟 메모리 셀(T)에 대한 라이트 동작 및/또는 리드 동작을 수행하기 위해 선택된 비트라인(SBL)의 전압 레벨은 상승될 수 있고, 상기 선택된 워드라인(SWL)의 전압 레벨은 하강될 수 있다. 상기 선택된 비트라인(SBL)은 상기 선택 비트라인 바이어스 전압(BSV)의 레벨까지 상승할 수 있고, 상기 선택된 워드라인(SWL)은 상기 선택 워드라인 바이어스 전압(WSV)의 레벨까지 상승할 수 있다. 상기 선택된 비트라인(SBL)과 인접하지 않는 비선택 비트라인은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)의 레벨을 유지할 수 있고, 상기 선택된 워드라인(SWL)과 인접하지 않는 비선택 워드라인은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)의 레벨을 유지할 수 있다. 이 때, 상기 선택된 비트라인(SBL)과 인접하는 비선택 비트라인(UBL)은 제 1 비선택 비트라인 바이어스 전압(BUSV1)의 레벨로 하강될 수 있고, 상기 선택된 워드라인(SWL)과 인접하는 비선택 워드라인(UWL)은 제 1 비선택 워드라인 바이어스 전압(WUSV1)의 레벨로 하강될 수 있다. 따라서, 도 2에 도시된 A 메모리 셀이 연결된 비트라인과 워드라인의 전압 레벨 차이는 Va가 될 수 있고, B 메모리 셀이 연결된 비트라인과 워드라인의 전압 레벨 차이는 Vb가될 수 있다. Va는 VA에 비해 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1))과 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)의 차이만큼 감소될 수 있고, Vb는 VB에 비해 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)과 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)의 차이만큼 감소될 수 있다. 따라서, 타겟 메모리 셀(T)과 인접하는 A 및 B 메모리 셀의 양 단의 전압 레벨 차이가 감소되고, 디스터번스가 감소될 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치(3) 및 메모리 셀 어레이(300)를 보여주는 도면이다. 도 5에서, 상기 메모리 셀 어레이(300)는 복수의 비트라인 및 복수의 워드라인을 포함할 수 있다. 상기 복수의 비트라인과 상기 복수의 워드라인이 교차하는 지점에서 복수의 메모리 셀이 각각 연결될 수 있다. 상기 반도체 메모리 장치(3)는 특정 비트라인과 특정 워드라인을 선택하여 타겟 메모리 셀(T)에 대한 라이트 동작 또는 리드 동작을 수행할 수 있다. 상기 라이트 동작 또는 리드 동작이 수행될 수 있도록 상기 선택된 비트라인(SBL)으로 상기 선택 비트라인 바이어스 전압(BSV)이 인가될 수 있고, 상기 선택된 워드라인(SWL)으로 상기 선택 워드라인 바이어스 전압(WSV)이 인가될 수 있다. 본 발명의 실시예에서, 타겟 메모리 셀(T)과 인접하는 메모리 셀의 디스터번스를 방지하기 위해 상기 선택된 비트라인(SBL)과 인접한 제 1 비선택 비트라인(UBL1)으로 제 1 비선택 비트라인 바이어스 전압(BUSV1)이 인가될 수 있다. 상기 선택된 비트라인(SBL)과 인접하지 않는 제 2 비선택 비트라인(UBL2)으로 제 3 비선택 비트라인 바이어스 전압(BUSV3)이 인가될 수 있고, 제 3 비선택 비트라인(UBL3)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)이 인가될 수 있다. 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)은 상기 제 1 및 제 2 비선택 비트라인 바이어스 전압(BUSV1, BUSV2) 사이의 전압 레벨을 가질 수 있다. 상기 제 2 비선택 비트라인(UBL2)은 상기 제 3 비선택 비트라인(UBL3)보다 상기 선택된 비트라인(SBL)과 상대적으로 인접할 수 있다. 따라서, 상기 제 2 비선택 비트라인(UBL2)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)보다 낮은 레벨을 갖는 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가하여 상기 제 2 비선택 비트라인(UBL2)과 연결되는 메모리 셀의 디스터번스 발생 확률을 더욱 감소시킬 수 있다. 일 실시예에서, 상기 반도체 메모리 장치(3)는 선택된 비트라인(SBL)으로부터 비선택 비트라인까지의 거리에 비례하여 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)과 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2) 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 비트라인으로 인가할 수 있다.
본 발명의 실시예에서, 타겟 메모리 셀(T)과 인접하는 메모리 셀의 디스터번스를 방지하기 위해 상기 선택된 워드라인(SWL)과 인접한 제 1 비선택 워드라인(UWL1)으로 제 1 비선택 워드라인 바이어스 전압(WUSV1)이 인가될 수 있다. 상기 선택된 워드라인(SWL)과 인접하지 않는 제 2 비선택 워드라인(UWL2)으로 제 3 비선택 워드라인 바이어스 전압(WUSV3)이 인가될 수 있고, 제 3 비선택 워드라인(UWL3)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)이 인가될 수 있다. 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)은 상기 제 1 및 제 2 비선택 워드라인 바이어스 전압(WUSV1, WUSV2) 사이의 전압 레벨을 가질 수 있다. 상기 제 2 비선택 워드라인(UWL2)은 상기 제 3 비선택 워드라인(UWL3)보다 상기 선택된 워드라인(SWL)과 상대적으로 인접할 수 있다. 따라서, 상기 제 2 비선택 워드라인(UWL2)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 높은 레벨을 갖는 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가하여 상기 제 2 비선택 워드라인(UWL2)과 연결되는 메모리 셀의 디스터번스 발생 확률을 더욱 감소시킬 수 있다. 일 실시예에서, 상기 반도체 메모리 장치(3)는 선택된 워드라인(SWL)으로부터 비선택 워드라인까지의 거리에 비례하여 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)과 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2) 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 워드라인으로 인가할 수 있다. 상기 반도체 메모리 장치(3)는 선택 비트라인 및 비선택 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV), 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1), 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가하기 위해 비트라인 제어 회로를 포함할 수 있다. 상기 반도체 메모리 장치(3)는 선택 워드라인 및 비선택 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV), 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1), 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2) 및 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가하기 위해 워드라인 제어 회로를 포함할 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치(4)의 구성을 보여주는 도면이다. 도 6에서, 상기 반도체 메모리 장치(4)는 메모리 셀 어레이(401) 및 비트라인 제어 회로(402)를 포함할 수 있다. 상기 메모리 셀 어레이(401)는 복수의 글로벌 비트라인 및 복수의 비트라인을 포함할 수 있다. 도 6에서, 상기 메모리 셀 어레이(401)는 제 1 글로벌 비트라인(GBL1), 제 2 글로벌 비트라인(GBL2), 제 3 글로벌 비트라인(GBL3) 및 제 4 글로벌 비트라인(GBL4)을 포함할 수 있다. 상기 메모리 셀 어레이(401)는 복수의 비트라인 그룹을 포함할 수 있다. 상기 복수의 비트라인 그룹은 제 1 비트라인 그룹(BG1), 제 2 비트라인 그룹(BG2) 및 제 3 비트라인 그룹(BG3)을 포함할 수 있고, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 글로벌 비트라인의 개수에 대응하는 개수의 비트라인을 포함할 수 있다. 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 4개의 비트라인 포함할 수 있다. 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)은 각각 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결될 수 있다. 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)은 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결될 수 있고, 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)은 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4)과 인접할 수 있다. 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)은 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결될 수 있고, 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)은 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8)과 인접할 수 잇다. 도 6에서, 상기 비트라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 비트라인 그룹의 개수는 4개 이상일 수도 있다. 또한, 상기 글로벌 비트라인의 개수 및 비트라인 그룹이 포함하는 비트라인의 개수는 4개인 것으로 예시하였으나, 상기 글로벌 비트라인의 개수 및 비트라인 그룹이 포함하는 비트라인의 개수는 4개보다 많을 수도 있고, 4개보다 적을 수도 있다.
상기 메모리 셀 어레이(401)는 제 1 그룹 스위치(411), 제 2 그룹 스위치(412) 및 제 3 그룹 스위치(413)를 포함할 수 있다. 상기 제 1 그룹 스위치(411)는 제 1 그룹 선택 신호(GY1)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 예를 들어, 상기 제 1 그룹 스위치(411)는 상기 제 1 그룹 선택 신호(GY1)가 인에이블되었을 때 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL22, GBL3, GBL4)과 각각 연결하고, 상기 제 1 그룹 선택 신호(GY1)가 디스에이블되었을 때 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결하지 않을 수 있다. 상기 제 2 그룹 스위치(412)는 제 2 그룹 선택 신호(GY2)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 예를 들어, 상기 제 2 그룹 스위치(412)는 상기 제 2 그룹 선택 신호(GY2)가 인에이블되었을 때 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결하고, 상기 제 2 그룹 선택 신호(GY2)가 디스에이블되었을 때 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결하지 않을 수 있다. 상기 제 3 그룹 스위치(413)는 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 예를 들어, 상기 제 3 그룹 스위치(413)는 상기 제 3 그룹 선택 신호(GY3)가 인에이블되었을 때 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결하고, 상기 제 3 그룹 선택 신호(GY3)가 디스에이블되었을 때 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결하지 않을 수 있다.
상기 비트라인 제어 회로(402)는 비트라인 선택 신호(BLS)를 수신할 수 있다. 상기 비트라인 제어 회로(402)는 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 생성할 수 있다. 상기 상기 비트라인 제어 회로(402)는 상기 선택된 비트라인이 포함되는 비트라인 그룹을 선택하기 위해 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 선택적으로 인에이블시킬 수 있다. 예를 들어, 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4) 중 하나가 선택될 때, 상기 비트라인 제어 회로(402)는 제 1 그룹 선택 신호(GY1)를 인에이블시키고, 제 2 및 제 3 그룹 선택 신호(GY2, GY3)를 디스에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8) 중 하나가 선택될 때, 상기 비트라인 제어 회로(402)는 제 2 그룹 선택 신호(GY2)를 인에이블시키고, 제 1 및 제 3 그룹 선택 신호(GY1, GY3)를 디스에이블시킬 수 있다. 마찬가지로, 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12) 중 어느 하나가 선택될 때, 상기 비트라인 제어 회로(402)는 제 3 그룹 선택 신호(GY3)를 인에이블시키고, 제 1 및 제 2 그룹 선택 신호(GY1, GY2)를 디스에이블시킬 수 있다.
상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)을 서로 다른 비트라인 바이어스 전압으로 구동할 수 있다. 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1), 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3) 중 전부 또는 일부를 포함할 수 있다. 일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV) 및 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 포함할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 선택된 비트라인과 연결되지 않는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 예를 들어, 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL6)이 선택될 때, 상기 제 2 비트라인(BL6)과 연결된 제 2 글로벌 비트라인(GBL2)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 제 1 글로벌 비트라인(GBL1), 제 3 글로벌 비트라인(GBL3) 및 제 4 글로벌 비트라인(GBL4)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다.
상기 메모리 셀 어레이(401)는 비선택 전압 공급부(421, 422, 423)를 더 포함할 수 있다. 상기 비선택 전압 공급부(421, 422, 423)는 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)과 각각 연결될 수 있다. 상기 비선택 전압 공급부(421, 422, 423)는 상기 제 1 그룹 선택 신호(GY1), 제 2 그룹 선택 신호(GY2) 및 제 3 그룹 선택 신호(GY3)에 기초하여 제 1 내지 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(421, 422, 423)는 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 예를 들어, 상기 제 2 그룹 선택 신호(GY2)가 인에이블되고 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)가 디스에이블되었을 때, 상기 비선택 전압 공급부(421)는 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동하고, 상기 비선택 전압 공급부(423)는 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동할 수 있다. 상기 비선택 전압 공급부(422)는 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가하지 않을 수 있다.
일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 포함할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하지 않는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 예를 들어, 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL6)이 선택될 때, 상기 제 2 비트라인(BL6)과 연결된 제 2 글로벌 비트라인(GBL2)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하는 제 1 비트라인(BL5) 및 제 3 비트라인(BL7)과 각각 연결되는 제 1 글로벌 비트라인(GBL1) 및 제 3 글로벌 비트라인(GBL3)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하지 않는 제 4 비트라인(BL8)과 연결되는 제 4 글로벌 비트라인(GBL4)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 포함할 수도 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 직접 인접하지는 않지만, 직접적으로 인접한 비트라인과 인접한 비트라인이 연결되는 글로벌 비트라인으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다. 예를 들어, 상기 비트라인 제어 회로(402)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL6)이 선택될 때, 상기 제 2 비트라인(BL6)과 연결된 제 2 글로벌 비트라인(GBL2)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하는 제 1 비트라인(BL5) 및 제 3 비트라인(BL7)과 각각 연결되는 제 1 글로벌 비트라인(GBL1) 및 제 3 글로벌 비트라인(GBL3)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(402)는 상기 제 2 비트라인(BL6)과 인접하지는 않지만, 상기 제 3 비트라인(BL7)과 인접하는 제 4 비트라인(BL8)과 연결되는 제 4 글로벌 비트라인(GBL4)으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 메모리 장치(5)의 구성을 보여주는 도면이다. 도 7에서, 상기 반도체 메모리 장치(5)는 메모리 셀 어레이(501) 및 비트라인 제어 회로(502)를 포함할 수 있다. 상기 메모리 셀 어레이(501)는 복수의 글로벌 비트라인 및 복수의 비트라인을 포함할 수 있다. 도 7에서, 상기 메모리 셀 어레이(501)는 제 1 글로벌 비트라인(GBL1), 제 2 글로벌 비트라인(GBL2), 제 3 글로벌 비트라인(GBL3), 제 4 글로벌 비트라인(GBL4), 제 5 글로벌 비트라인(GBL5), 제 6 글로벌 비트라인(GBL6), 제 7 글로벌 비트라인(GBL7) 및 제 8 글로벌 비트라인(GBL8)을 포함할 수 있다. 상기 메모리 셀 어레이(501)는 복수의 비트라인 그룹을 포함할 수 있다. 상기 복수의 비트라인 그룹은 제 1 비트라인 그룹(BG1), 제 2 비트라인 그룹(BG2) 및 제 3 비트라인 그룹(BG3)을 포함할 수 있고, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 글로벌 비트라인의 개수의 절반의 개수의 비트라인을 포함할 수 있다. 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)은 각각 4개의 비트라인 포함할 수 있다. 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)은 각각 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 연결될 수 있다. 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)은 상기 제 5 내지 제 8 글로벌 비트라인(GBL5, GBL6, GBL7, GBL8)과 각각 연결될 수 있고, 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)은 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4)과 인접할 수 있다. 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)은 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결될 수 있고, 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)은 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8)과 인접할 수 있다. 도 7에서, 상기 비트라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 비트라인 그룹의 개수는 4개 이상일 수도 있다. 예를 들어, 상기 제 3 비트라인 그룹(BG3)과 인접하는 제 4 비트라인 그룹이 존재한다면, 상기 제 4 비트라인 그룹의 비트라인은 상기 제 2 비트라인 그룹(BG2)과 마찬가지로 상기 제 5 내지 제 8 글로벌 비트라인(GBL5, GBL6, GBL7, GBL8)과 각각 연결될 것이다.
상기 메모리 셀 어레이(501)는 제 1 그룹 스위치(511), 제 2 그룹 스위치(512) 및 제 3 그룹 스위치(513)를 포함할 수 있다. 상기 제 1 그룹 스위치(511)는 제 1 그룹 선택 신호(GY1)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다. 상기 제 2 그룹 스위치(512)는 제 2 그룹 선택 신호(GY2)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)을 상기 제 5 내지 제 8 글로벌 비트라인(GBL5, GBL6, GBL7, GBL8)과 각각 연결할 수 있다. 상기 제 3 그룹 스위치(513)는 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 상기 제 1 내지 제 4 글로벌 비트라인(GBL1, GBL2, GBL3, GBL4)과 각각 연결할 수 있다.
상기 비트라인 제어 회로(502)는 비트라인 선택 신호(BLS)를 수신할 수 있다. 상기 비트라인 제어 회로(502)는 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 생성할 수 있다. 상기 상기 비트라인 제어 회로(502)는 상기 선택된 비트라인을 포함하는 비트라인 그룹을 선택하기 위해 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)를 선택적으로 인에이블시킬 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택신호(BLS)에 기초하여 하나 이상의 그룹 선택 신호를 인에이블시킬 수 있다. 상기 비트라인 제어 회로(502)는 특정 비트라인이 선택될 때, 선택된 비트라인이 속하는 비트라인 그룹의 그룹 선택 신호뿐만 아니라 상기 선택된 비트라인이 인접하는 비트라인이 속하는 다른 비트라인 그룹의 그룹 선택 신호도 함께 인에이블시킬 수 있다. 예를 들어, 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3) 중 하나가 선택될 때, 상기 비트라인 제어 회로(502)는 제 1 그룹 선택 신호(GY1)를 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 및 제 3 비트라인(BL6, BL7) 중 하나가 선택될 때, 상기 비트라인 제어 회로(502)는 제 2 그룹 선택 신호(GY2)를 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 2 내지 제 4 비트라인(BL10, BL11, BL12) 중 어느 하나가 선택될 때, 상기 비트라인 제어 회로(502)는 제 3 그룹 선택 신호(GY3)를 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4) 또는 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)이 선택될 때, 상기 비트라인 제어 회로(502)는 상기 제 1 그룹 선택 신호(GY1)와 상기 제 2 그룹 선택 신호(GY2)를 함께 인에이블시킬 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8) 또는 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)이 선택될 때, 상기 비트라인 제어 회로(502)는 제 2 그룹 선택 신호(GY2)와 상기 제 3 그룹 선택 신호(GY3)를 함께 인에이블시킬 수 있다.
상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 1 내지 제 8 글로벌 비트라인(GBL1, GBL2, GLB3, GBL4, GBL5, GBL6, GBL7, GBL8)의 전부 또는 일부를 서로 다른 비트라인 바이어스 전압으로 구동할 수 있다. 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1), 제 2 비선택 비트라인 바이어스 전압(BUSV2) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3) 중 전부 또는 일부를 포함할 수 있다. 일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV) 및 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 포함할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 연결되지 않는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 포함할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하지 않는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 비트라인 바이어스 전압은 선택 비트라인 바이어스 전압(BSV), 제 1 비선택 비트라인 바이어스 전압(BUSV1) 및 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 포함할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인이 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 인접하는 비트라인이 연결되는 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 비트라인 선택 신호(BLS)에 기초하여 선택된 비트라인과 직접 인접하지는 않지만, 직접적으로 인접한 비트라인과 인접한 비트라인이 연결되는 글로벌 비트라인으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다.
상기 메모리 셀 어레이(501)는 비선택 전압 공급부(521, 522, 523)를 더 포함할 수 있다. 상기 비선택 전압 공급부(521, 522, 523)는 각각 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)과 연결될 수 있다. 상기 비선택 전압 공급부(521, 522, 523)는 상기 제 1 그룹 선택 신호(GY1), 제 2 그룹 선택 신호(GY2) 및 제 3 그룹 선택 신호(GY3)에 기초하여 제 1 내지 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(521, 522, 523)는 상기 제 1 내지 제 3 그룹 선택 신호(GY1, GY2, GY3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 비트라인 그룹(BG1, BG2, BG3)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3, BL4, BL5, BL6, BL7, BL8, BL9, BL10, BL11, BL12)으로 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 예를 들어, 상기 제 2 그룹 선택 신호(GY2)가 인에이블되고 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)가 디스에이블되었을 때, 상기 비선택 전압 공급부(521)는 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동하고, 상기 비선택 전압 공급부(523)는 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)을 각각 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동할 수 있다. 상기 비선택 전압 공급부(522)는 상기 제 2 비트라인 그룹(BG2)의 제 1 내지 제 4 비트라인(BL5, BL6, BL7, BL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가하지 않을 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(5)의 동작을 설명하면 다음과 같다. 상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 2 비트라인(BL2)이 선택될 때 상기 비트라인 제어 회로(502)는 상기 제 2 그룹 선택 신호(GY2)를 인에이블시키고, 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(521, 523)는 디스에이블된 상기 제 1 및 제 3 그룹 선택 신호(GY1, GY3)에 기초하여 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4)과 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 비트라인 선택 신호(BLS)에 기초하여 제 2 비트라인(BL6)이 선택될 때, 상기 비트라인 제어 회로(502)는 상기 제 6 글로벌 비트라인(GBL6)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 제 5 글로벌 비트라인(GBL5), 제 7 글로벌 비트라인(GBL7) 및 제 8 글로벌 비트라인(GBL8)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 일 실시예에서, 상기 비트라인 제어 회로(502)는 상기 제 6 글로벌 비트라인(GBL6)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 제 5 글로벌 비트라인(GBL5) 및 제 7 글로벌 비트라인(GBL7)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가하며, 상기 제 8 글로벌 비트라인(GBL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 일 실시예에서, 상기 비트라인 제어 회로(502)는 상기 제 6 글로벌 비트라인(GBL6)으로 상기 선택 비트라인 바이어스 전압(BSV)을 인가하고, 상기 제 5 글로벌 비트라인(GBL5) 및 제 7 글로벌 비트라인(GBL7)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가하며, 상기 제 8 글로벌 비트라인(GBL8)으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가할 수 있다.
따라서, 상기 선택된 제 2 비트라인(BL6)은 상기 제 6 글로벌 비트라인(GBL6)과 연결되어 상기 선택 비트라인 바이어스 전압(BSV)으로 구동될 수 있고, 상기 비선택된 비트라인 중 상기 제 2 비트라인(BL6)과 인접하는 제 1 및 제 3 비트라인(BL5, BL7)은 각각 상기 제 5 및 제 7 글로벌 비트라인(GBL5, GBL7)과 연결되어 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)으로 구동될 수 있다. 상기 제 2 비트라인(BL6)과 인접하지 않는 제 1 비트라인 그룹(BG1)의 제 1 내지 제 4 비트라인(BL1, BL2, BL3, BL4) 및 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)으로 구동될 수 있고, 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8)은 상기 제 8 글로벌 비트라인(GBL8)과 연결되어 상기 제 1 내지 제 3 비선택 비트라인 전압(BUSV1, BUSV2, BUSV3) 중 하나로 구동될 수 있다. 상기 선택된 제 2 비트라인(BL6)과 인접하는 제 1 및 제 3 비트라인(BL5, BL7)은 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)보다 낮은 레벨을 갖는 제 1 비선택 비트라인 바이어스 전압(BUSV1)으로 구동될 수 있고, 상기 제 1 및 제 3 비트라인(BL5, BL7)과 연결된 메모리 셀의 디스터번스 발생을 방지할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인 그룹(BG1)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3), 상기 제 2 비트라인 그룹(BG2)의 제 3 비트라인(BL7), 상기 제 3 비트라인 그룹(BG3)의 제 2 내지 제 4 비트라인(BL10, BL11, BL12)이 선택되었을 때 앞서 설명된 것과 유사한 동작을 수행할 수 있다.
상기 비트라인 선택 신호(BLS)에 기초하여 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)이 선택될 때 상기 비트라인 제어 회로(502)는 상기 제 1 및 제 2 그룹 선택 신호(GY1, GY2)를 모두 인에이블시키고, 상기 제 3 그룹 선택 신호(GY3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(523)는 디스에이블된 상기 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 비트라인 그룹(BG3)의 제 1 내지 제 4 비트라인(BL9, BL10, BL11, BL12)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 2 비트라인 그룹(BG2)의 제 1 비트라인(BL5)과 연결되는 제 5 글로벌 비트라인(GBL5)으로 선택 비트라인 바이어스 전압(BSV)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인(BL5)과 인접하는 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4)과 연결되는 제 4 글로벌 비트라인(GBL4) 및 상기 제 2 비트라인 그룹(BG2)의 상기 제 2 비트라인(BL6)과 연결되는 제 6 글로벌 비트라인(GBL6)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인(BL5)과 인접하지 않는 제 1 비트라인 그룹(BG1)의 제 1 내지 제 3 비트라인(BL1, BL2, BL3)과 연결되는 제 1 내지 제 3 글로벌 비트라인(GBL1, GBL2, GBL3)과, 상기 제 2 비트라인 그룹(BG2)의 제 3 및 제 4 비트라인(BL7, BL8)과 연결되는 제 7 및 제 8 글로벌 비트라인(GBL7, GBL8)으로 상기 제 1 내지 제 3 비선택 워드라인 전압(BUSV1, BUSV2, BUSV3) 중 하나를 인가할 수 있다. 상기 제 1 내지 제 3 글로벌 비트라인(GBL1, GBL2, GBL3)과 제 7 및 제 8 글로벌 비트라인(GBL7, GBL8)으로 인가되는 전압은 상기 제 1 내지 제 3 비선택 워드라인 전압(BUSV1, BUSV2, BUSV3) 중 어느 것이라도 무방할 수 있으나, 비선택 비트라인의 위치가 선택된 비트라인으로부터의 거리가 가까울수록 비선택 비트라인과 연결된 글로벌 비트라인으로 상대적으로 낮은 레벨을 갖는 비선택 비트라인 전압을 인가하는 것이 바람직하다.. 예를 들어, 상기 비트라인 제어 회로(502)는 상기 제 4 및 제 6 글로벌 비트라인(GBL4, GBL6)으로 상기 제 1 비선택 비트라인 바이어스 전압(BUSV1)을 인가하고, 상기 제 3 및 제 7 글로벌 비트라인(GBL3, GBL7)으로 상기 제 3 비선택 비트라인 바이어스 전압(BUSV3)을 인가하며, 상기 제 1, 제 2 및 제 8 글로벌 비트라인(GBL1, GBL2, GBL8)으로 상기 제 2 비선택 비트라인 바이어스 전압(BUSV2)을 인가할 수 있다. 상기 비트라인 제어 회로(502)는 상기 제 1 비트라인 그룹(BG1)의 제 4 비트라인(BL4), 상기 제 2 비트라인 그룹(BG2)의 제 4 비트라인(BL8) 및 상기 제 3 비트라인 그룹(BG3)의 제 1 비트라인(BL9)이 선택되었을 때 앞서 설명한 것과 유사한 동작을 수행할 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 메모리 장치(6)의 구성을 보여주는 도면이다. 도 8에서, 상기 반도체 메모리 장치(6)는 메모리 셀 어레이(601) 및 워드라인 제어 회로(602)를 포함할 수 있다. 상기 메모리 셀 어레이(601)는 복수의 글로벌 워드라인 및 복수의 워드라인을 포함할 수 있다. 도 8에서, 상기 메모리 셀 어레이(601)는 제 1 글로벌 워드라인(GWL1), 제 2 글로벌 워드라인(GWL2), 제 3 글로벌 워드라인(GWL3) 및 제 4 글로벌 워드라인(GWL4)을 포함할 수 있다. 상기 메모리 셀 어레이(601)는 복수의 워드라인 그룹을 포함할 수 있다. 상기 복수의 워드라인 그룹은 제 1 워드라인 그룹(WG1), 제 2 워드라인 그룹(WG2) 및 제 3 워드라인 그룹(WG3)을 포함할 수 있고, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 글로벌 워드라인의 개수에 대응하는 개수의 워드라인을 포함할 수 있다. 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 4개의 워드라인 포함할 수 있다. 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)은 각각 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 연결될 수 있다. 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)은 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결될 수 있고, 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)은 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4)과 인접할 수 있다. 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)은 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결될 수 있고, 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)은 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8)과 인접할 수 있다. 도 8에서, 상기 워드라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 워드라인 그룹의 개수는 4개 이상일 수도 있다. 또한, 상기 글로벌 워드라인의 개수 및 워드라인 그룹이 포함하는 워드라인의 개수는 4개인 것으로 예시하였으나, 상기 글로벌 워드라인의 개수 및 워드라인 그룹이 포함하는 워드라인의 개수는 4개보다 많을 수도 있고, 4개보다 적을 수도 있다.
상기 메모리 셀 어레이(601)는 제 1 그룹 스위치(611), 제 2 그룹 스위치(612) 및 제 3 그룹 스위치(613)를 포함할 수 있다. 상기 제 1 그룹 스위치(611)는 제 1 그룹 선택 신호(GX1)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. 상기 제 2 그룹 스위치(612)는 제 2 그룹 선택 신호(GX2)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. 상기 제 3 그룹 스위치(613)는 제 3 그룹 선택 신호(GX3)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다.
상기 워드라인 제어 회로(602)는 워드라인 선택 신호(WLS)를 수신할 수 있다. 상기 워드라인 제어 회로(602)는 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 생성할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택되는 워드라인이 포함되는 워드라인 그룹을 선택하기 위해 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 선택적으로 인에이블시킬 수 있다.
상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)으로 서로 다른 워드라인 바이어스 전압을 인가할 수 있다. 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1), 제 2 비선택 워드라인 바이어스 전압(WUSV2) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3) 중 전부 또는 일부를 포함할 수 있다. 일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV) 및 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 포함할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 연결되지 않는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 예를 들어, 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때, 상기 제 2 워드라인(WL6)과 연결된 제 2 글로벌 워드라인(GWL2)으로 상기 선택 워드라인 바이어스 전압(WLS)을 인가하고, 제 1 글로벌 워드라인(GWL1), 제 3 글로벌 워드라인(GWL3) 및 제 4 글로벌 워드라인(GWL4)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 포함할 수도 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하지 않는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 예를 들어, 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때, 상기 제 2 워드라인(WL6)과 연결된 제 2 글로벌 워드라인(GWL2)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하는 제 1 워드라인(WL5) 및 제 3 워드라인(WL7)과 각각 연결되는 제 1 글로벌 워드라인(GWL1) 및 제 3 글로벌 워드라인(GWL3)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하지 않는 제 4 워드라인(WL8)과 연결되는 제 4 글로벌 워드라인(GWL4)으로 상기 제 2 비선택 워드라인 바이어스 전압(BUSV2)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 포함할 수도 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 직접 인접하지는 않지만, 직접적으로 인접한 워드라인과 인접한 워드라인이 연결되는 글로벌 워드라인으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다. 예를 들어, 상기 워드라인 제어 회로(602)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때, 상기 제 2 워드라인(WL6)과 연결된 제 2 글로벌 워드라인(GWL2)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하는 제 1 워드라인(WL5) 및 제 3 워드라인(WL7)과 각각 연결되는 제 1 글로벌 워드라인(GWL1) 및 제 3 글로벌 워드라인(GWL3)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(602)는 상기 제 2 워드라인(WL6)과 인접하지는 않지만, 상기 제 3 워드라인(WL7)과 인접하는 제 4 워드라인(WL8)과 연결되는 제 4 글로벌 워드라인(GWL4)으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다.
상기 메모리 셀 어레이(601)는 비선택 전압 공급부(621, 622, 623)를 더 포함할 수 있다. 상기 비선택 전압 공급부(621)는 상기 제 1 그룹 선택 신호(GX1), 제 2 그룹 선택 신호(GX2) 및 제 3 그룹 선택 신호(GX3)에 기초하여 제 1 내지 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(621, 622, 623)는 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 장치(7)의 구성을 보여주는 도면이다. 도 9에서, 상기 반도체 메모리 장치(7)는 메모리 셀 어레이(701) 및 워드라인 제어 회로(702)를 포함할 수 있다. 상기 메모리 셀 어레이(701)는 복수의 글로벌 워드라인 및 복수의 워드라인을 포함할 수 있다. 도 9에서, 상기 메모리 셀 어레이(701)는 제 1 글로벌 워드라인(GWL1), 제 2 글로벌 워드라인(GWL2), 제 3 글로벌 워드라인(GWL3), 제 4 글로벌 워드라인(GWL4), 제 5 글로벌 워드라인(GWL5), 제 6 글로벌 워드라인(GWL6), 제 7 글로벌 워드라인(GWL7) 및 제 8 글로벌 워드라인(GWL8)을 포함할 수 있다. 상기 메모리 셀 어레이(701)는 복수의 워드라인 그룹을 포함할 수 있다. 상기 복수의 워드라인 그룹은 제 1 워드라인 그룹(WG1), 제 2 워드라인 그룹(WG2) 및 제 3 워드라인 그룹(WG3)을 포함할 수 있고, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 글로벌 워드라인의 개수의 절반의 개수의 워드라인을 포함할 수 있다. 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)은 각각 4개의 워드라인 포함할 수 있다. 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)은 각각 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 연결될 수 있다. 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)은 상기 제 5 내지 제 8 글로벌 워드라인(GWL5, GWL6, GWL7, GWL8)과 각각 연결될 수 있고, 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)은 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4)과 인접할 수 있다. 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)은 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결될 수 있고, 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)은 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8)과 인접할 수 있다. 도 9에서, 상기 워드라인 그룹의 개수를 3개로 예시하였으나, 이에 한정하는 것은 아니고, 상기 워드라인 그룹의 개수는 4개 이상일 수도 있다. 예를 들어, 상기 제 3 워드라인 그룹(WG3)과 인접하는 제 4 워드라인 그룹이 존재한다면, 상기 제 4 워드라인 그룹의 워드라인은 상기 제 2 워드라인 그룹(WG2)과 마찬가지로 상기 제 5 내지 제 8 글로벌 워드라인(GWL5, GWL6, GWL7, GWL8)과 각각 연결될 것이다.
상기 메모리 셀 어레이(701)는 제 1 그룹 스위치(711), 제 2 그룹 스위치(712) 및 제 3 그룹 스위치(713)를 포함할 수 있다. 상기 제 1 그룹 스위치(711)는 제 1 그룹 선택 신호(GX1)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다. 상기 제 2 그룹 스위치(712)는 제 2 그룹 선택 신호(GX2)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)을 상기 제 5 내지 제 8 글로벌 워드라인(GWL5, GWL6, GWL7, GWL8)과 각각 연결할 수 있다. 상기 제 3 그룹 스위치(713)는 제 3 그룹 선택 신호(GY3)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)을 상기 제 1 내지 제 4 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4)과 각각 연결할 수 있다.
상기 워드라인 제어 회로(702)는 워드라인 선택 신호(WLS)를 수신할 수 있다. 상기 워드라인 제어 회로(702)는 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 생성할 수 있다. 상기 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)를 선택적으로 인에이블시킬 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 하나 이상의 그룹 선택 신호를 인에이블시킬 수 있다. 상기 워드라인 제어 회로(701)는 특정 워드라인이 선택될 때, 선택된 워드라인을 포함하는 워드라인 그룹의 그룹 선택 신호뿐만 아니라 상기 선택된 워드라인이 인접하는 워드라인이 속하는 다른 워드라인 그룹의 그룹 선택 신호도 함께 인에이블시킬 수 있다. 예를 들어, 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 3 워드라인(WL1, WL2, WL3) 중 하나가 선택될 때, 상기 워드라인 제어 회로(701)는 제 1 그룹 선택 신호(GX1)를 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 및 제 3 워드라인(WL6, WL7) 중 하나가 선택될 때, 상기 워드라인 제어 회로(702)는 제 2 그룹 선택 신호(GX2)를 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 2 내지 제 4 워드라인(WL10, WL11, WL12) 중 어느 하나가 선택될 때, 상기 워드라인 제어 회로(702)는 제 3 그룹 선택 신호(GX3)를 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4) 또는 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)이 선택될 때, 상기 워드라인 제어 회로(702)는 상기 제 1 그룹 선택 신호(GX1)와 상기 제 2 그룹 선택 신호(GX2)를 함께 인에이블시킬 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8) 또는 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)이 선택될 때, 상기 워드라인 제어 회로(702)는 제 2 그룹 선택 신호(GX2)와 상기 제 3 그룹 선택 신호(GX3)를 함께 인에이블시킬 수 있다.
상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 1 내지 제 8 글로벌 워드라인(GWL1, GWL2, GWL3, GWL4, GWL5, GWL6, GWL7, GWL8) 중 전부 또는 일부를 서로 다른 워드라인 바이어스 전압으로 구동할 수 있다. 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1), 제 2 비선택 워드라인 바이어스 전압(WUSV2) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3) 중 전부 또는 일부를 포함할 수 있다. 상기 일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV) 및 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 포함할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 연결되지 않는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 포함할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하지 않는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다.
일 실시예에서, 상기 서로 다른 워드라인 바이어스 전압은 선택 워드라인 바이어스 전압(WSV), 제 1 비선택 워드라인 바이어스 전압(WUSV1) 및 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 포함할 수도 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인이 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 인접하는 워드라인이 연결되는 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 워드라인 선택 신호(WLS)에 기초하여 선택된 워드라인과 직접 인접하지는 않지만, 직접적으로 인접한 워드라인과 인접한 워드라인이 연결되는 글로벌 워드라인으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다.
상기 메모리 셀 어레이(701)는 비선택 전압 공급부(721, 722, 723)를 더 포함할 수 있다. 상기 비선택 전압 공급부(721, 722, 723)는 상기 제 1 그룹 선택 신호(GX1), 제 2 그룹 선택 신호(GX2) 및 제 3 그룹 선택 신호(GX3)에 기초하여 제 1 내지 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 각각 인가할 수 있다. 상기 비선택 전압 공급부(721, 722, 723)는 상기 제 1 내지 제 3 그룹 선택 신호(GX1, GX2, GX3)가 디스에이블되었을 때, 상기 제 1 내지 제 3 워드라인 그룹(WG1, WG2, WG3)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4, WL5, WL6, WL7, WL8, WL9, WL10, WL11, WL12)으로 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 예를 들어, 상기 제 2 그룹 선택 신호(GX2)가 인에이블되고 상기 제 1 및 제 3 그룹 선택 신호(GX1, GX3)가 디스에이블되었을 때, 상기 비선택 전압 공급부(721)는 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)을 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)으로 구동하고, 상기 비선택 전압 공급부(723)는 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)을 각각 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)으로 구동할 수 있다. 상기 비선택 전압 공급부(722)는 상기 제 2 워드라인 그룹(WG2)의 제 1 내지 제 4 워드라인(WL5, WL6, WL7, WL8)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가하지 않을 수 있다.
본 발명의 실시예에 따른 반도체 메모리 장치(7)의 동작을 설명하면 다음과 같다. 상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 2 워드라인(WL6)이 선택될 때 상기 워드라인 제어 회로(702)는 상기 제 2 그룹 선택 신호(GX2)를 인에이블시키고, 상기 제 1 및 제 3 그룹 선택 신호(GX1, GX3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(421, 423)는 디스에이블된 상기 제 1 및 제 3 그룹 선택 신호(GX1, GX3)에 기초하여 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4)과 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 워드라인 선택 신호(WLS)에 기초하여 제 2 워드라인(WL6)이 선택될 때, 상기 워드라인 제어 회로(702)는 상기 제 6 글로벌 워드라인(GWL6)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가하고, 상기 제 5 글로벌 워드라인(GWL5), 제 7 글로벌 워드라인(GWL7) 및 제 8 글로벌 워드라인(GWL8)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 일 실시예에서, 상기 워드라인 제어 회로(702)는 상기 제 6 글로벌 워드라인(GWL6)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가하고, 상기 제 5 글로벌 워드라인(GWL5) 및 제 7 글로벌 워드라인(GWL7)으로 상기 제 1 비선택 워드라인 바이어스 전압(WSUV1)을 인가하며, 상기 제 8 글로벌 워드라인(GWL8)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 일 실시예에서, 상기 워드라인 제어 회로(702)는 상기 제 6 글로벌 워드라인(GWL6)으로 상기 선택 워드라인 바이어스 전압(WSV)을 인가하고, 상기 제 5 글로벌 워드라인(GWL5) 및 제 7 글로벌 워드라인(GWL7)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가하며, 상기 제 8 글로벌 워드라인(SWL8)으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가할 수 있다.
따라서, 상기 선택된 제 2 워드라인(WL6)은 상기 제 6 글로벌 워드라인(GWL6)과 연결되어 상기 선택 워드라인 바이어스 전압(WSV)으로 구동될 수 있고, 상기 비선택된 워드라인 중 상기 제 2 워드라인(WL6)과 인접하는 제 1 및 제 3 워드라인(WL5, WL7)은 각각 상기 제 5 및 제 7 글로벌 워드라인(GWL5, GWL7)과 연결되어 상기 제 1 비선택 워드라인 바이어스 전압(WSUV1)으로 구동될 수 있다. 상기 제 2 워드라인(WL6)과 인접하지 않는 제 1 워드라인 그룹(WG1)의 제 1 내지 제 4 워드라인(WL1, WL2, WL3, WL4) 및 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)은 상기 비선택 전압 공급부(721, 723)에 의해 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)으로 구동될 수 있고, 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8)은 상기 제 8 글로벌 워드라인(GWL8)과 연결되어 상기 제 1 내지 제 3 비선택 워드라인 전압(WUSV1, WUSV2, WUSV3) 중 하나로 구동될 수 있다. 상기 선택된 제 2 워드라인(WL6)과 인접하는 제 1 및 제 3 워드라인(WL5, WL7)은 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)보다 낮은 레벨을 갖는 제 1 비선택 워드라인 바이어스 전압(WUSV1)으로 구동될 수 있고, 상기 제 1 및 제 3 워드라인(WL5, WL7)과 연결된 메모리 셀의 디스터번스 발생을 방지할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인 그룹(WG1)의 제 1 내지 제 3 워드라인(WL1, WL2, WL3), 상기 제 2 워드라인 그룹(WG2)의 제 3 워드라인(WL7), 상기 제 3 워드라인 그룹(WG3)의 제 2 내지 제 4 워드라인(WL10, WL11, WL12)이 선택되었을 때 앞서 설명된 것과 유사한 동작을 수행할 수 있다.
상기 워드라인 선택 신호(WLS)에 기초하여 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)이 선택될 때 상기 워드라인 제어 회로(702)는 상기 제 1 및 제 2 그룹 선택 신호(GX1, GX2)를 함께 인에이블시키고, 상기 제 3 그룹 선택 신호(GX3)를 디스에이블시킬 수 있다. 상기 비선택 전압 공급부(423)는 디스에이블된 상기 제 3 그룹 선택 신호(GX3)에 기초하여 상기 제 3 워드라인 그룹(WG3)의 제 1 내지 제 4 워드라인(WL9, WL10, WL11, WL12)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 2 워드라인 그룹(WG2)의 제 1 워드라인(WL5)과 연결되는 제 5 글로벌 워드라인(GWL5)으로 선택 워드라인 바이어스 전압(WSV)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인(WL5)과 인접하는 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4)과 연결되는 제 4 글로벌 워드라인(GWL4) 및 상기 제 2 워드라인 그룹(WG2)의 상기 제 2 워드라인(WL6)과 연결되는 제 6 글로벌 워드라인(GWL6)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인(WL5)과 인접하지 않는 제 1 워드라인 그룹(WG1)의 제 1 내지 제 3 워드라인(WL1, WL2, WL3)과 연결되는 제 1 내지 제 3 글로벌 워드라인(GWL1, GWL2, GWL3)과, 상기 제 2 워드라인 그룹(WG2)의 제 3 및 제 4 워드라인(WL7, WL8)과 연결되는 제 7 및 제 8 글로벌 워드라인(GWL7, GWL8)으로 상기 제 1 내지 제 3 비선택 워드라인 전압(WUSV1, WUSV2, WUSV3) 중 하나를 인가할 수 있다. 상기 제 1 내지 제 3 글로벌 워드라인(GWL1, GWL2, GWL3)과 제 7 및 제 8 글로벌 워드라인(GWL7, GWL8)으로 인가되는 전압은 상기 제 1 내지 제 3 비선택 워드라인 전압(WUSV1, WUSV2, WUSV3) 중 어느 것이라도 무방할 수 있으나, 비선택 워드라인의 위치가 선택된 워드라인으로부터의 거리가 가까울수록 비선택 워드라인과 연결된 글로벌 워드라인으로 상대적으로 높은 레벨을 갖는 비선택 워드라인 전압을 인가하는 것이 바람직하다. 예를 들어, 상기 워드라인 제어 회로(702)는 상기 제 4 및 제 6 글로벌 워드라인(GWL4, GWL6)으로 상기 제 1 비선택 워드라인 바이어스 전압(WUSV1)을 인가하고, 상기 제 3 및 제 7 글로벌 워드라인(GWL3, GWL7)으로 상기 제 3 비선택 워드라인 바이어스 전압(WUSV3)을 인가하며, 상기 제 1, 제 2 및 제 8 글로벌 워드라인(GWL1, GWL2, GWL8)으로 상기 제 2 비선택 워드라인 바이어스 전압(WUSV2)을 인가할 수 있다. 상기 워드라인 제어 회로(702)는 상기 제 1 워드라인 그룹(WG1)의 제 4 워드라인(WL4), 상기 제 2 워드라인 그룹(WG2)의 제 4 워드라인(WL8) 및 상기 제 3 워드라인 그룹(WG3)의 제 1 워드라인(WL9)이 선택되었을 때 앞서 설명한 것과 유사한 동작을 수행할 수 있다.
도 10은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 메모리 카드를 나타낸 개략도이다. 도 10을 참조하면, 메모리 카드 시스템(4100)은 컨트롤러(4110), 메모리(4120) 및 인터페이스 부재(4130)를 포함할 수 있다. 상기 컨트롤러(4110)와 상기 메모리(4120)는 명령어 및/또는 데이터를 주고받을 수 있도록 구성될 수 있다. 상기 메모리(4120)는, 예를 들어, 상기 컨트롤러(4110)에 의해 실행되는 명령어, 및/또는 사용자의 데이터를 저장하는 데 사용될 수 있다.
상기 메모리 카드 시스템(4100)은 상기 메모리(4120)에 데이터를 저장하거나, 또는 상기 메모리(4120)로부터 데이터를 외부로 출력할 수 있다. 상기 메모리(4120)는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
상기 인터페이스 부재(4130)는 외부와의 데이터의 입/출력을 담당할 수 있다. 상기 메모리 카드 시스템(4100)은 멀티미디어 카드(multimedia card: MMC), 시큐어 디지털 카드(secure digital card: SD) 또는 휴대용 데이터 저장 장치일 수 있다.
도 11은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 11을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 11 및 도 12를 참조하여 설명하기로 한다. 도 12는 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 12를 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 상술한 본 발명의 실시예에 따른 반도체 메모리 장치를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
도 13은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 시스템 블록도이다. 도 13을 참조하면, 상기 전자 시스템(4400)은 바디(4410), 마이크로 프로세서 유닛(4420), 파워 유닛(4430), 기능 유닛(4440), 및 디스플레이 컨트롤러 유닛(4450)을 포함할 수 있다.
상기 바디(4410)는 인쇄 회로기판(PCB)으로 형성된 마더 보드일 수 있다. 상기 마이크로 프로세서 유닛(4420), 상기 파워 유닛(4430), 상기 기능 유닛(4440), 및 상기 디스플레이 컨트롤러 유닛(4450)은 상기 바디(4410)에 장착될 수 있다. 상기 바디(4410)의 내부 혹은 상기 바디(4410)의 외부에 디스플레이 유닛(4460)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(4460)은 상기 바디(4410)의 표면에 배치되어 상기 디스플레이 컨트롤러 유닛(4450)에 의해 프로세스 된 이미지를 표시할 수 있다.
상기 파워 유닛(4430)은 외부 배터리 등으로부터 일정 전압을 공급받아 이를 요구되는 전압 레벨로 분기하여 상기 마이크로 프로세서 유닛(4420), 상기 기능 유닛(4440), 상기 디스플레이 컨트롤러 유닛(4450) 등으로 공급하는 역할을 할 수 있다. 상기 마이크로 프로세서 유닛(4420)은 상기 파워 유닛(4430)으로부터 전압을 공급받아 상기 기능 유닛(4440)과 상기 디스플레이 유닛(4460)을 제어할 수 있다. 상기 기능 유닛(4440)은 다양한 전자 시스템(4400)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(4400)이 휴대폰인 경우 상기 기능 유닛(4440)은 다이얼링, 또는 외부 장치(4470)와의 교신으로 상기 디스플레이 유닛(4460)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 장착된 경우 카메라 이미지 프로세서의 역할을 할 수 있다.
상기 전자 시스템(4400)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 상기 기능 유닛(4440)은 메모리 카드 컨트롤러일 수 있다. 상기 기능 유닛(4440)은 유선 혹은 무선의 통신 유닛(4480)을 통해 상기 외부 장치(4470)와 신호를 주고 받을 수 있다. 상기 전자 시스템(4400)이 기능 확장을 위해 유에스비(USB) 등을 필요로 하는 경우, 상기 기능 유닛(4440)은 인터페이스 컨트롤러의 역할을 할 수 있다. 상술한 본 발명의 실시예에 따른 반도체 메모리 장치는 상기 마이크로 프로세서 유닛(4420) 및 상기 기능 유닛(4440) 중 적어도 어느 하나로 적용될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (32)

  1. 타겟 메모리 셀과 연결된 선택된 액세스 라인으로 선택 바이어스 전압을 인가하고, 상기 선택된 액세스 라인과 인접한 비선택 액세스 라인으로 제 1 비선택 바이어스 전압을 인가하는 액세스 라인 제어 회로를 포함하고,
    상기 선택된 비트라인과 인접하지 않은 비선택 액세스 라인으로 제 2 비선택 바이어스 전압을 인가하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 액세스 라인은 비트라인을 포함하고,
    상기 제 1 비선택 바이어스 전압은 상기 제 2 비선택 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 2 비선택 바이어스 전압은 상기 선택 바이어스 전압보다 낮은 레벨을 갖는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 액세스 라인은 워드라인을 포함하고,
    상기 제 1 비선택 바이어스 전압은 상기 제 2 비선택 바이어스 전압보다 높은 레벨을 갖고, 상기 제 2 비선택 바이어스 전압은 상기 선택 바이어스 전압보다 높은 레벨을 갖는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 선택 바이어스 전압은 라이트 전압 또는 리드 전압에 대응하는 반도체 메모리 장치.
  5. 타겟 메모리 셀과 연결된 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인과 인접한 비선택 비트라인으로 제 1 비선택 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로; 및
    상기 타겟 메모리 셀과 연결된 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접한 비선택 워드라인으로 제 1 비선택 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함하고,
    상기 선택된 비트라인과 인접하지 않는 비선택 비트라인으로 제 2 비선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접하지 않는 비선택 워드라인으로 제 2 비선택 워드라인 바이어스 전압을 인가하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 비선택 비트라인 바이어스 전압은 상기 제 2 비선택 비트라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 2 비선택 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 갖는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제 1 비선택 워드라인 바이어스 전압은 상기 제 2 비선택 워드라인 바이어스 전압보다 높은 레벨을 갖고, 상기 제 2 비선택 워드라인 바이어스 전압은 상기 선택 워드라인 바이어스 전압보다 높은 레벨을 갖는 반도체 메모리 장치.
  8. 제 5 항에 있어서,
    상기 선택 비트라인 바이어스 전압 및 상기 선택 워드라인 바이어스 전압의 차이는 라이트 전압 또는 리드 전압에 대응하는 반도체 메모리 장치.
  9. 타겟 메모리 셀과 연결되는 선택된 비트라인으로 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인으로부터 비선택 비트라인까지의 거리에 비례하여 제 1 비선택 비트라인 바이어스 전압 및 제 2 비선택 비트라인 바이어스 전압 사이에서 증가되는 레벨을 갖는 전압을 상기 비선택 비트라인으로 인가하는 비트라인 제어 회로; 및
    상기 타겟 메모리 셀과 연결되는 선택된 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인으로부터 비선택 워드라인까지의 거리에 비례하여 제 1 비선택 워드라인 바이어스 전압으로부터 제 2 비선택 워드라인 바이어스 전압 사이에서 감소되는 레벨을 갖는 전압을 상기 비선택 워드라인으로 인가하는 워드라인 제어 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 비선택 비트라인 바이어스 전압은 상기 제 2 비선택 비트라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 2 비선택 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 갖는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    상기 제 1 비선택 워드라인 바이어스 전압은 상기 제 2 비선택 워드라인 바이어스 전압보다 높은 레벨을 갖고, 상기 제 2 비선택 워드라인 바이어스 전압은 상기 선택 워드라인 바이어스 전압보다 높은 레벨을 갖는 반도체 메모리 장치.
  12. 제 9 항에 있어서,
    상기 선택 비트라인 바이어스 전압과 상기 선택 워드라인 바이어스 전압의 차이는 라이트 전압 또는 리드 전압에 대응하는 반도체 메모리 장치.
  13. 복수의 글로벌 비트라인;
    상기 복수의 글로벌 비트라인과 각각 연결되는 복수의 비트라인을 각각 포함하는 복수의 비트라인 그룹; 및
    비트라인 선택 신호에 기초하여 상기 복수의 비트라인 그룹 중 적어도 하나를 선택하고, 상기 복수의 글로벌 비트라인으로 서로 다른 비트라인 바이어스 전압을 인가하는 비트라인 제어 회로를 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 서로 다른 비트라인 바이어스 전압은, 선택 비트라인 바이어스 전압, 제 1 비선택 비트라인 바이어스 전압과, 제 2 비선택 비트라인 바이어스 전압 및 제 3 비선택 비트라인 바이어스 전압 중 적어도 하나를 포함하고,
    상기 제 1 비선택 비트라인 바이어스 전압은 상기 제 3 비선택 비트라인 바이어스 전압보다 낮은 레벨을 갖고, 상기 제 3 비선택 비트라인 바이어스 전압은 상기 제 2 비선택 비트라인 바이어스 전압보다 낮은 레벨을 가지며, 상기 제 2 비선택 비트라인 바이어스 전압은 상기 선택 비트라인 바이어스 전압보다 낮은 레벨을 갖는 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 선택된 비트라인 그룹의 선택된 비트라인과 연결되는 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인 그룹의 나머지 비트라인과 연결된 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압을 인가하며,
    선택되지 않은 비트라인 그룹의 복수의 비트라인은 상기 제 2 비선택 비트라인 바이어스 전압으로 구동되는 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 선택된 비트라인 그룹의 선택된 비트라인과 연결되는 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인 그룹에서 상기 선택된 비트라인과 인접하는 비트라인과 연결된 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압을 인가하며, 상기 선택된 비트라인 그룹에서 상기 선택된 비트라인과 인접하지 않는 비트라인과 연결된 글로벌 비트라인으로 상기 제 2 비트라인 바이어스 전압 및 상기 제 3 비트라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    비선택된 비트라인 그룹의 복수의 비트라인으로 상기 제 2 비트라인 바이어스 전압을 인가하는 비선택 전압 공급부를 더 포함하는 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 복수의 글로벌 비트라인은 제 1 내지 제 8 글로벌 비트라인을 포함하고, 상기 복수의 비트라인은 제 1 내지 제 4 비트라인을 포함하며, 상기 복수의 비트라인 그룹은 제 1 내지 제 3 비트라인 그룹을 포함하고, 상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 제 1 내지 제 3 그룹 선택 신호를 생성하며,
    제 1 그룹 선택 신호에 기초하여 상기 제 1 비트라인 그룹의 제 1 내지 제 4 비트라인을 상기 제 1 내지 제 4 글로벌 비트라인과 각각 연결하는 제 1 그룹 스위치;
    제 2 그룹 선택 신호에 기초하여 상기 제 2 비트라인 그룹의 제 1 내지 제 4 비트라인을 상기 제 5 내지 제 8 글로벌 비트라인과 각각 연결하고, 상기 제 2 비트라인 그룹의 제 1 비트라인은 상기 제 1 비트라인 그룹의 제 4 비트라인과 인접하는 제 2 그룹 스위치; 및
    제 3 그룹 선택 신호에 기초하여 상기 제 3 비트라인 그룹의 제 1 내지 제 4 비트라인을 상기 제 1 내지 제 4 글로벌 비트라인과 각각 연결하고, 상기 제 3 비트라인 그룹의 제 1 비트라인은 상기 제 2 비트라인 그룹의 제 4 비트라인과 인접하는 제 3 그룹 스위치를 더 포함하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 상기 제 2 비트라인 그룹의 제 2 비트라인 또는 제 3 비트라인이 선택되었을 때, 상기 제 2 그룹 선택 신호를 인에이블시키고 상기 제 1 및 제 3 그룹 선택 신호를 디스에이블시키고,
    상기 비트라인 제어 회로는 선택된 비트라인과 연결된 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압을 인가하고, 상기 선택된 비트라인과 인접하는 비트라인과 연결된 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압을 인가하며, 상기 선택된 비트라인과 인접하지 않는 비트라인과 연결된 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압 및 상기 제 3 비선택 비트라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  20. 제 19 항에 있어서,
    상기 제 1 내지 제 3 그룹 선택 신호에 기초하여 상기 제 1 내지 제 3 비트라인 그룹의 제 1 내지 제 4 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압을 인가하는 비선택 전압 공급부를 더 포함하는 반도체 메모리 장치.
  21. 제 18 항에 있어서,
    상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 상기 제 2 비트라인 그룹의 제 1 비트라인이 선택되었을 때, 상기 제 1 및 제 2 그룹 선택 신호를 인에이블시키고 상기 제 3 그룹 선택 신호를 디스에이블시키며,
    상기 비트라인 제어 회로는 제 5 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압을 인가하고, 제 4 및 제 6 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압을 인가하며, 상기 제 1 내지 제 3 글로벌 비트라인과 상기 제 7 내지 제 8 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압 및 상기 제 3 비선택 비트라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  22. 제 18 항에 있어서,
    상기 비트라인 제어 회로는 상기 비트라인 선택 신호에 기초하여 상기 제 2 비트라인 그룹의 제 4 비트라인이 선택되었을 때, 상기 제 2 및 제 3 그룹 선택 신호를 인에이블시키고 상기 제 1 그룹 선택 신호를 디스에이블시키며,
    상기 비트라인 제어 회로는 제 8 글로벌 비트라인으로 상기 선택 비트라인 바이어스 전압을 인가하고, 제 1 및 제 7 글로벌 비트라인으로 상기 제 1 비선택 비트라인 바이어스 전압을 인가하며, 상기 제 2 내지 제 4 글로벌 비트라인과 상기 제 5 내지 제 6 글로벌 비트라인으로 상기 제 2 비선택 비트라인 바이어스 전압 및 상기 제 3 비선택 비트라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  23. 복수의 글로벌 워드라인;
    상기 복수의 글로벌 워드라인과 각각 연결되는 복수의 워드라인을 각각 포함하는 복수의 워드라인 그룹; 및
    워드라인 선택 신호에 기초하여 상기 복수의 워드라인 그룹 중 적어도 하나를 선택하고, 상기 복수의 글로벌 워드라인으로 서로 다른 워드라인 바이어스 전압을 인가하는 워드라인 제어 회로를 포함하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 서로 다른 워드라인 바이어스 전압은, 선택 워드라인 바이어스 전압, 제 1 비선택 워드라인 바이어스 전압과, 제 2 비선택 워드라인 바이어스 전압 및 제 3 비선택 워드라인 바이어스 전압 중 적어도 하나를 포함하고,
    상기 제 1 비선택 워드라인 바이어스 전압은 상기 제 3 비선택 워드라인 바이어스 전압보다 높은 레벨을 갖고, 상기 제 3 비선택 워드라인 바이어스 전압은 상기 제 2 비선택 워드라인 바이어스 전압보다 높은 레벨을 가지며, 상기 제 2 비선택 워드라인 바이어스 전압은 상기 선택 워드라인 바이어스 전압보다 높은 레벨을 갖는 반도체 메모리 장치.
  25. 제 24 항에 있어서,
    상기 워드라인 제어 회로는 상기 워드라인 선택 신호에 기초하여 선택된 워드라인 그룹의 선택된 워드라인과 연결되는 글로벌 워드라인으로 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인 그룹의 나머지 워드라인과 연결된 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압을 인가하며,
    선택되지 않은 워드라인 그룹의 복수의 워드라인은 제 2 비선택 워드라인 바이어스 전압으로 구동되는 반도체 메모리 장치.
  26. 제 24 항에 있어서,
    상기 워드라인 제어 회로는 상기 워드라인 선택 신호에 기초하여 선택된 워드라인 그룹의 선택된 워드라인과 연결되는 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인 그룹에서 상기 선택된 워드라인과 인접하는 워드라인과 연결된 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압을 인가하며, 상기 선택된 워드라인 그룹에서 상기 선택된 워드라인과 인접하지 않는 워드라인과 연결된 글로벌 워드라인으로 상기 제 2 워드라인 바이어스 전압 및 상기 제 3 워드라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  27. 제 24 항에 있어서,
    비선택된 워드라인 그룹의 복수의 워드라인으로 상기 제 2 워드라인 바이어스 전압을 인가하는 비선택 전압 공급부를 더 포함하는 반도체 메모리 장치.
  28. 제 24 항에 있어서,
    상기 복수의 글로벌 워드라인은 제 1 내지 제 8 글로벌 워드라인을 포함하고, 상기 복수의 워드라인은 제 1 내지 제 4 워드라인을 포함하며, 상기 복수의 워드라인 그룹은 제 1 내지 제 3 워드라인 그룹을 포함하고, 상기 워드라인 제어 회로는 상기 워드라인 선택 신호에 기초하여 제 1 내지 제 3 그룹 선택 신호를 생성하며,
    제 1 그룹 선택 신호에 기초하여 상기 제 1 워드라인 그룹의 제 1 내지 제 4 워드라인을 상기 제 1 내지 제 4 글로벌 워드라인과 각각 연결하는 제 1 그룹 스위치;
    제 2 그룹 선택 신호에 기초하여 상기 제 2 워드라인 그룹의 제 1 내지 제 4 워드라인을 상기 제 5 내지 제 8 글로벌 워드라인과 각각 연결하고, 상기 제 2 워드라인 그룹의 제 1 워드라인은 상기 제 1 워드라인 그룹의 제 4 워드라인과 인접하는 제 2 그룹 스위치; 및
    제 3 그룹 선택 신호에 기초하여 상기 제 3 워드라인 그룹의 제 1 내지 제 4 워드라인을 상기 제 1 내지 제 4 글로벌 워드라인과 각각 연결하고, 상기 제 3 워드라인 그룹의 제 1 워드라인은 상기 제 2 워드라인 그룹의 제 4 워드라인과 인접하는 제 3 그룹 스위치를 더 포함하는 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 워드라인 제어 회로는 상기 워드라인 선택 신호에 기초하여 상기 제 2 워드라인 그룹의 제 2 워드라인 또는 제 3 워드라인이 선택되었을 때, 상기 제 2 그룹 선택 신호를 인에이블시키고 상기 제 1 및 제 3 그룹 선택 신호를 디스에이블시키고,
    상기 워드라인 제어 회로는 선택된 워드라인과 연결된 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압을 인가하고, 상기 선택된 워드라인과 인접하는 워드라인과 연결된 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압을 인가하며, 상기 선택된 워드라인과 인접하지 않는 워드라인과 연결된 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압 및 상기 제 3 비선택 워드라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  30. 제 29 항에 있어서,
    상기 제 1 내지 제 3 그룹 선택 신호에 기초하여 상기 제 1 내지 제 3 워드라인 그룹의 제 1 내지 제 4 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압을 인가하는 비선택 전압 공급부를 더 포함하는 반도체 메모리 장치.
  31. 제 28 항에 있어서,
    상기 워드라인 제어 회로는 상기 워드라인 선택 신호에 기초하여 상기 제 2 워드라인 그룹의 제 1 워드라인이 선택되었을 때, 상기 제 1 및 제 2 그룹 선택 신호를 인에이블시키고 상기 제 3 그룹 선택 신호를 디스에이블시키며,
    상기 워드라인 제어 회로는 제 5 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압을 인가하고, 제 4 및 제 6 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압을 인가하며, 상기 제 1 내지 제 3 글로벌 워드라인과 상기 제 7 내지 제 8 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압 및 상기 제 3 비선택 워드라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
  32. 제 28 항에 있어서,
    상기 워드라인 제어 회로는 상기 워드라인 선택 신호에 기초하여 상기 제 2 워드라인 그룹의 제 4 워드라인이 선택되었을 때, 상기 제 2 및 제 3 그룹 선택 신호를 인에이블시키고 상기 제 1 그룹 선택 신호를 디스에이블시키며,
    상기 워드라인 제어 회로는 제 8 글로벌 워드라인으로 상기 선택 워드라인 바이어스 전압을 인가하고, 제 1 및 제 7 글로벌 워드라인으로 상기 제 1 비선택 워드라인 바이어스 전압을 인가하며, 상기 제 2 내지 제 4 글로벌 워드라인과 상기 제 5 내지 제 6 글로벌 워드라인으로 상기 제 2 비선택 워드라인 바이어스 전압 및 상기 제 3 비선택 워드라인 바이어스 전압 중 적어도 하나를 인가하는 반도체 메모리 장치.
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