KR20130092756A - 반도체 메모리 장치 및 그것의 동작 방법 - Google Patents

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Abstract

본 발명은 저장 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 블록에 대한 소거 동작을 수행하고, 소거 동작의 수행 후에 적어도 하나의 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 패스 전압들을 인가하여 소거 검증 동작을 수행하는 것을 포함한다. 이때, 워드 라인들은 복수의 워드 라인 그룹들로 구분되고, 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에는 서로 다른 레벨의 패스 전압들이 인가된다.

Description

반도체 메모리 장치 및 그것의 동작 방법{SEMICONDUCTOR MEMORY DEVICE AND OPERATING METHOD THEREOF}
본 발명은 저장 장치에 관한 것으로서, 좀 더 구체적으로는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억 장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리는 크게 노어 타입과 낸드 타입으로 구분된다.
반도체 메모리 장치, 예를 들면 플래시 메모리 장치는 P/E(program/Erase) 횟수가 증가함에 따라 점차적으로 열화된다. 이러한 열화는 반도체 메모리 장치의 신뢰성을 감소시킨다.
본 발명의 실시 예는 향상된 신뢰성을 제공하는 반도체 메모리 장치 및 그것의 동작 방법을 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 메모리 블록에 대한 소거 동작을 수행하고; 상기 소거 동작의 수행 후에, 상기 메모리 블록에 연결된 워드 라인들 중 적어도 하나의 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 비선택된 워드 라인들에 패스 전압들을 인가하여 소거 검증 동작을 수행하는 것을 포함한다. 상기 워드 라인들은 복수의 워드 라인 그룹들로 구분되고, 상기 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 상기 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에는 서로 다른 레벨의 패스 전압들이 인가된다.
실시 예로서, 상이한 워드 라인 그룹들의 비선택된 워드 라인들에는 서로 다른 패스 전압들이 인가될 수 있다.
실시 예로서, 동일한 워드 라인 그룹의 비선택된 워드 라인들에는 동일한 패스 전압이 인가될 수 있다.
실시 예로서, 상기 메모리 블록은 소스 선택 라인 및 드레인 선택 라인에 연결되고, 상기 워드 라인들은 상기 소스 선택 라인 및 상기 드레인 선택 라인 사이에 배치될 수 있다.
실시 예로서, 상기 제 2 워드 라인 그룹은 상기 제 1 워드 라인 그룹보다 상기 드레인 선택 라인에 인접하게 배치되고, 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들보다 높을 수 있다.
실시 예로서, 상기 메모리 블록은 상기 워드 라인들 및 상기 드레인 선택 라인 사이에 배치되는 더미 워드 라인에 연결되고, 상기 더미 워드 라인에 인가되는 전압은 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 높거나 같을 수 있다.
실시 예로서, 상기 제 1 워드 라인 그룹은 상기 제 2 워드 라인 그룹보다 상기 소스 선택 라인에 인접하게 배치되고, 상기 메모리 블록은 상기 소스 선택 라인과 상기 워드 라인들 사이에 배치되는 더미 워드 라인에 연결되고, 상기 더미 워드 라인에 인가되는 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 높거나 같을 수 있다.
실시 예로서, 상기 메모리 블록은 상기 소스 선택 라인 및 상기 워드 라인들 사이에 배치된 제 1 더미 워드 라인, 그리고 상기 워드 라인들 및 상기 드레인 선택 라인 사이에 배치된 제 2 더미 워드 라인에 더 연결될 수 있다. 이때, 상기 제 2 더미 워드 라인에 인가되는 전압은 상기 제 1 더미 워드 라인에 인가되는 전압보다 높거나 같을 수 있다.
실시 예로서, 상기 드레인 선택 라인에 인가되는 전압은 상기 소스 선택 라인에 인가되는 전압보다 높거나 같을 수 있다.
실시 예로서, 상기 제 1 워드 라인 그룹은 상기 제 2 워드 라인 그룹보다 상기 소스 선택 라인에 인접하게 배치되고 상기 복수의 워드 라인 그룹들 중 제 3 워드 라인 그룹은 상기 제 2 워드 라인 그룹보다 상기 드레인 선택 라인에 인접하게 배치될 수 있다. 이때, 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들보다 낮고, 상기 제 3 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들보다 낮을 수 있다.
실시 예로서, 상기 소스 선택 라인에 인가되는 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같고, 상기 드레인 선택 라인에 인가되는 전압은 상기 제 3 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같을 수 있다.
실시 예로서, 상기 메모리 블록은 상기 소스 선택 라인과 상기 워드 라인들 사이에 배치되는 더미 워드 라인에 연결될 수 있다. 상기 더미 워드 라인에 인가되는 더미 워드 라인 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같고, 상기 소스 선택 라인에 인가되는 전압은 상기 더미 워드 라인 전압보다 낮거나 같을 수 있다.
실시 예로서, 상기 메모리 블록은 상기 드레인 선택 라인과 상기 워드 라인들 사이에 배치되는 더미 워드 라인에 연결될 수 있다. 이때, 상기 더미 워드 라인에 인가되는 전압은 상기 제 3 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같고, 상기 드레인 선택 라인에 인가되는 전압은 상기 더미 워드 라인 전압보다 낮거나 같을 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법은 상기 메모리 블록에 대한 소거 동작을 수행하고; 상기 제 1 비트 라인들을 통해 읽어지는 데이터에 기반하여 제 1 소거 검증 동작을 수행하고; 상기 제 2 비트 라인들을 통해 읽어지는 데이터에 기반하여 제 2 소거 검증 동작을 수행하는 것을 포함한다. 상기 메모리 블록에 연결된 워드 라인들은 복수의 워드 라인 그룹들로 구분된다. 그리고, 상기 제 1 및 제 2 소거 검증 동작들 각각이 수행될 때, 상기 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 상기 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에는 서로 다른 레벨의 패스 전압들이 인가된다.
실시 예로서, 상기 제 1 소거 검증 동작 시에 구분되는 워드 라인 그룹들과 상기 제 2 소거 검증 동작 시에 구분되는 워드 라인 그룹들은 상이할 수 있다.
실시 예로서, 상기 제 1 소거 검증 동작 시에 구분되는 워드 라인 그룹들과 상기 제 2 소거 검증 동작 시에 구분되는 워드 라인 그룹들은 동일할 수 있다.
실시 예로서, 상기 제 1 비트 라인들과 상기 제 2 비트 라인들은 교대로 배치될 수 있다.
본 발명의 다른 일면은 반도체 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 반도체 메모리 장치는 워드 라인들에 연결되는 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이; 및 상기 워드 라인들 중 적어도 하나의 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 비선택된 워드 라인들에 복수의 패스 전압들을 인가하여 소거 검증 동작을 수행하도록 구성되는 주변 회로를 포함한다. 상기 워드 라인들은 복수의 워드 라인 그룹들로 구분된다. 상기 주변 회로는 상기 소거 검증 동작 시에 상기 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 상기 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에 서로 다른 레벨의 패스 전압들을 인가하도록 구성된다.
실시 예로서, 상이한 워드 라인 그룹들의 비선택된 워드 라인들에는 서로 다른 패스 전압들이 인가될 수 있다.
실시 예로서, 동일한 워드 라인 그룹의 비선택된 워드 라인들에는 동일한 패스 전압이 인가될 수 있다.
본 발명의 실시 예에 따르면, 향상된 신뢰성을 제공하는 반도체 메모리 장치 및 그것의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 블록들 중 어느 하나, 그리고 읽기 및 쓰기 회로를 보여주는 블록도이다.
도 3은 메모리 블록의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 4는 워드 라인들을 복수의 워드 라인 그룹들로 구분하는 방법을 예시적으로 보여주는 테이블이다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치의 동작 방법을 보여주는 순서도이다.
도 6은 워드 라인 그룹들 및 선택 라인들에 인가되는 전압들을 보여주는 테이블이다.
도 7은 워드 라인들을 복수의 워드 라인 그룹들로 구분하는 방법의 다른 실시 예를 보여주는 테이블이다.
도 8은 도 1의 메모리 블록들 중 어느 하나의 다른 실시 예를 보여주는 회로도이다.
도 9는 워드 라인 그룹들 및 선택 라인들, 그리고 더미 워드 라인들에 인가되는 전압들을 보여주는 테이블이다.
도 10은 도 1의 메모리 블록들 중 어느 하나, 그리고 읽기 및 쓰기 회로의 다른 실시 예를 보여주는 블록도이다.
도 11은 이븐 센싱 및 오드 센싱 각각이 수행될 때 워드 라인들을 복수의 워드 라인 그룹들로 구분하는 방법을 예시적으로 보여주는 테이블이다.
도 12는 반도체 메모리 장치를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 13은 도 12의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치(100)를 보여주는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 전압 발생기(130)를 포함한다.
메모리 셀 어레이(110)는 행 라인들(RL)을 통해 주변 회로(120)의 어드레스 디코더(121)에 연결되고, 비트 라인들(BL)을 통해 주변 회로(120)의 읽기 및 쓰기 회로(122)에 연결된다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 복수의 메모리 셀들을 포함한다. 예시적인 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다.
행 방향으로 배열되는 메모리 셀들은 행 라인들(RL) 중 워드 라인들에 연결된다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결된다. 예를 들면, 하나의 열에 배치되는 메모리 셀들은 하나의 셀 스트링을 형성하고, 각 셀 스트링은 각 비트 라인에 연결될 것이다.
반도체 메모리 장치(100)의 소거 동작은 메모리 블록 단위로 수행될 수 있다. 반도체 메모리 장치(100)의 프로그램 동작 및 읽기 동작은 하나의 워드 라인에 연결된 메모리 셀들 단위로 수행될 수 있다.
주변 회로(120)는 어드레스 디코더(121), 읽기 및 쓰기 회로(122) 및 제어 로직(123)을 포함한다.
어드레스 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(121)는 제어 로직(123)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(121)는 외부 또는 반도체 메모리 장치(100) 내부의 입출력 버퍼(미도시)로부터 어드레스(ADDR)를 수신한다.
어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 블록 어드레스에 따라 적어도 하나의 메모리 블록을 선택할 것이다.
소거 검증 동작이 수행될 때, 어드레스 디코더(121)는 전압 발생기(130)로부터 복수의 패스 전압들(Vpass), 드레인 선택 라인 전압(Vdsl) 및 소스 선택 라인 전압(Vssl)을 수신한다. 어드레스 디코더(121)는 행 라인들(RL)의 전압들을 제어할 것이다. 어드레스 디코더(121)는 행 라인들(RL)에 전압 발생기(130)로부터 수신된 전압들을 인가할 것이다. 행 라인들(RL) 중 드레인 선택 라인에는 드레인 선택 라인 전압(Vdsl)이 인가될 것이다. 행 라인들(RL) 중 소스 선택 라인에는 소스 선택 라인 전압(Vssl)이 인가될 것이다. 행 라인들(RL) 중 선택된 워드 라인에는 검증 전압(예를 들면, 접지 전압)이 인가될 것이다. 그리고, 행 라인들(RL) 중 비선택된 워드 라인들에는 패스 전압들(Vpass)이 인가될 것이다.
프로그램 동작 또는 읽기 동작 시에, 어드레스 디코더(121)는 수신된 어드레스(ADDR) 중 행 어드레스를 디코딩하도록 구성된다. 어드레스 디코더(121)는 디코딩된 행 어드레스에 따라 행 라인들(RL)의 전압들을 제어할 것이다. 어드레스 디코더(121)는, 예를 들면 읽기 동작 시에, 수신된 어드레스(ADDR) 중 열 어드레스를 디코딩하고, 디코딩된 열 어드레스(Yi)를 읽기 및 쓰기 회로(122)에 전송할 것이다.
예시적인 실시 예로서, 어드레스 디코더(121)는 블록 디코더, 행 디코더, 열 디코더, 어드레스 버퍼 등을 포함할 수 있다.
읽기 및 쓰기 회로(122)는 비트 라인들(BL)을 통해 메모리 셀 어레이(110)에 연결된다. 읽기 및 쓰기 회로(122)는 제어 로직(123)의 제어에 응답하여 동작한다. 소거 검증 동작 시에, 읽기 및 쓰기 회로(122)는 선택된 워드 라인의 메모리 셀들로부터 비트 라인들(BL)을 통해 데이터를 센싱하고, 센싱된 데이터(DATA)에 기반하여 패스 또는 페일을 판별한다.
프로그램 동작 또는 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 외부 또는 입출력 버퍼(미도시)와 데이터(DATA)를 교환한다. 프로그램 시에, 읽기 및 쓰기 회로(122)는 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 선택된 워드 라인의 메모리 셀들에 프로그램한다. 읽기 동작 시에, 읽기 및 쓰기 회로(122)는 선택된 워드 라인의 메모리 셀들로부터 데이터를 읽고, 읽어진 데이터 중 디코딩된 열 어드레스(Yi)에 대응하는 데이터(DATA)를 출력한다.
예시적으로, 읽기 및 쓰기 회로(122)는 페이지 버퍼들(또는 페이지 레지스터들), 열 선택 회로 등을 포함할 수 있다.
제어 로직(123)은 어드레스 디코더(121), 읽기 및 쓰기 회로(122) 및 전압 발생기(130)에 전기적으로 연결된다. 제어 로직(123)은 반도체 메모리 장치(100)의 제반 동작을 제어하도록 구성된다. 제어 신호(CTRL)에 응답하여, 제어 로직(123)은 드레스 디코더(121), 읽기 및 쓰기 회로(122) 및 전압 발생기(130)를 제어하도록 구성될 것이다.
소거 검증 동작 시에, 제어 로직(123)은 읽기 및 쓰기 회로(122)로부터 패스 또는 페일을 가리키는 신호를 수신한다. 수신된 신호에 기반하여, 제어 로직(123)은 선택된 메모리 블록에 대한 소거 동작을 재수행하도록 주변 회로(120) 및 전압 발생기(130)를 제어한다.
전압 발생기(130)는 반도체 메모리 장치(100)에 공급되는 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 소거 검증 동작 시에, 전압 발생기(130)는 복수의 패스 전압들(Vpass), 소스 선택 라인 전압(Vssl), 드레인 선택 라인 전압(Vdsl)을 발생한다. 그리고, 전압 발생기(130)는 소거 동작 시에 메모리 셀 어레이(110)의 기판(substrate)에 인가되기 위한 소거 전압을 더 발생할 수 있다. 소거 전압이 기판에 인가될 때, 어드레스 디코더(121)는 선택된 메모리 블록에 연결된 행 라인들(RL)에 접지 전압을 제공하고, 비선택된 메모리 블록에 연결된 행 라인들(RL)을 플로팅(flaoting)시킬 수 있다.
반도체 메모리 장치(100)는 입출력 회로(미도시)를 더 포함할 수 있다. 입출력 회로는 제어 로직(123)의 제어에 응답하여 동작할 것이다. 입출력 회로는 외부로부터 제어 신호(CTRL) 및 어드레스(ADDR)를 수신하고, 수신된 제어 신호(CTRL) 및 어드레스(ADDR)를 각각 제어 로직(123) 및 어드레스 디코더(121)에 전달할 것이다. 또한, 입출력 회로는 외부로부터의 데이터(DATA)를 읽기 및 쓰기 회로(122)에 전달하고, 읽기 및 쓰기 회로(122)로부터의 데이터(DATA)를 외부로 전달하도록 구성될 것이다.
예시적인 실시 예로서, 반도체 메모리 장치(100)는 플래시 메모리(Flash Memory) 일 것이다.
도 2는 도 1의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1), 그리고 읽기 및 쓰기 회로(122)를 보여주는 블록도이다. 도 3은 메모리 블록(BLK1)의 메모리 셀들의 문턱 전압 산포를 보여주는 다이어그램이다.
도 1 및 도 2를 참조하면, 메모리 블록(BLK1)은 제 1 내지 제 m 비트 라인들(BL1~BLm)을 통해 읽기 및 쓰기 회로(122)에 연결된다. 그리고, 메모리 블록(BLK1)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 통해 어드레스 디코더(121)에 연결된다. 도 1의 행 라인들(RL)은 공통 소스 라인(CSL), 소스 선택 라인(SSL), 제 1 내지 제 n 워드 라인들(WL1~WLn), 그리고 드레인 선택 라인(DSL)을 포함한다.
메모리 블록(BLK1)은 복수의 메모리 셀들을 포함한다. 열 방향으로 배열된 메모리 셀들은 하나의 셀 스트링에 포함된다. 예를 들면, 제 1 비트 라인(BL1)에 연결된 제 1 내지 제 n 메모리 셀들(M1~Mn)은 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)와 함께 하나의 셀 스트링을 구성한다.
도 3을 참조하면, 각 메모리 셀이 싱글 레벨 셀(single level cell)이라고 가정할 때, 메모리 블록(BLK1)의 메모리 셀들 각각은 제 1 상태(11) 및 제 2 상태(12) 중 어느 하나이다. 메모리 셀 어레이(110)의 기판에 소거 전압이 반복적으로 인가됨으로써, 제 2 상태(12)의 메모리 셀들은 제 1 상태(11)로 변경될 수 있다.
소거 전압이 인가될 때마다, 소거 검증 동작이 수행될 것이다. 다시 도 1 및 도 2를 참조하면, 소거 검증 동작이 수행될 때 제 1 내지 제 n 워드 라인들(WL1~WLn) 중 비선택된 워드 라인들에 고전압인 패스 전압(Vp)이 인가되고 선택된 워드 라인들에 검증 전압(예를 들면, 접지 전압)이 인가된다고 가정한다. 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)가 턴 온되도록, 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)에 각각 저전압들이 인가된다고 가정한다. 공통 소스 라인(CSL)에는, 예를 들면 저전압인 접지 전압이 인가될 수 있다.
비선택된 워드 라인들에 고전압인 패스 전압(Vp)이 인가되면, 메모리 셀들(M1~Mn)의 바디(body) 영역들의 전위는 상승할 것이다. 메모리 셀들(M1~Mn)의 바디 영역들의 높아진 전위와 공통 소스 라인(CSL)의 저전압 사이의 측면 전계에 따라, 소스 선택 트랜지스터(SST) 및 그것에 인접한 메모리 셀에 대응하는 영역에 핫 캐리어(hot carrier)가 발생될 수 있다. 또한, 메모리 셀들(M1~Mn)의 바디 영역들의 높아진 전위와 소스 선택 라인(SSL)의 저전압 사이의 수직 전계에 따라 핫 캐리어가 발생될 수 있다. 발생된 핫 캐리어는 소스 선택 트랜지스터(SST)의 절연체, 그리고 그것에 인접한 메모리 셀(예를 들면, MC1 및 도 8의 DM1)의 절연체에 트랩되어 소스 선택 트랜지스터(SST) 및 그것에 인접한 메모리 셀의 문턱 전압들을 의도치 않게 변동시킨다.
소거 검증 동작이 수행될 때 제 1 비트 라인(BL1)에 저전압이 인가된다고 가정한다. 메모리 셀들(M1~Mn)의 바디 영역들의 높아진 전위와 제 1 비트 라인(BL1)의 저전압 사이의 측면 전계에 따라, 드레인 선택 트랜지스터(DST) 및 그것에 인접한 메모리 셀(예를 들면, Mn 및 도 8의 DM2)에 대응하는 영역에 핫 캐리어가 발생될 수 있다. 또한, 메모리 셀들(M1~Mn)의 바디 영역들의 상승된 전위와 드레인 선택 라인(DSL)의 저전압 사이의 수직 전계에 따라 드레인 선택 트랜지스터(DST) 및 그것에 인접한 메모리 셀에 대응하는 영역에 핫 캐리어가 발생될 수 있다. 이러한 핫 캐리어는 드레인 선택 트랜지스터(DST) 및 그것에 인접한 메모리 셀의 문턱 전압들을 의도치 않게 변동시킨다.
도 4는 워드 라인들(WL1~WLn)을 복수의 워드 라인 그룹들(WLG1~WLGx)로 구분하는 방법을 예시적으로 보여주는 테이블이다. 도 4를 참조하면, 소스 선택 라인(SSL)에 인접한 워드 라인(WL1)은 제 1 워드 라인 그룹(WLG1)으로 정의된다. 드레인 선택 라인(DSL)에 인접한 워드 라인(WLn)은 제 x 워드 라인 그룹(WLGx)으로 정의된다. 제 2 내지 제 n-1 워드 라인들(WL2~WLn-1)은 복수의 워드 라인 그룹들(WLG2~WLGx-1)로 정의된다. 워드 라인들(WL1~WLn)이 구분되는 방법은 도 4의 실시 예에 한정되지 않음이 이해될 것이다.
본 발명의 실시 예에 따르면, 각 워드 라인 그룹을 기준으로 비선택된 워드 라인들에 패스 전압들이 인가된다. 이는 도 5를 참조하여 더 상세하게 설명된다.
도 5는 본 발명의 실시 예에 따른 반도체 메모리 장치(100)의 동작 방법을 보여주는 순서도이다.
도 1, 도 2 및 도 5를 참조하면, S110단계에서, 소거 동작이 수행된다. 메모리 셀 어레이(110)의 기판에는 소거 전압이 인가될 것이다. 선택된 메모리 블록(예를 들면, BLK1)의 워드 라인들(WL1~WLn)에는, 예를 들면 접지 전압이 인가될 것이다. 비선택된 메모리 블록들(BLK2~BLKz)의 워드 라인들(WL1~WLn)은, 예를 들면 플로팅될 것이다.
S120단계에서, 먼저 오드(odd) 워드 라인들(예를 들면, WL1 및 WL3 등)에 연결된 메모리 셀들에 대한 소거 검증 동작이 수행될 수 있다. 이때, 오드 워드 라인들은 선택된 워드 라인들이고, 이븐 워드 라인들(예를 들면, WL2 및 WL4 등)은 비선택된 워드 라인들일 것이다. 선택된 워드 라인들에 검증 전압이 인가되고, 비선택된 워드 라인들에 패스 전압들이 인가되어 소거 검증 동작이 수행될 것이다. S120단계는 S121단계 및 S122단계를 포함한다.
S121단계에서, 워드 라인 그룹 단위로 설정된 패스 전압들을 비선택된 워드 라인들(즉, 이븐 워드 라인들)에 인가하고, 검증 전압을 선택된 워드 라인들(즉, 오드 워드 라인들)에 인가하여 센싱 동작이 수행된다. 즉, 복수의 워드 라인 그룹들(WLG2~WLGx-1) 중 어느 하나의 워드 라인 그룹의 비선택된 워드 라인들과 다른 하나의 워드 라인 그룹의 비선택된 워드 라인들에는 서로 다른 레벨의 패스 전압들이 인가될 것이다. 동일한 워드 라인 그룹의 비선택된 워드 라인들에는 동일한 패스 전압이 인가된다. 예시적인 실시 예로서, 상이한 워드 라인 그룹들의 비선택된 워드 라인들에는 서로 다른 패스 전압들이 인가될 수 있다.
S122단계에서, 비트 라인들(BL1~BLm)을 통한 센싱 결과, 선택된 워드 라인들에 연결된 메모리 셀들 모두가 검증 전압보다 낮은 문턱 전압들을 갖지 않으면, S110단계가 수행될 것이다. S110단계 및 S120단계는 선택된 워드 라인들에 연결된 메모리 셀들 모두가 검증 전압보다 낮은 문턱 전압들을 가질 때까지 반복될 것이다.
이븐(even) 워드 라인들에 연결된 메모리 셀들에 대한 소거 검증 동작은 S120단계와 마찬가지로 수행된다. 이때, 이븐 워드 라인들은 선택된 워드 라인들이고, 오드 워드 라인들은 비선택된 워드 라인들일 것이다. S130단계는 S131단계 및 S132단계를 포함한다.
S131단계에서, 워드 라인 그룹 단위로 설정된 패스 전압들을 비선택된 워드 라인들(즉, 오드 워드 라인들)에 인가하고, 검증 전압을 선택된 워드 라인들(즉, 이븐 워드 라인들)에 인가하여 센싱 동작이 수행된다.
S132단계에서, 선택된 워드 라인들에 연결된 메모리 셀들 모두가 검증 전압보다 낮은 문턱 전압들을 갖지 않으면, S140단계가 수행될 것이다.
도 5를 참조한 설명에서, 오드 워드 라인들에 연결된 메모리 셀들에 대한 소거 검증 동작과 이븐 워드 라인들에 연결된 메모리 셀들에 대한 소거 검증 동작이 순차적으로 수행되는 것이 설명되었다. 그러나, 이는 예시적인 것으로서 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다. 즉, 검증 동작마다, 적어도 하나의 워드 라인이 선택되고 선택된 워드 라인에 연결된 메모리 셀들이 검증 전압보다 낮은 문턱 전압들을 갖는지 판별될 것이다. 그리고, 판별 결과에 따라 소거 동작이 수행될 것이다.
본 발명의 실시 예에 따르면, 워드 라인 그룹 단위로 설정된 패스 전압들이 비선택된 워드 라인들에 따라 소스 선택 트랜지스터(SST)에 인접한 영역의 수직 전계 및 측면 전계가 조절될 수 있다. 결과적으로, 소스 선택 트랜지스터(SST)에 인접한 영역에서의 핫 캐리어의 발생은 감소되고, 소스 선택 트랜지스터(SST) 및 그것에 인접한 메모리 셀들의 열화 현상은 감소될 수 있다.
또한, 드레인 선택 트랜지스터(DST)에 인접한 영역에 발생되는 수직 전계 및 측면 전계의 강도는 조절될 수 있다. 따라서, 드레인 선택 트랜지스터(DST)에 인접한 영역에서의 핫 캐리어의 발생은 감소되고, 드레인 선택 트랜지스터(DST) 및 그것에 인접한 메모리 셀들의 열화 현상은 감소될 수 있다.
따라서, 향상된 신뢰성을 제공하는 반도체 메모리 장치(100) 및 그것의 동작 방법이 제공된다.
도 6은 워드 라인 그룹들(WLG1~WLGx) 및 선택 라인들(Vssl, Vdsl)에 인가되는 전압들을 보여주는 테이블이다.
도 6을 참조하면, 소스 선택 라인(SSL)에는 소스 선택 라인 전압(Vssl)이 인가된다. 드레인 선택 라인(DSL)에는 드레인 선택 라인 전압(Vdsl)이 인가된다. 그리고, 각 워드 라인 그룹의 선택된 워드 라인들에 접지 전압이 인가된다.
비선택된 워드 라인들에 인가되는 패스 전압들은 워드 라인 그룹들 별로 구분될 수 있다. 동일한 워드 라인 그룹의 비선택된 워드 라인들에는 동일한 패스 전압이 인가될 것이다. 제 1 워드 라인 그룹(WLG1)의 비선택된 워드 라인들에는 제 1 패스 전압(Vpass1)이 인가된다. 제 2 워드 라인 그룹(WLG2)의 비선택된 워드 라인들에는 제 2 패스 전압(Vpass2)이 인가된다. 제 3 워드 라인 그룹(WLG3)의 비선택된 워드 라인들에는 제 3 패스 전압(Vpass3)이 인가된다. 제 x-1 워드 라인 그룹(WLGx-1)의 비선택된 워드 라인들에는 제 x-1 패스 전압(Vpassx-1)이 인가된다. 제 x 워드 라인 그룹(WLGx)의 비선택된 워드 라인들에는 제 x 패스 전압(Vpassx)이 인가된다.
예시적인 실시 예로서, 인가되는 패스 전압은 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)으로부터 멀리 떨어진 워드 라인 그룹일수록 높고, 소스 선택 라인(SSL)에 인접한 워드 라인 그룹일수록 낮고, 드레인 선택 라인(DSL)에 인접한 워드 라인 그룹일수록 낮게 정의될 수 있다. 예시적인 실시 예로서, 소스 선택 라인 전압(Vssl)은 소스 선택 라인(SSL)에 인접한 워드 라인 그룹(예를 들면, WLG1)에 대응하는 패스 전압(예를 들면, Vpass1)보다 낮거나 같을 수 있다. 그리고, 드레인 선택 라인 전압(Vdsl)은 드레인 선택 라인(DSL)에 인접한 워드 라인 그룹(예를 들면, WLGx)에 대응하는 패스 전압(예를 들면, Vpassx)보다 낮거나 같을 수 있다. 이에 따라, 소스 선택 트랜지스터(SST)에 인접한 영역에서의 핫 캐리어의 발생이 감소하고, 그러므로 소스 선택 트랜지스터(SST) 및 그것에 인접한 메모리 셀들의 열화 현상은 감소될 수 있다. 또한, 드레인 선택 트랜지스터(DST)에 인접한 영역에서의 핫 캐리어의 발생이 감소하고, 따라서 드레인 선택 트랜지스터(DST) 및 그것에 인접한 메모리 셀들의 열화 현상은 감소될 수 있다.
한편, 소스 선택 라인(SSL) 측의 메모리 셀들에 의해 나타나는 저항으로 인해 드레인 선택 라인(DSL) 측에서 BPD(Back Pattern Defendancy) 효과가 나타나타날 수 있다. 이때, 각 셀 스트링을 통해 흐르는 전류가 안정적으로 확보되지 않을 수 있다. 이를 방지하기 위해, 본 발명의 다른 실시 예에 따르면, 인가되는 패스 전압은 드레인 선택 라인(DSL)에 인접한 워드 라인 그룹일수록 높게 정의될 수 있다. 또한, 소스 선택 라인 전압(Vssl) 및 드레인 선택 라인 전압(Vgsl)을 증가시킴으로써 각 셀 스트링을 통해 흐르는 전류가 안정적으로 확보될 수 있다. 추가적으로, 소스 선택 라인(SSL)에 인접한 워드 라인 그룹(예를 들면, WLG1)의 비선택된 워드 라인들 및 드레인 선택 라인(DSL)에 인접한 워드 라인 그룹(예를 들면, WLGx)의 비선택된 워드 라인들에 인가되는 패스 전압들을 증가시킬 수 있다.
소스 선택 라인(Vssl)에 인접한 워드 라인의 메모리 셀들은 드레인 선택 라인(Vdsl)에 인접한 워드 라인의 메모리 셀들보다 쉽게 열화될 수 있다. 예를 들면, 제 1 메모리 블록(BLK1)에 대한 프로그램 동작들이 제 1 내지 제 n 워드 라인들(WL1~WLn)에 대해 순차적으로 수행되면, P/E 횟수가 증가할수록 소스 선택 라인(Vssl)에 인접한 워드 라인에 대해 더 많은 프로그램 동작들이 수행될 것이다. 이에 따라, 소스 선택 라인(Vssl)에 인접한 워드 라인의 메모리 셀들은 빨리 열화될 것이다. 결과적으로, 소스 선택 라인(Vssl)에 인접한 워드 라인의 메모리 셀들의 문턱 전압들이 상승할 수 있다. 본 발명의 실시 예에 따르면, 드레인 선택 라인 전압(Vdsl)은 소스 선택 라인 전압(Vssl)에 인가되는 전압보다 높거나 같을 수 있다. 따라서, 소거 검증 동작 시에 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터(DST)의 동작 성능은 향상될 것이다.
도 7은 워드 라인들(WL1~WLn)을 복수의 워드 라인 그룹들(WLG1~WLGx)로 구분하는 방법의 다른 실시 예를 보여주는 테이블이다.
워드 라인들(WL1~WLn)은 다양한 방법들에 따라 구분될 수 있다. 도 7을 참조하면, 제 1 내지 제 n 워드 라인들(WL1~WLn)은 3개의 워드 라인들의 단위로 제 1 내지 제 q 워드 라인 그룹들(WLG1~WLGq)로 구분된다.
도 8은 도 1의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1)의 다른 실시 예(BLK1')를 보여주는 회로도이다.
도 8을 참조하면, 메모리 블록(BLK1')의 각 셀 스트링은 제 1 및 제 2 더미 메모리 셀들(DM1, DM2)을 포함한다. 제 1 더미 메모리 셀(DM1)은 소스 선택 트렌지스터(SST) 및 복수의 메모리 셀들(M1~Mn) 사이에 배치된다. 제 1 더미 메모리 셀(DM1)을 제어하기 위한 제 1 더미 워드 라인(DWL1)은 소스 선택 라인(SSL) 및 워드 라인들(WL1~WLn) 사이에 배치될 것이다. 제 2 더미 메모리 셀(DM2)은 복수의 메모리 셀들(M1~Mn) 및 드레인 선택 트랜지스터(DST) 사이에 배치된다. 제 2 더미 메모리 셀(DM2)을 제어하기 위한 제 2 더미 워드 라인(DWL2)은 워드 라인들(WL1~WLn) 및 드레인 선택 라인(DSL) 사이에 배치될 것이다.
도 9는 워드 라인 그룹들(WLG1~WLGx) 및 선택 라인들(Vssl, Vdsl), 그리고 더미 워드 라인들(DWL1, DWL2)에 인가되는 전압들을 보여주는 테이블이다.
도 9를 참조하면, 제 1 및 제 2 더미 워드 라인들(DWL1, DWL2)에 각각 제 1 및 제 2 더미 워드 라인 전압들(Vdwl1, Vdwl2)이 인가된다.
도 6을 참조하여 설명된 바와 같이, 패스 전압은 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL)으로부터 멀리 떨어진 워드 라인 그룹일수록 높고, 소스 선택 라인(SSL)에 인접한 워드 라인 그룹일수록 낮고, 드레인 선택 라인(DSL)에 인접한 워드 라인 그룹일수록 낮게 설정될 수 있다. 추가적으로, 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 더미 워드 라인(DWL1)에 인접한 워드 라인 그룹(예를 들면, WLG1)에 대응하는 패스 전압(예를 들면, Vpass1)보다 낮거나 같을 수 있다. 제 2 더미 워드 라인 전압(Vdwl2)은 제 2 더미 워드 라인(DWL2)에 인접한 워드 라인 그룹(예를 들면, WLGx)에 대응하는 패스 전압(예를 들면, Vpassx)보다 낮거나 같을 수 있다. 이때, 소스 선택 라인 전압(Vssl)은 제 1 더미 워드 라인 전압(Vdwl1)보다 낮거나 같을 수 있다. 그리고, 드레인 선택 라인 전압(Vdsl)은 제 2 더미 워드 라인 전압(Vdwl2)보다 낮거나 같을 수 있다. 이에 따라, 소스 선택 트랜지스터(SST) 및 드레인 선택 트랜지스터에 인접한 영역들에서의 핫 캐리어의 발생이 감소할 것이다. 따라서, 소스 선택 트랜지스터(SST), 제 1 더미 메모리 셀(DM1) 및 제 1 더미 메모리 셀(DM1)에 인접한 메모리 셀들의 열화 현상은 감소할 것이다. 그리고, 드레인 선택 트랜지스터(DST), 제 2 더미 메모리 셀(DM2) 및 제 1 더미 메모리 셀(DM1)에 인접한 메모리 셀들의 열화 현상은 감소할 것이다.
다른 실시 예로서, 각 셀 스트링을 통해 흐르는 전류를 안정적으로 확보하기 위해, 제 1 및 제 2 더미 워드 라인 전압들(Vdwl1, Vdwl2)이 증가될 수 있다. 예를 들면, 제 1 더미 워드 라인 전압(Vdwl1)은 제 1 더미 워드 라인(DWL1)에 인접한 워드 라인 그룹에 대응하는 패스 전압보다 높고, 제 2 더미 워드 라인 전압(Vdwl2)은 제 2 더미 워드 라인(DWL2)에 인접한 워드 라인 그룹에 대응하는 패스 전압보다 높을 수 있다. 예시적인 실시 예로서, 제 2 더미 워드 라인 전압(Vdwl2)은 제 1 더미 워드 라인 전압(Vdwl1)보다 높거나 같을 수 있다.
도 10은 도 1의 메모리 블록들(BLK1~BLKz) 중 어느 하나(BLK1), 그리고 읽기 및 쓰기 회로(122)의 다른 실시 예(122')를 보여주는 블록도이다.
도 10을 참조하면, 메모리 블록(BLK1)은 이븐 비트 라인들(EBL1~EBLr) 및 오드 비트 라인들(OBL1~OBLr)을 통해 읽기 및 쓰기 회로(122')에 연결된다. 읽기 및 쓰기 회로(122')는 제 1 내지 제 r 페이지 버퍼들(PB1~PBr)을 포함한다.
오드 워드 라인들에 연결된 메모리 셀들에 대한 소거 검증 동작은 이븐 비트 라인들(EBL1~EBLr)을 통해 센싱(이하, 이븐 센싱)되는 데이터에 기반한 제 1 소거 검증 동작과 오드 비트 라인들(OBL1~OBLr)을 통해 센싱(이하, 오드 센싱)되는 데이터에 기반한 제 2 소거 검증 동작을 포함할 것이다. 제 1 소거 검증 동작에서는 이븐 센싱되는 데이터에 기반하여 패스(pass) 또는 페일(fail) 여부가 판별되고, 판별 결과에 따라 소거 동작이 재수행될 것이다. 제 2 소거 검증 동작에서는 오드 센싱되는 데이터에 기반하여 패스 또는 페일 여부가 판별되고, 판별 결과에 따라 소거 동작이 재수행될 것이다. 제 1 및 제 2 소거 검증 동작들 각각에서, 오드 워드 라인들에 검증 전압이 인가되고, 이븐 워드 라인들에 패스 전압들이 인가될 것이다.
이븐 워드 라인들에 연결된 메모리 셀들에 대한 소거 검증 동작도 오드 워드 라인들에 연결된 메모리 셀들에 대한 소거 검증 동작과 동일한 방법으로 수행될 것이다.
도 11은 이븐 센싱 및 오드 센싱 각각이 수행될 때 워드 라인들(WL1~WLn)을 복수의 워드 라인 그룹들(WLG1~WLGx)로 구분하는 방법을 예시적으로 보여주는 테이블이다.
도 11을 참조하면, 이븐 센싱 및 오드 센싱 각각이 수행될 때, 워드 라인들(WL1~WLn)은 복수의 워드 라인 그룹들(WLG1~WLGx 또는 WLG1~WLGq)로 구분된다. 이븐 센싱 시에 워드 라인들(WL1~WLn)의 그룹핑과 오드 센싱 시에 워드 라인들(WL1~WLn)의 그룹핑은 상이할 수 있다. 즉, 이븐 센싱 시에 구분되는 워드 라인 그룹들(WLG1~WLGx)과 오드 센싱 시에 구분되는 워드 라인 그룹들(WLG1~WLGq)은 상이할 수 있다. 다른 실시 예로서, 이븐 센싱과 오드 센싱 각각에서 워드 라인들(WL1~WLn)은 동일한 워드 라인 그룹들로 구분될 수 있다.
도 5 내지 도 9를 참조한 설명과 마찬가지로, 각 센싱 동작이 수행될 때, 워드 라인 그룹들(WLG1~WLGx 또는 WLG1~WLGq) 중 어느 하나의 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압과 다른 하나의 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 서로 다를 것이다.
도 12는 반도체 메모리 장치(1100)를 포함하는 메모리 시스템(1000)을 보여주는 블록도이다.
도 12를 참조하면, 메모리 시스템(1000)은 반도체 메모리 장치(1100) 및 컨트롤러(1200)를 포함한다.
반도체 메모리 장치(1100)는 도 1 내지 도 11을 참조하여 설명된 반도체 메모리 장치(100)와 마찬가지로 구성되고, 동작할 것이다.
컨트롤러(1200)는 호스트(Host) 및 반도체 메모리 장치(1100)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(1200)는 반도체 메모리 장치(1100)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1200)는 반도체 메모리 장치(1100)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(1200)는 반도체 메모리 장치(1100)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 컨트롤러(1200)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 구성 요소들을 포함한다.
램(RAM)은 프로세싱 유닛의 동작 메모리, 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 캐시 메모리, 그리고 반도체 메모리 장치(1100) 및 호스트(Host) 사이의 버퍼 메모리 중 적어도 하나로서 이용된다.
프로세싱 유닛은 컨트롤러(1200)의 제반 동작을 제어한다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(1200) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함한다. 예시적으로, 컨트롤러(1200)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 외부(호스트)와 통신하도록 구성된다. 메모리 인터페이스는 반도체 메모리 장치(1100)와 인터페이싱한다. 예를 들면, 메모리 인터페이스는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
메모리 시스템(1000)은 오류 정정 블록을 추가적으로 포함하도록 구성될 수 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 반도체 메모리 장치(1100)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성된다. 예시적으로, 오류 정정 블록은 컨트롤러(1200)의 구성 요소로서 제공된다. 다른 예로서, 오류 정정 블록은 반도체 메모리 장치(1100)의 구성 요소로서 제공될 수 있다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 것이다.
컨트롤러(1200) 및 반도체 메모리 장치(1100)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함한다. 메모리 시스템(1000)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(1000)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선된다.
다른 예로서, 메모리 시스템(1000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공된다.
예시적으로, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 다양한 형태들의 패키지로 실장될 수 있다. 예를 들면, 반도체 메모리 장치(1100) 또는 메모리 시스템(1000)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 13은 도 12의 메모리 시스템(1000)을 포함하는 컴퓨팅 시스템(2000)을 보여주는 블록도이다.
도 13을 참조하면, 컴퓨팅 시스템(2000)은 중앙 처리 장치(2100), 램(2200, RAM, Random Access Memory), 사용자 인터페이스(2300), 전원(2400), 그리고 메모리 시스템(1000)을 포함한다.
메모리 시스템(1000)은 시스템 버스(2500)를 통해, 중앙처리장치(2100), 램(2200), 사용자 인터페이스(2300), 그리고 전원(2400)에 전기적으로 연결된다. 사용자 인터페이스(2300)를 통해 제공되거나, 중앙 처리 장치(2100)에 의해서 처리된 데이터는 메모리 시스템(1000)에 저장된다.
도 13에서, 반도체 메모리 장치(1100)는 컨트롤러(1200)를 통해 시스템 버스(2500)에 연결되는 것으로 도시되어 있다. 그러나, 반도체 메모리 장치(1100)는 시스템 버스(2500)에 직접 연결되도록 구성될 수 있다. 이때, 컨트롤러(1200)의 기능은 중앙 처리 장치(2100)에 의해 수행될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
110: 메모리 셀 어레이
120: 주변 회로
130: 전압 발생기
WL1~WLn: 워드 라인들
WLG1~WLGx, WLG1~WLGq: 워드 라인 그룹들

Claims (20)

  1. 메모리 블록에 대한 소거 동작을 수행하고;
    상기 소거 동작의 수행 후에, 상기 메모리 블록에 연결된 워드 라인들 중 적어도 하나의 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 비선택된 워드 라인들에 패스 전압들을 인가하여 소거 검증 동작을 수행하는 것을 포함하되,
    상기 워드 라인들은 복수의 워드 라인 그룹들로 구분되고, 상기 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 상기 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에는 서로 다른 레벨의 패스 전압들이 인가되는 반도체 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상이한 워드 라인 그룹들의 비선택된 워드 라인들에는 서로 다른 패스 전압들이 인가되는 방법.
  3. 제 1 항에 있어서,
    동일한 워드 라인 그룹의 비선택된 워드 라인들에는 동일한 패스 전압이 인가되는 방법.
  4. 제 1 항에 있어서,
    상기 메모리 블록은 소스 선택 라인 및 드레인 선택 라인에 연결되고,
    상기 워드 라인들은 상기 소스 선택 라인 및 상기 드레인 선택 라인 사이에 배치되는 방법.
  5. 제 4 항에 있어서,
    상기 제 2 워드 라인 그룹은 상기 제 1 워드 라인 그룹보다 상기 드레인 선택 라인에 인접하게 배치되고,
    상기 제 2 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들보다 높은 방법.
  6. 제 5 항에 있어서,
    상기 메모리 블록은 상기 워드 라인들 및 상기 드레인 선택 라인 사이에 배치되는 더미 워드 라인에 연결되고,
    상기 더미 워드 라인에 인가되는 전압은 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 높거나 같은 방법.
  7. 제 4 항에 있어서,
    상기 제 1 워드 라인 그룹은 상기 제 2 워드 라인 그룹보다 상기 소스 선택 라인에 인접하게 배치되고,
    상기 메모리 블록은 상기 소스 선택 라인과 상기 워드 라인들 사이에 배치되는 더미 워드 라인에 연결되고,
    상기 더미 워드 라인에 인가되는 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 높거나 같은 방법.
  8. 제 4 항에 있어서,
    상기 메모리 블록은 상기 소스 선택 라인 및 상기 워드 라인들 사이에 배치된 제 1 더미 워드 라인, 그리고 상기 워드 라인들 및 상기 드레인 선택 라인 사이에 배치된 제 2 더미 워드 라인에 더 연결되고,
    상기 제 2 더미 워드 라인에 인가되는 전압은 상기 제 1 더미 워드 라인에 인가되는 전압보다 높거나 같은 방법.
  9. 제 4 항에 있어서,
    상기 드레인 선택 라인에 인가되는 전압은 상기 소스 선택 라인에 인가되는 전압보다 높거나 같은 방법.
  10. 제 4 항에 있어서,
    상기 제 1 워드 라인 그룹은 상기 제 2 워드 라인 그룹보다 상기 소스 선택 라인에 인접하게 배치되고,
    상기 복수의 워드 라인 그룹들 중 제 3 워드 라인 그룹은 상기 제 2 워드 라인 그룹보다 상기 드레인 선택 라인에 인접하게 배치되고,
    상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들보다 낮고,
    상기 제 3 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압은 상기 제 2 워드 라인 그룹의 비선택된 워드 라인들보다 낮은 방법.
  11. 제 10 항에 있어서,
    상기 소스 선택 라인에 인가되는 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같고,
    상기 드레인 선택 라인에 인가되는 전압은 상기 제 3 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같은 방법.
  12. 제 10 항에 있어서,
    상기 메모리 블록은 상기 소스 선택 라인과 상기 워드 라인들 사이에 배치되는 더미 워드 라인에 연결되고,
    상기 더미 워드 라인에 인가되는 더미 워드 라인 전압은 상기 제 1 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같고,
    상기 소스 선택 라인에 인가되는 전압은 상기 더미 워드 라인 전압보다 낮거나 같은 방법.
  13. 제 10 항에 있어서,
    상기 메모리 블록은 상기 드레인 선택 라인과 상기 워드 라인들 사이에 배치되는 더미 워드 라인에 연결되고,
    상기 더미 워드 라인에 인가되는 전압은 상기 제 3 워드 라인 그룹의 비선택된 워드 라인들에 인가되는 패스 전압보다 낮거나 같고,
    상기 드레인 선택 라인에 인가되는 전압은 상기 더미 워드 라인 전압보다 낮거나 같은 방법.
  14. 제 1 비트 라인들 및 제 2 비트 라인들에 연결되는 메모리 블록을 포함하는 반도체 메모리 장치의 동작 방법에 있어서:
    상기 메모리 블록에 대한 소거 동작을 수행하고;
    상기 제 1 비트 라인들을 통해 읽어지는 데이터에 기반하여 제 1 소거 검증 동작을 수행하고;
    상기 제 2 비트 라인들을 통해 읽어지는 데이터에 기반하여 제 2 소거 검증 동작을 수행하는 것을 포함하되,
    상기 메모리 블록에 연결된 워드 라인들은 복수의 워드 라인 그룹들로 구분되고,
    상기 제 1 및 제 2 소거 검증 동작들 각각이 수행될 때, 상기 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 상기 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에는 서로 다른 레벨의 패스 전압들이 인가되는 방법.
  15. 제 14 항에 있어서,
    상기 제 1 소거 검증 동작 시에 구분되는 워드 라인 그룹들과 상기 제 2 소거 검증 동작 시에 구분되는 워드 라인 그룹들은 상이한 방법.
  16. 제 14 항에 있어서,
    상기 제 1 소거 검증 동작 시에 구분되는 워드 라인 그룹들과 상기 제 2 소거 검증 동작 시에 구분되는 워드 라인 그룹들은 동일한 방법.
  17. 제 14 항에 있어서,
    상기 제 1 비트 라인들과 상기 제 2 비트 라인들은 교대로 배치되는 방법.
  18. 워드 라인들에 연결되는 적어도 하나의 메모리 블록을 포함하는 메모리 셀 어레이; 및
    상기 워드 라인들 중 적어도 하나의 선택된 워드 라인에 검증 전압을 인가하고, 상기 워드 라인들 중 비선택된 워드 라인들에 복수의 패스 전압들을 인가하여 소거 검증 동작을 수행하도록 구성되는 주변 회로를 포함하되,
    상기 워드 라인들은 복수의 워드 라인 그룹들로 구분되고,
    상기 주변 회로는 상기 소거 검증 동작 시에 상기 복수의 워드 라인 그룹들 중 제 1 워드 라인 그룹의 비선택된 워드 라인들 및 상기 복수의 워드 라인 그룹들 중 제 2 워드 라인 그룹의 비선택된 워드 라인들에 서로 다른 레벨의 패스 전압들을 인가하도록 구성되는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상이한 워드 라인 그룹들의 비선택된 워드 라인들에는 서로 다른 패스 전압들이 인가되는 반도체 메모리 장치.
  20. 제 18 항에 있어서,
    동일한 워드 라인 그룹의 비선택된 워드 라인들에는 동일한 패스 전압이 인가되는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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