JP2009158020A - 半導体装置 - Google Patents
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Abstract
【解決手段】 本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。カレントミラー回路を動作に応じて選択するとともに、電圧選択回路とカレントミラー回路におけるリセット電流の制御機構により、初期化条件及び書き換え条件(ここでは、リセット条件)を動作に応じて変更する。
【選択図】 図1
Description
本実施例は、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件を変更することが可能な相変化メモリを提供する。
《積層相変化メモリの全体構成》
図1は、本発明による実施の形態1の半導体装置において、相変化メモリの要部構成例を示す回路ブロック図である。同図では、一例として、2Gbitのメモリ・プレーンPL0〜PL3からなる8Gbitの場合の構成が示されている。各メモリ・プレーンは、メモリアレイMA、センスアンプ及び書き換えドライバ(S/A & Write Driver)、カラム選択ゲート(Y−Gating)、カラムデコーダYDEC、第一のロウデコーダXDEC1、第二のロウデコーダXDEC2及び第三のロウデコーダXDEC3で構成される。メモリアレイMAは前述したように、カルコゲナイド材料からなる記録層とセル選択用のダイオードで構成されたメモリセルが3次元マトリックス状に配置された構成である。センスアンプ及び書き換えドライバは、メモリアレイからの記憶情報の読み出しと、メモリアレイへの記憶情報の書き込み動作を行う回路ブロックである。カラム選択ゲート(Y−Gating)は、16896{=(214+29)−1}本のデータ線対D[16895:0]を介してセンスアンプ及び書き換えドライバに接続されると共に、プレーンデータバスPDBUSを介して入出力線バッファ群及びラッチ回路群(I/O Buffers & Latches)に接続されて、記憶情報の授受を行う回路ブロックである。
《メモリアレイの構成》
図3は、図1に示したメモリアレイMAの詳細な構成例を示す図である。同図のようにメモリアレイMAを構成することで、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルが積層された構造により、メモリセルの集積度を向上することが可能となる。以下でその詳細について説明する。
<<メモリマップ>>
次に、本実施の形態による相変化メモリのメモリマップを説明する。図5は、本メモリマップの概略を示す図である。メモリ・プレーンPL0〜PL3の各々は、例えばメモリ・プレーンPL0のように4つのメインブロック(Main block0、Main block4、Main block8、Main block12)からなる点に特徴がある。これらのメインブロックは積層されたメモリアレイに対応しており、例えば、メイン・ブロック0は一層めのメモリアレイメインブロック4は二層めのメモリアレイ、メインブロック8は三層めのメモリアレイ、メモリブロック12は四層めのメモリアレイである。メインブロック(Main block0〜Main block15)の各々は、例えばメインブロック0のように512個のブロック(Block0〜Block511)で構成される。さらに、ブロック(Block0〜Block511)の各々は、ブロック0のように、64個のページ(Page0〜Page63)で構成される。
<<センスアンプ及び書き換えドライバの構成>>
以下では、センスアンプ及び書き換えドライバ(S/A & Write Driver)の具体的な構成例を説明する。図9は、一例として読み書き回路RW0が示されている。まず、センスアンプSAは、プリチャージ回路PCC、クロスカップル型ラッチアンプCCL、伝達ゲートRGからなる公知の回路構成である。
VDD≧V3>V2>V1>V0 …(式1)
このように、層毎に最適の電圧を供給して初期化動作を行うことにより、記憶層への過剰なストレスの印加で引き起こされる電気特性の劣化を防ぐことが可能となり、高信頼の相変化メモリを実現することができる。
<<初期化動作>>
これまで説明してきた本実施の形態による相変化メモリにおける動作について、以下に説明する。図13は、初期化動作の例を示している。接地電圧VSSとなっているコマンド・ラッチ起動信号CLEをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号CEB及びアドレス・ラッチ起動信号ALEをロウ・レベルに駆動する。この後、第一の初期化コマンド信号IN1を入出力線I/Ox(x=0〜7)を介して入力すると、ライト起動信号WEBの立ち上がりエッジによって、第一の初期化コマンド信号IN1が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号CLEをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ALEをハイ・レベルに夫々駆動して、カラム・アドレスとロウ・アドレスを入力する。ここで、カラム・アドレスは、図7に示すように0〜2111番地まであるので、12ビットを要する。一方、アドレスを入力するI/Oピンは、図1に示すように8本しかないので、12ビットのカラム・アドレスは2回(CA1、CA2)に分けて順に入力される。同様に、ロウ・アドレスは図8に示すように19ビット要するので、これらは3回(RA1、RA2、RA3)に分けて順に入力される。これらのアドレスは、ライト起動信号WEBの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ALEをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号CLEをハイ・レベルに夫々駆動して、第二の初期化コマンド信号IN2を入出力線I/Ox(x=0〜7)に入力する。この第二の初期化コマンド信号IN2は、ライト起動信号WEBの立ち上がりエッジによって、相変化メモリ・チップに取り込まれて、初期化動作が行われる。なお、初期化動作において、ハイ・レベルとなっているレディー/ビジー信号RBBはロウ・レベルに駆動される。
<<書き込み動作>>
図15は、書き込み動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号CLEをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号CEB及びアドレス・ラッチ起動信号ALEをロウ・レベルに駆動する。この後、第一の書き込みコマンド信号PRG1を入出力線I/Ox(x=0〜7)を介して入力すると、ライト起動信号WEBの立ち上がりエッジによって、第一の書き込みコマンド信号PRG1が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号CLEをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ALEをハイ・レベルに夫々駆動して、カラム・アドレスを2回(CA1、CA2)、ロウ・アドレスを3回(RA1、RA2、RA3)に分けて順に入力する。これらのアドレスは、ライト起動信号WEBの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ALEをロウ・レベルに駆動して、記憶情報Din(N)〜Din(M)を入出力線I/Ox(x=0〜7)を介して入力する。続いて、ロウ・レベルとなっているコマンド・ラッチ起動信号CLEをハイ・レベルに駆動して、第二の書き換えコマンド信号PRG2を入出力線I/Ox(x=0〜7)に入力する。この第二の初期化コマンド信号PRG2は、ライト起動信号WEBの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、書き換え動作が行われる。なお、書き換え動作において、ハイ・レベルとなっているレディー/ビジー信号RBBはロウ・レベルに駆動される。書き換え動作を終えて、ロウ・レベルとなっているレディー/ビジー信号RBBがハイ・レベルに駆動されてから、状態読み出しコマンド信号RDSを入力する。状態読み出しコマンド信号RDSは、書き込み起動信号WEBの立ち上がりエッジにてチップ内部に取り込まれる。さらに、読み出し起動信号RDBに同期して、書き込み後の状態RIO0が入出力線I/Ox(x=0〜7)から出力される。
<<読み出し動作>>
図17は、読み出し動作の例を示している。ロウ・レベルとなっているコマンド・ラッチ起動信号CLEをハイ・レベルに駆動し、ハイ・レベルとなっているチップ起動信号CEB及びアドレス・ラッチ起動信号ALEをロウ・レベルに駆動する。この後、第一の読み出しコマンド信号RD1を入出力線I/Ox(x=0〜7)を介して入力すると、ライト起動信号WEBの立ち上がりエッジによって、第一の読み出しコマンド信号RD1が相変化メモリ・チップに取り込まれる。次に、また、ハイ・レベルとなっているコマンド・ラッチ起動信号CLEをロウ・レベル、ロウ・レベルとなっているアドレス・ラッチ起動信号ALEをハイ・レベルに夫々駆動して、カラム・アドレスを2回(CA1、CA2)、ロウ・アドレスを3回(RA1、RA2、RA3)に分けて順に入力する。これらのアドレスは、ライト起動信号WEBの立ち上がりエッジによって相変化メモリ・チップに取り込まれ、チップ内部ではアドレスのデコードが順次行われる。さらに、ハイ・レベルとなっているアドレス・ラッチ起動信号ALEをロウ・レベル、ロウ・レベルとなっているコマンド・ラッチ起動信号CLEをハイ・レベルに夫々駆動して、第二の読み出しコマンド信号RD2を入出力線I/Ox(x=0〜7)に入力する。この第二の読み出しコマンド信号RD2は、ライト起動信号WEBの立ち上がりエッジによって相変化メモリ・チップに取り込まれて、読み出し動作が行われる。なお、読み出し動作において、ハイ・レベルとなっているレディー/ビジー信号RBBはロウ・レベルに駆動される。メモリアレイから読み出された記憶情報はチップ内部を転送されて、ロウ・レベルとなっているレディー/ビジー信号RBBがハイ・レベルに駆動されてから、読み出し起動信号REBの立ち上がりエッジに同期してDout(N)〜Dout(M)の順に出力される。
(実施の形態2)
本実施の形態2では、図10に示した書き換えドライバWDの別の構成を説明する。図19は、本実施の形態における書き換えドライバWDの構成例を示している。本書き換え回路と図10に示した書き換え回路との相違点は、PMOSトランジスタMP722、MP723、MP724がトランジスタMP725、MP726に置き換えられている点にある。これらのトランジスタのゲート幅は、トランジスタMP720、MP725、MP726の順に1対1対2の寸法である。
(実施の形態3)
本実施の形態3では、図1に示した相変化メモリPCMの別の構成例を説明する。図21は、本実施の形態における相変化メモリPCMの構成例を示している。本相変化メモリPCMの特徴は、メモリ層毎に良品か不良品かを判断して、良品判定されたメモリ層のみを使用することにある。このような機能を実現するため、図1に示した構成にアドレス変換回路AEが追加された点に特徴がある。このアドレス変換回路AEは、内部アドレスIA[28:27]を内部アドレスCA[28:27]に変換して、ロウ・アドレス・バッファ群及びラッチ群(X−Buffers & Latches)に転送する。
(実施の形態4)
本実施の形態では、実施の形態3で説明したパーシャル品チップにおいて、使用可能なメモリ層を確認するための手段を説明する。本手段の特徴は、図7に示したページ構成において、任意のページのスペア領域に、該当するページが含まれるメモリ層が使用可能であるか否かの情報をチップ出荷前に書き込んでおく点にある。より具体的には、図5に示したように、メモリ・プレーンPL0においてメイン・ブロックMain block0、Main block4、Main block8、Main block12における先頭ブロックBlock0、Block2048、Block4096、Block6144の第一及び第二のページPage0、Page1のスペア領域において、カラム・アドレス2049で選択されるメモリセルにメモリ層が使用可能であるか否かの情報を書き込む。スペア領域は、必ずしもメイン・ブロックと同一のメモリで構成する必要は無く、他の不揮発性メモリで構成してもよい。
(実施の形態5)
本実施の形態では、実施の形態3〜実施の形態4で説明した複数の相変化メモリ・チップを用いて形成した相変化メモリ・モジュールを説明する。図30は、本実施の形態による相変化メモリ・モジュールPMの構成を示している。同図では、一例として、4つの相変化メモリ・チップPCM0〜PCM3と、不揮発メモリ制御チップNVCTLを用いた構成が示されている。
(実施の形態6)
本実施の形態では、説明した複数の相変化メモリ・チップを用いて形成した相変化メモリ・モジュールの別の構成を説明する。図31は、本実施の形態による相変化メモリ・モジュールPMの構成を示している。同図では、一例として、4つの相変化メモリ・チップPCM0〜PCM3と、不揮発メモリ制御チップNVCTLを用いた構成が示されている。
ここで、4つの相変化メモリ・チップPCM0〜PCM3は、実施の形態3〜実施の形態4で説明したようなアドレス変換回路は有していないものとする。
(実施の形態7)
本実施の形態では、実施の形態1の半導体装置の別の例を説明する。本実施の形態では、図1に示した制御信号群CTL4が、さらに四種類のリセット起動信号RST_EN0〜RST_EN3を有し、記憶情報を書き込むメモリ層に応じて、これらのリセット起動信号を選択する点に特徴がある。
(実施の形態8)
本実施の形態では、これまで説明してきた相変化メモリ・チップの別の構成を説明する。図35は、図1に示した相変化メモリ・チップを基にした構成を示している。同図の特徴は、以下の三つにある。
PL0〜PL3 メモリ・プレーン
MA メモリアレイ
YDEC カラムデコーダ
XDEC1、XDEC2、XDEC3 ロウデコーダ、
D[16895:0]、D0T/B〜D16895T/B データ線対、
IA[30:0] アドレス信号、
PA0[28:27]、PA0[26:24]、PA0[23:12]、CA[28:27]、EA[28:27] 内部アドレス信号、
WL[4095:0] ワード線、
BS[7:0] ビット線選択線、
LS7T、LS7B)〜(LS0T、LS0B) 選択線、
CTL1〜CTL4 制御信号群、
INITV[3:0] 初期化電圧、
VARY、V0、V1、V2、V3 アレイ電圧、
IO[7:0] 入出力線、
CLE コマンド・ラッチ起動信号、
ALE アドレス・ラッチ起動信号、
CEB チップ起動信号、
REB 読み出し起動信号、
WEB 書き込み起動信号、
WPB 書き込み保護信号、
RBB レディ/ビジー信号、
PS[3:0] メモリ・プレーン選択信号、
SM0〜SM16895 サブ・メモリアレイ、
MUXB1、MUXB2、MB10〜MB116895 マルチプレクサ群、
MB00〜MB(212−1)7 積層メモリセル群、
R 相変化抵抗素子、
D メモリセル選択用のダイオード、
MC1〜MC4 メモリセル、
MUX、 MUX10〜MUX17、MUX20〜MUX216895 マルチプレクサ、
LB001〜LB004 ローカル・ビット線、
BL00〜BL1168957 ビット、
CD0〜CD116895 共通データ線、
RW0〜RW16895 読み書き回路、
SA センスアンプ、
WD 書換えドライバ、
100 P型シリコン基板、
101 Pウェル領域、
103 ポリシリコン層、
104 N+拡散層領域、
105 素子分離用の酸化物、
201〜204、211〜214、500〜501 タングステン層、
600 相間絶縁膜、
301、302、303、304 コンタクト、
400 PNダイオードのP層、
401 PNダイオードのN層、
402 カルコゲナイド材料層、
SA センスアンプ、
PCC プリチャージ回路、
CCL クロスカップル型ラッチアンプ、
RG 伝達ゲート、
DLEQ データ線イコライズ信号、
CSP、CSN 共通ソース線、
RGE1、RGE2 伝達ゲート起動信号、
VDD 電源電圧、
VPP 昇圧電圧、
VDR 基準電圧、
VSS 接地電圧、
VREF 参照電圧、
VBIAS0、VBIAS1 バイアス電圧、
MN70、MN71、MN72、MN73 NMOSトランジスタ、
MP700、MP701、MP710、MP711、MP710、MP722、MP723、MP724、MP725、MP726 PMOSトランジスタ、
INT_EN 初期化起動信号、
IV700、IV730〜733 インバータ回路、
Icell、Iint、Iset、Irst メモリセル電流、
SET_EN セット起動信号、
ND70、ND71、ND720、ND721、ND730〜ND733 二入力NAND回路、
INIT_EN 初期化起動信号、
SET_EN セット起動信号、
RST_EN、RST_EN0〜RST_EN3 リセット起動信号、
IN1、IN2 初期化コマンド信号、
CA1、CA2 カラム・アドレス、
RA1、RA2、RA3 ロウ・アドレス、
PRG1、PRG2 書き込みコマンド信号、
RD1、RD2 読み出しコマンド信号、
IV720、IV721 インバータ回路、
AE アドレス変換回路、
AEL アドレス変換論理回路、
INIT 初期化モード信号、
TEST テストモード信号、
NORM 通常動作モード信号、
RLS1、RLS2 メモリ層使用可否確認コマンド信号、
RLS メモリ層確認モード信号、
RID デバイスID読み出しコマンド信号、
NVCTL 不揮発メモリ制御チップ、
SBUS システム・バス、
NR730 四入力NOR回路、
PAD_V0〜PAD_V3 パッド
VGEN チップ内部電源発生回路
VSEL 電圧選択回路。
Claims (23)
- 第1層に設けられ、電流により記憶情報が書き込まれる第1記憶素子を有する第1メモリセルと、
前記第1層の上方に形成された第2層に設けられ、電流により記憶情報が書き込まれる第2記憶素子を有する第2メモリセルと、
前記第1層を選択するための第1層選択信号又は前記第2層を選択するための第2層選択信号を出力するための第1アドレス・デコーダと、
前記第1メモリセルに第1記憶情報を書き込む際に前記第1メモリセルに第1電流を供給し、前記第2メモリセルに前記第1記憶情報を書き込む際に前記第2メモリセルに前記第1電流とは異なる大きさの第2電流を供給するための書き換えドライバとを有し
前記書き換えドライバは、前記第1層選択信号及び前記第2層選択信号に応じて、前記第1電流及び前記第2電流の大きさを制御することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記書き換えドライバは、前記第1メモリセル又は前記第2メモリセルに第1記憶情報を書き込むための第1カレントミラー回路と、前記第1カレントミラー回路に電圧を供給するための第1トランジスタ及び第2トランジスタをさらに有し、
前記第2トランジスタのゲート幅は、前記第1トランジスタのゲート幅よりも大きく、
前記第1トランジスタは、前記第1電流を流す場合及び前記第2電流を流す場合の両方において、前記第1層選択信号及び前記第2層選択信号に依らずにオン状態であり、
前記第2トランジスタは、前記第1電流を流す場合はオフ状態となり、前記第2電流を流す場合はオン状態となるように、前記第2電流によって制御されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記書き換えドライバは、前記第1メモリセル又は前記第2メモリセルに第1記憶情報を書き込むための第1カレントミラー回路と、前記第1カレントミラー回路に電圧を供給するための第1トランジスタ及び第2トランジスタをさらに有し、
前記第2トランジスタのゲート幅は、前記第1トランジスタのゲート幅よりも大きく、
前記第1トランジスタは、前記第1電流を流す場合はオン状態となり、前記第2電流を流す場合はオフ状態となるように、前記第1層選択信号によって制御され、
前記第2トランジスタは、前記第1電流を流す場合はオフ状態となり、前記第2電流を流す場合はオン状態となるように、前記第2層選択信号によって制御されることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第2層の上方に形成され、電流により記憶情報が書き込まれる第3記憶素子を有する第3メモリセルをさらに有し、
前記第2電流は、前記第1電流よりも大きく、
前記第3メモリセルに前記第1記憶情報を書き込む際に前記第3メモリセルに流れる第3電流は、前記第2電流よりも大きいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記書き換えドライバは、前記第1メモリセル又は前記第2メモリセルに前記第1記憶情報とは異なる第2記憶情報を書き込むための第2カレントミラー回路と、前記第1メモリセル又は前記第2メモリセルを初期化するための第3カレントミラー回路とをさらに有し、
前記第2カレントミラー回路が前記第1メモリセルに流す電流と前記第2メモリセルに流す電流とは等しく、
前記第3カレントミラー回路が前記第1メモリセルに流す電流と前記第2メモリセルに流す電流とは等しいことを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1層に設けられ、前記第1メモリセルに接続される第1ビット線と、
前記第2層に設けられ、前記第2メモリセルに接続される第2ビット線と、
前記第1メモリセル及び前記第2メモリセルに接続される第1ワード線とをさらに有し、
前記第1メモリセルは、前記第1ワード線から前記第1記憶素子を経由して前記第1ビット線に至る向きに電流を流すための第1整流素子をさらに有し、
前記第2メモリセルは、前記第1ワード線から前記第2記憶素子を経由して前記第2ビット線に至る向きに電流を流すための第2整流素子をさらに有することを特徴とする半導体装置。 - 請求項1記載の半導体装置において、
前記第1層又は前記第2層の一方を選択するための第1アドレス信号を、前記第1層又は第2層の他方を選択するための第2アドレス信号に変換するためのアドレス変換回路と、
前記第1アドレス信号と前記アドレス変換回路から出力された前記第2アドレス信号のうちいずれか一方を選択するためのマルチプレクサをさらに有し、
前記第1アドレス・デコーダは、前記マルチプレクサが選択したアドレス信号に応じて前記第1層選択信号又は前記第2層選択信号を出力することを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
前記マルチプレクサは、前記第1層又は前記第2層の一方が使用可能ではなく、かつ前記第1層又は前記第2層の他方が使用可能な場合に、前記第2アドレス信号を選択することを特徴とする半導体装置。 - 請求項7記載の半導体装置において、
不揮発のメモリをさらに有し、
前記メモリには、前記第1層及び前記第2層が、使用可能か否かの情報が書き込まれることを特徴とする半導体装置。 - 第1層に設けられる第1ビット線と、
前記第1層の上方に形成された第2層に設けられる第2ビット線と、
前記第1ビット線及び前記第2ビット線と交差する第1ワード線及び第2ワード線と、
前記第1ビット線と前記第1ワード線の交点に設けられ、電流により記憶情報が書き込まれる第1記憶素子と、前記第1ワード線から前記第1記憶素子を経由して前記第1ビット線に至る向きに電流を流すための第1整流素子とを有する第1メモリセルと、
前記第1ビット線と前記第2ワード線の交点に設けられ、電流により記憶情報が書き込まれれる第2記憶素子と、前記第2ワード線から前記第2記憶素子を経由して前記第1ビット線に至る向きに電流を流すための第2整流素子とを有する第2メモリセルと、
前記第2ビット線と前記第1ワード線の交点に設けられ、電流により記憶情報を書き込む第3記憶素子と、前記第1ワード線から前記第3記憶素子を経由して前記第2ビット線に至る向きに電流を流すための第3整流素子とを有する第3メモリセルと、
前記第2ビット線と前記第2ワード線の交点に設けられ、電流により記憶情報が書き込まれる第4記憶素子と、前記第2ワード線から前記第4記憶素子を経由して前記第2ビット線に至る向きに電流を流すための第4整流素子とを有する第4メモリセルとを有し、
前記第1又は第2メモリセルを初期化する場合は、前記第1又は第2メモリセルに第1電圧が供給され、
前記第3又は第4メモリセルを初期化する場合は、前記第3又は第4メモリセルに前記第1電圧とは異なる第2電圧が供給されることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1電圧及び前記第2電圧は、前記半導体装置の外部より供給されることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1層を選択するための第1層選択信号又は前記第2層を選択するための第2層選択信号を出力するための第1アドレス・デコーダと、
前記第1層選択信号に応じて、前記第1メモリセル又は前記第2メモリセルに前記第1電圧を供給し、前記第2層選択信号に応じて、前記第3メモリセル又は前記第4メモリセル前記第2電圧を供給するための電源選択回路とをさらに有することを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1、第2、第3又は第4メモリセルに記憶情報を書き込むための書き換えドライバをさらに有し、
前記第1電圧又は前記第2電圧は、前記書き換えドライバに供給されることを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1又は第2メモリセルに記憶情報を書き込むために前記第1又は第2メモリセルに供給される電圧と、前記第3又は第4メモリセルに記憶情報を書き込むために前記第3又は第4メモリセルに供給される電圧とは等しく、
前記第1又は第2メモリセルから記憶情報を読み出すために前記第1又は第2メモリセルに供給される電圧と、前記第3又は第4メモリセルから記憶情報を読み出すために前記第3又は第4メモリセルに供給される電圧とは等しいことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第2層の上方に形成される第3層に設けられる第3ビット線と、
前記第3ビット線と前記第1ワード線の交点に設けられ、電流により記憶情報が書き込まれる第5記憶素子と、前記第1ワード線から前記第5記憶素子を経由して前記第5ビット線に至る向きに電流を流すための第5整流素子とを有する第5メモリセルと、
前記第3ビット線と前記第2ワード線の交点に設けられ、電流により記憶情報が書き込まれる第6記憶素子と、前記第2ワード線から前記第6記憶素子を経由して前記第6ビット線に至る向きに電流を流すための第6整流素子とを有する第6メモリセルとをさらに有し、
前記第2電圧は、前記第1電圧よりも大きく、
前記第5又は第6メモリセルを初期化するために前記第5又は第6メモリセルに供給される第3電圧は、前記第2電圧よりも大きいことを特徴とする半導体装置。 - 請求項10記載の半導体装置において、
前記第1層又は前記第2層の一方を選択するための第1アドレス信号を前記第1層又は第2層の他方を選択するための第2アドレス信号に変換するためのアドレス変換回路と、
前記第1アドレス信号と前記アドレス変化回路の出力した前記第2アドレス信号のうちいずれか一方を選択するためのマルチプレクサをさらに有し、
前記第1アドレス・デコーダは、前記マルチプレクサが選択したアドレス信号に応じて前記第1層選択信号又は前記第2層選択信号を出力することを特徴とする半導体装置。 - 請求項16記載の半導体装置において、
前記マルチプレクサは、前記第1層が使用可能ではなく、かつ前記第2層が使用可能な場合に、前記第2アドレス信号を選択することを特徴とする半導体装置。 - 請求項16記載の半導体装置において、
不揮発のメモリをさらに有し、
前記メモリには、前記第1層及び前記第2層が、使用可能か否かの情報が書き込まれることを特徴とする半導体装置。 - 第1層に設けられ、電流により記憶情報を書き込む第1記憶素子を有する第1メモリセルと、
前記第1層の上方に形成された第2層に設けられ、電流により記憶情報を書き込む第2記憶素子を有する第2メモリセルと、
前記第1層又は前記第2層のいずれか一方を選択するための第1アドレス信号を前記第1層又は第2層の他方を選択するための第2アドレス信号に変換するためのアドレス変換回路と、
前記第1アドレス信号と前記アドレス変換回路の出力した前記第2アドレス信号のうちいずれか一方を選択するためのマルチプレクサと、
前記マルチプレクサが選択した信号に応じて、前記第1層を選択する第1層選択信号又は前記第2層を選択する第2層選択信号を発生するための第1アドレス・デコーダとを有することを特徴とする半導体装置。 - 請求項19記載の半導体装置において、
前記マルチプレクサは、前記第1層又は前記第2層のいずれか一方が使用可能ではなく、かつ前記第1層又は前記第2層の他方が使用可能な場合に、前記第2アドレス信号を選択することを特徴とする半導体装置。 - 請求項19記載の半導体装置において、
不揮発のメモリをさらに有し、
前記メモリには、前記第1層及び前記第2層が、使用可能か否かの情報が書き込まれることを特徴とする半導体装置。 - 請求項19記載の半導体装置において、
前記第1層に設けられ、前記第1メモリセルに接続される第1ビット線と、
前記第2層に設けられ、前記第2メモリセルに接続される第2ビット線と、
前記第1メモリセル及び前記第2メモリセルに接続される第1ワード線とをさらに有し、
前記第1メモリセルは、前記第1ワード線から前記第1記憶素子を経由して前記第1ビット線に至る向きに電流を流すための第1整流素子をさらに有し、
前記第2メモリセルは、前記第1ワード線から前記第2記憶素子を経由して前記第2ビット線に至る向きに電流を流すための第2整流素子をさらに有することを特徴とする半導体装置。 - 請求項1から22のいずれか一つに記載の半導体装置において、
前記第1記憶素子及び前記第2記憶素子は、相変化素子であることを特徴とする半導体装置。
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