KR20030070525A

KR20030070525A - 반도체 메모리

Info

Publication number: KR20030070525A
Application number: KR1020020066032A
Authority: KR
Inventors: 노로고우이치
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2002-02-25
Filing date: 2002-10-29
Publication date: 2003-08-30
Also published as: DE60225416D1; EP1341182A3; TWI269296B; JP3936599B2; EP1341182A2; US6862204B2; US20030161174A1; JP2003249628A; KR100823795B1; EP1341182B1; CN1441497A; CN1306614C

Abstract

본 발명은 가변 용량 커패시터로 구성된 메모리 셀을 갖는 반도체 메모리에 있어서, 데이터의 판독 마진을 향상시키는 것을 목적으로 한다.

복수의 메모리 셀 어레이는 가변 용량 커패시터로 구성된 메모리 셀과 비트선을 구비하고 있으며, 서로 다른 타이밍에 동작한다. 각 메모리 셀 어레이의 비트선은 접속 배선에 의해 다른 메모리 셀 어레이의 비트선에 접속되어 있다. 이 때문에, 비트선의 실제의 용량은 접속 배선의 용량 및 다른 메모리 셀 어레이의 비트선의 용량을 더한 값이 된다. 따라서, 메모리 셀로부터 데이터를 판독할 때, 용량 분할에 의한 비트선의 전압 변화량을 크게 할 수 있다. 이 결과, 판독 마진의 저하를 방지할 수 있어, 반도체 메모리의 제조 수율 저하를 방지할 수 있다. 또한, 비트선의 전압 변화량이 커지기 때문에, 데이터의 판독 시간을 단축할 수 있다.

Description

반도체 메모리{SEMICONDUCTOR MEMORY}

본 발명은 가변 용량 커패시터로 구성된 메모리 셀을 구비하는 반도체 메모리에 있어서, 데이터를 확실하게 판독하는 기술에 관한 것이다.

최근, DRAM의 고속성과 플래시 메모리·EEPROM의 불휘발성을 겸비한 반도체 메모리로서, 강유전체 메모리가 개발되고 있다. 강유전체 메모리의 메모리 셀은 예컨대, 강유전체 커패시터와, 강유전체 커패시터의 일단을 비트선에 접속하는 전송 트랜지스터를 구비하고 있다. 강유전체 커패시터의 타단은 플레이트선에 접속되어 있다. 강유전체 메모리는 강유전체 커패시터를 가변 용량 커패시터로서 동작시켜, 강유전체 커패시터에의 인가 전압을 제로로 하더라도 잔류 분극이 남는 것을 이용함으로써, 전원이 공급되지 않더라도 데이터를 유지할 수 있다.

강유전체 메모리의 판독 동작은, 전송 트랜지스터를 온으로 하여, 메모리 셀을 비트선에 접속한 상태에서, 플레이트선의 레벨을 소정 기간 하이 레벨로 변화시켜 실행된다. 비트선은 판독 동작 전에 접지 전압으로 프리차지된다. 플레이트선의 레벨 변화에 의해, 강유전체 커패시터의 분극 전하는 변화된다. 분극 전하의 변화로 생긴 전하는 비트선의 용량과 강유전체 커패시터의 용량으로 재분배된다(용량 분할의 작용). 그리고, 판독 동작에 의해 변화된 비트선의 전압과 참조 전압과의 전압차가 감지 앰프(S/A)에 의해 증폭되어, 데이터가 판독된다.

전술한 바와 같이, 강유전체 메모리에서는 강유전체 커패시터와 비트선 용량의 용량 분할을 이용하여 데이터를 판독한다. 강유전체 커패시터의 용량은 DRAM의 메모리 셀에 형성되는 커패시터의 용량에 비해서 상당히 크다. 따라서, 비트선의 길이가 짧고, 비트선의 용량이 작으면, 용량 분할에 의한 비트선의 전압 변화량은 작아진다. 이 결과, 비트선의 전압과 참조 전압의 전압차는 작아져, 감지 앰프에서의 판독 마진이 작아진다. 또한, 비트선의 전압과 참조 전압과의 전압차가 작으면, 감지 앰프에서의 증폭 시간이 증가하기 때문에, 판독 사이클은 길어지게 된다.

최근, 신용카드 등의 IC 카드의 인증용으로서, 소용량의 강유전체 메모리가 요구되고 있다. 이런 유형의 강유전체 메모리에서는 메모리 셀 어레이가 작기 때문에 비트선의 길이가 특히 짧다. 이 결과, 판독 마진은 더욱 작아지는 경향에 있다.

일반적으로, 반도체 제품은 웨이퍼 상에서의 칩의 위치, 제조 로트 내에서의 웨이퍼의 위치 및 제조 로트에 의존하여 칩의 특성이 변동된다. 따라서, 판독 마진의 감소는 수율의 저하를 초래한다. 또한, 수율의 저하에 의해 제조 비용이 증가한다.

본 발명의 목적은 반도체 메모리의 판독 동작을 확실하게 행하는 데에 있다. 특히, 가변 용량 커패시터로 구성된 메모리 셀을 구비하여 기억 용량이 작은 반도체 메모리에 있어서, 데이터의 판독 마진을 향상시키는 데에 있다.

도 1은 본 발명의 제1 실시예를 도시하는 블럭도.

도 2는 도 1에 도시한 메모리 셀 어레이의 상세한 회로도.

도 3은 본 발명의 제2 실시예를 도시하는 블럭도.

도 4는 본 발명의 제3 실시예를 도시하는 블럭도.

도 5는 도 4의 접속 배선의 주요부를 상세히 도시하는 배치도.

도 6은 본 발명의 제4 실시예의 주요부를 도시하는 배치도.

도 7은 본 발명의 제5 실시예를 도시하는 블럭도.

도 8은 도 7의 교차부를 상세히 도시하는 설명도.

도 9는 본 발명의 제6 실시예를 도시하는 블럭도.

도 10은 본 발명의 제7 실시예를 도시하는 블럭도.

도 11은 본 발명의 제8 실시예를 도시하는 블럭도.

도 12는 본 발명의 제9 실시예를 도시하는 블럭도.

도 13은 본 발명의 제10 실시예를 도시하는 블럭도.

도 14는 본 발명의 제11 실시예를 도시하는 블럭도.

도 15는 본 발명의 제12 실시예를 도시하는 블럭도.

도 16은 본 발명의 제13 실시예를 도시하는 블럭도.

도 17은 본 발명의 제14 실시예를 도시하는 블럭도.

도 18은 본 발명의 제15 실시예를 도시하는 블럭도.

<도면의 주요부분에 대한 부호의 설명>

ALY : 메모리 셀 어레이

BL, /BL : 비트선, 비트선 쌍

BUS : 데이터 버스선

CL : 칼럼 스위치

CRA, CRB : 교차부

CW : 접속 배선

CWP : 돌출 배선

L1 : 제1 금속 배선층

L2 : 제2 금속 배선층

L3 : 제3 금속 배선층

MC : 강유전체 메모리 셀

PD : 플레이트 드라이버

PL : 플레이트선

SA : 센스 앰프

SW : 스위치 회로

WA : 배선 영역

WD : 워드선 드라이버

WL : 워드선

제1항의 반도체 메모리에서는, 복수의 메모리 셀 어레이는 서로 다른 타이밍에 동작한다. 각 메모리 셀 어레이는 가변 용량 커패시터로 구성된 메모리 셀과, 메모리 셀에 대하여 데이터를 입출력하는 비트선을 구비하고 있다. 각 메모리 셀 어레이의 비트선은 접속 배선에 의해 다른 메모리 셀 어레이의 비트선에 접속되어 있다. 따라서, 각 메모리 셀 어레이에 있어서, 비트선의 실제 용량은 접속 배선의 용량 및 다른 메모리 셀 어레이의 비트선의 용량을 더한 값이 된다. 따라서, 가변 용량 커패시터와 비트선 용량의 용량 분할을 이용하여 메모리 셀로부터 데이터를 판독할 때, 용량 분할에 의한 비트선의 전압 변화량을 크게 할 수 있다. 이 결과, 메모리 셀 어레이가 작고, 메모리 셀 어레이 내의 비트선이 짧은 경우에도, 판독 마진의 저하를 방지할 수 있어, 반도체 메모리의 제조 수율이 저하되는 것을 방지할 수 있다. 또한, 비트선의 전압 변화량이 커지기 때문에, 데이터의 판독 시간을 단축할 수 있다.

청구항 2의 반도체 메모리에서는, 접속 배선은 메모리 셀 어레이에 각각 접속되어 있는 부접속 배선으로 구성되어 있다. 부접속 배선은 판독 동작 시에 온으로 하고 기록 동작 시에 오프로 하는 스위칭 회로를 통해 접속되어 있다. 따라서, 기록 동작 시에, 메모리 셀 어레이 사이에서 비트선의 접속은 해제되어, 동작하는 메모리 셀 어레이의 비트선 용량은 작아진다. 따라서, 데이터의 기록 시간을 단축할 수 있다. 즉, 판독 사이클의 단축뿐만 아니라, 기록 사이클도 단축 가능하다.

청구항 3의 반도체 메모리에서는, 접속 배선은 비트선과 동일한 배선층을 사용하여 형성되어 있다. 배선층을 늘리는 일없이 접속 배선을 형성할 수 있기 때문에, 반도체 메모리의 제조 시에 사용하는 포토 마스크의 매수는 증가하지 않는다.또한, 배선층의 증가에 의한 제조 수율의 저하는 없다. 즉, 접속 배선의 형성에 의한 제조 비용의 상승을 최소한으로 억제할 수 있다.

청구항 4의 반도체 메모리에서는, 접속 배선은 메모리 셀 어레이에 인접하는 영역에 형성되어 있다. 이 때문에, 접속 배선의 배치 설계 및 배치 검증을 용이하게 할 수 있다.

청구항 5의 반도체 메모리에서는, 접속 배선의 적어도 일부는 비트선의 배선층과 다른 배선층을 사용하여 형성되어 있다. 이 때문에, 접속 배선의 배치의 자유도가 향상되어, 메모리 셀 어레이 및 접속 배선의 배치 면적을 최소한으로 할 수 있다. 예컨대, 접속 배선을 메모리 셀 어레이 상에 형성함으로써, 칩 크기를 작게 할 수 있다.

청구항 6의 반도체 메모리에서는, 비트선 중 2라인씩을 쌍으로 하여, 상보의 비트선 쌍이 구성되어 있다. 각 비트선 쌍의 비트선에 각각 접속되는 접속 배선의 길이는 서로 같게 되어 있다. 이 때문에, 각 비트선 쌍에 있어서, 비트선에 부가되는 접속 배선의 배선 용량 및 배선 저항을 같게 할 수 있어, 판독 특성 및 기록 특성을 같게 할 수 있다.

청구항 7의 반도체 메모리에서는, 접속 배선의 적어도 2라인은 배선 경로를 서로 교차시키는 교차부를 갖고 있다. 교차부를 형성함으로써, 각 접속 배선에 있어서, 인접하는 접속 배선 사이의 기생 용량을, 인접하는 접속 배선을 통하여 전달되는 신호 레벨에 상관없이 같게 할 수 있다. 이 결과, 비트선에 전달되는 데이터의 판독 특성 및 기록 특성을 같게 할 수 있다.

청구항 8의 반도체 메모리에서는, 소정의 전압이 공급되는 실드선이 접속 배선이 형성되는 배선 영역에 인접하여 형성되어 있다. 실드선은 예컨대, 접지선 또는 전원선에 접속되어 있다. 이 때문에, 배선 영역의 끝에 위치하는 접속 배선이, 인접하는 신호선의 영향을 받는 것을 방지할 수 있다. 즉, 접속 배선의 노이즈 내성을 향상시킬 수 있다.

청구항 9의 반도체 메모리에서는, 데이터 버스선은 데이터를 비트선에 전달한다. 칼럼 스위치는 메모리 셀 어레이에 공유되어 있고, 데이터 버스선을 소정의 비트선에 접속한다. 칼럼 스위치를 공유로 함으로써 칩 크기를 작게 할 수 있어, 제조 수율을 향상시킬 수 있다. 이 결과, 제조 비용을 삭감할 수 있다.

청구항 10의 반도체 메모리에서는, 감지 앰프는 메모리 셀 어레이에 공유되어 있으며, 비트선 상에 전달되는 데이터를 증폭한다. 감지 앰프를 공유로 함으로써 칩 크기를 작게 할 수 있으며, 제조 수율을 향상시킬 수 있다. 이 결과, 제조 비용을 삭감할 수 있다.

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은 본 발명의 반도체 메모리의 제1 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 3 및 청구항 4에 대응하고 있다. 이 반도체 메모리는 실리콘 기판 상에 CMOS 프로세스를 사용하여 강유전체 메모리로서 형성되어 있다. 강유전체 메모리는 2 k비트의 기억 용량을 갖고 있고, 예컨대, IC 카드에 탑재되는 인증 칩으로서 사용된다.

강유전체 메모리는 2개의 메모리 셀 어레이(ALY)와, 2개의 메모리 셀 어레이의 비트선(BL, /BL)을 서로 접속하는 접속 배선(CW)과, 메모리 셀 어레이(ALY)에 각각 대응하는 워드 드라이버(WD), 플레이트 드라이버(PD), 감지 앰프(SA), 칼럼 스위치(CL)와, 데이터 버스선(BUS)을 구비하고 있다.

접속 배선(CW)의 배선 영역(WA)은 메모리 셀 어레이(ALY)에 인접하여 형성되어 있다. 접속 배선(CW)은 비트선(BL, /BL)과 동일한 제2 금속 배선층을 사용하여 형성되어 있다. 제2 금속 배선층은 금속 배선층 중 반도체 기판에서부터 2번째의 금속 배선층이다. 접속 배선(CW)을 비트선(BL, /BL)과 동일한 제2 금속 배선층으로 형성하기 때문에, 접속 배선(CW)의 형성에 의해, 제조 시에 사용하는 포토 마스크의 매수가 늘어나는 일은 없다.

접속 배선(CW)은 메모리 셀 어레이(ALY)와는 별도의 영역에, 제2 금속 배선층만을 사용하여 배선된다. 이 때문에, 접속 배선(CW)의 배치 설계 및 배치 검증은 용이하게 된다.

감지 앰프(SA) 및 칼럼 스위치(CL)는 비트선 쌍(BL, /BL)을 통해 각각 메모리 셀 어레이(ALY)에 접속되어 있다.

2개의 메모리 셀 어레이(ALY)는 다른 타이밍에 동작한다. 즉, 메모리 셀 어레이(ALY)는 동시에 동작하지 않는다. 한쪽의 메모리 셀 어레이(ALY)의 비트선(BL)(또는 /BL)에 데이터가 전달되고 있을 때에, 다른 쪽의 메모리 셀 어레이(ALY)의 비트선(BL)(또는 /BL)에 데이터는 전달되지 않는다.

도 2는 도 1에 도시한 메모리 셀 어레이(ALY)를 상세히 나타내고 있다.

메모리 셀 어레이(ALY)는 매트릭스형으로 배치된 복수의 강유전체 메모리셀(MC)을 구비하고 있다. 메모리 셀(MC)은 강유전체 커패시터와, 강유전체 커패시터의 일단을 비트선(BL)(또는 /BL)에 접속하는 전송 트랜지스터를 구비하고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 비트선(BL, /BL)은 상보의 비트선 쌍으로서 동작한다.

워드선(WL)은 도 1에 도시한 워드 드라이버(WD)에 접속되어 있으며, 워드 드라이버(WD)가 생성하는 워드선 전압을 메모리 셀(MC)에 공급한다. 플레이트선(PL)은 도 1에 도시한 플레이트 드라이버(PD)에 접속되어 있으며, 플레이트 드라이버(PD)가 생성하는 플레이트선 전압을 메모리 셀(MC)에 공급한다.

판독 동작에서는, 비트선을 접지 전압으로 프리차지한 후, 워드선(WL)을 고레벨로 한 상태에서, 플레이트선(PL)에 고레벨의 펄스 신호가 공급된다. 그리고, 상보의 비트선 쌍(BL, /BL) 중 한쪽의 비트선에 데이터가 전달되어, 이 비트선의 전압이 변화된다. 다른 쪽의 비트선은 접지 전압으로 프리차지되고 있으며, 참조 비트선으로서 동작한다. 도 1에 도시한 감지 앰프(SA)는 비트선과 참조 비트선의 전압차를 증폭함으로써, 메모리 셀(MC)에 기억되어 있는 데이터를 판독한다.

이 실시예에서는, 다른 메모리 셀 어레이(ALY)의 비트선(BL, /BL)은 접속 배선(CW)를 통해 서로 접속되어 있다. 이 때문에, 각 메모리 어레이(ALY)의 비트선(BL, /BL)의 용량은 2개의 메모리 어레이(ALY)의 비트선(BL, /BL)의 용량에 접속 배선(CW)의 용량을 부가한 값이 된다. 강유전체 커패시터의 용량에 대한 비트선(BL)(또는 /BL)의 용량은 종래에 비해서 커진다. 이 결과, 판독 동작 시에, 메모리 셀(MC)에서 비트선(BL)(또는 /BL)으로 판독되는 판독 데이터의 신호량(비트선쌍(BL, /BL)의 전압차)은 커진다. 즉, 판독 마진이 향상된다. 또한, 비트선 쌍(BL, /BL)의 전압차가 커지기 때문에, 감지 앰프(SA)는 비트선(BL, /BL)을 단시간에 소정 전압차로 증폭할 수 있다. 이 결과, 판독 동작 시간은 단축된다.

이상, 본 실시예에서는, 2개의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)을, 접속 배선(CW)을 통해 서로 접속했기 때문에, 판독 동작 시에 비트선(BL)(또는 /BL)의 전압의 변화량을 크게 할 수 있다. 이 결과, 판독 마진을 향상시킬 수 있고, 강유전체 메모리의 제조 수율을 향상시킬 수 있다. 또한, 비트선(BL, /BL)의 전압의 변화량이 커지기 때문에, 데이터의 판독 시간을 단축할 수 있다. 특히, 메모리 셀 어레이(ALY)가 작고, 각 메모리 셀 어레이(ALY) 내의 비트선(BL, /BL)이 짧은 경우에 유효하다.

접속 배선(CW)을, 비트선(BL, /BL)과 동일한 제2 금속 배선층을 사용하여 형성했기 때문에, 접속 배선(CW)의 형성에 의해 배선층이 증가하는 것을 방지할 수 있다. 즉, 접속 배선의 형성에 의한 제조 비용의 상승을 최소한으로 억제할 수 있다.

접속 배선(CW)을, 메모리 셀 어레이에 인접하는 영역에 형성했기 때문에, 접속 배선(CW)의 배치 설계 및 배치 검증을 용이하게 할 수 있다. 예컨대, 본 발명은 이미 개발이 끝난 강유전체 메모리에 접속 배선(CW)을 추가하여, 판독 마진을 향상하는 경우에 유효하다. 또한, 시스템 LSI에 내장되는 강유전체 메모리 코어의 기억 용량에 따라서 접속 배선(CW)을 추가하는 경우에 유효하다.

워드 드라이버(WD) 및 플레이트 드라이버(PD)를 2개의 메모리 셀어레이(ALY) 사이에 배치했다. 이 때문에, 접속 배선(CW)의 배선 길이를 길게 할 수 있고, 비트선(BL, /BL)의 용량치를 증가할 수 있다. 이 결과, 더욱 판독 마진을 향상할 수 있다.

도 3은 본 발명의 반도체 메모리의 제2 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5 및 청구항 6에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 각 메모리 셀 어레이(ALY)의 양측에 워드 디코더(WD) 및 플레이트 디코더(PD)가 형성되어 있다. 또한, 접속 배선(CW)은 메모리 셀 어레이(ALY) 상에, 도면의 가로 방향을 따라서 배선되어 있다. 비트선(BL, /BL)은 제2 금속 배선층을 사용하여 형성되고, 접속 배선(CW)은 제2 금속 배선층 위의 제3 금속 배선층을 사용하여 형성되고 있다. 바꾸어 말하면, 접속 배선(CW)을 비트선(BL, /BL)과 상이한 배선층으로 형성하기 때문에, 접속 배선(CW)은 메모리 셀 어레이(ALY) 상에 형성할 수 있게 된다. 접속 배선(CW)의 배선 영역을 메모리 셀 어레이(ALY)의 외측에 형성할 필요가 없기 때문에, 강유전체 메모리의 칩 크기는 제1 실시예에 비해서 작아진다.

접속 배선(CW)은 메모리 셀 어레이(ALY)의 동일한 위치의 비트선(BL, /BL)과 서로 접속하고 있다. 이 때문에, 접속 배선(CW)의 배선 길이는 모두 동일하게 된다. 각 메모리 셀 어레이(ALY) 내에서, 비트선(BL, /BL)의 길이는 모두 동일하다. 따라서, 각 메모리 셀 어레이(ALY)에 있어서, 비트선(BL, /BL)에 부가되는 용량은모두 동일하게 된다. 즉, 모든 비트선(BL, /BL)의 판독 특성 및 기록 특성은 동일하게 된다.

이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 접속 배선(CW)을 비트선(BL, /BL)과 상이한 제3 금속 배선층으로 형성했다. 이 때문에, 접속 배선(CW)을 메모리 셀 어레이(ALY) 상에 형성할 수 있어, 칩 크기를 작게 할 수 있다.

접속 배선(CW)의 배선 길이를 모두 동일하게 했기 때문에, 각 메모리 셀 어레이(ALY)에 있어서, 비트선(BL, /BL)에 부가되는 용량을 같게 할 수 있다. 이 결과, 판독 특성 및 기록 특성을 같게 할 수 있다.

도 4는 본 발명의 반도체 메모리의 제3 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5 및 청구항 6에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 접속 배선(CW)은 비트선(BL, /BL)과 동일한 제2 금속 배선층(L2)과, 제2 금속 배선층(L2) 위의 제3 금속 배선층(L3)을 사용하여 형성되어 있다. 접속 배선(CW)의 배선 영역(WA)은 메모리 셀 어레이(ALY)에 인접하여 형성되어 있다. 일부의 접속 배선(CW)의 각부(角部)에는, 비트선(BL, /BL)의 연장 방향으로 돌출되는 돌출 배선(CWP)이 형성되어 있다. 돌출 배선(CWP)에 의해, 각 비트선 쌍(BL, /BL)마다 접속 배선(CW)의 배선 길이 및 배선 용량은 각각 같게 되고 있다. 접속 배선(CW)을 제외한 구성은 제1 실시예와 동일하다.

도 5는 도 4의 접속 배선(CW)의 주요부를 상세히 나타내고 있다.

비트선(BL)(또는 /BL)에 직접 접속되어 있는 접속 배선(CW)(도면의 세로 방향으로 연장)은 비트선(BL, /BL)과 동일한 제2 금속 배선층(L2)으로 형성되어 있다. 각 비트선 쌍(BL, /BL)마다, 제2 금속 배선층(L2)의 접속 배선(CW)의 배선 길이는 동일하다. 메모리 셀 어레이(ALY)에 각각 대응하는 제2 금속 배선층(L2)의 접속 배선(CW)은 제3 금속 배선층(L3)을 통해 서로 접속되어 있다. 제2 및 제3 금속 배선층(L2, L3)은 접촉 홀에 의해 접속되어 있다.

이 실시예에서도, 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 접속 배선(CW)의 배치의 자유도를 향상시킬 수 있다. 이 결과, 비트선 쌍(BL, /BL)마다 접속 배선(CW)의 배선 길이를 모두 동일하게 하는 경우에도 접속 배선(CW)의 배선 영역(WA)의 배치 면적을 최소한으로 할 수 있다.

도 6은 본 발명의 반도체 메모리의 제4 실시예의 주요부를 상세히 나타내고 있다. 이 실시예는 청구항 1, 청구항 5 및 청구항 6항에 대응하고 있다. 제1 및 제3 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 접속 배선(CW)은 제1, 제2 및 제3 금속 배선층(L1, L2, L3)을 사용하여 형성되어 있다. 이 때문에, 제3 실시예의 돌출 배선(CWP)을 형성하지 않고, 비트선 쌍(BL, /BL)마다 접속 배선(CW)의 배선 길이를 모두 동일하게 할 수 있다. 그 밖의 구성은 제3 실시예(도 4)와 동일하다.

이 실시예에서도, 전술한 제1 및 제3 실시예와 동일한 효과를 얻을 수 있다.

도 7은 본 발명의 반도체 메모리의 제5 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5 및 청구항 7에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 메모리 셀 어레이(ALY) 상에 있어서, 비트선 쌍(BL, /BL)의 비트선(BL, /BL)을 서로 교차시키는 교차부(CRA)가 형성되어 있다. 교차부(CRA)는 1개 걸러 1개의 비트선 쌍(BL, /BL)에 형성되어 있다. 배선 영역(WA) 상에 있어서, 비트선 쌍(BL, /BL)에 대응하는 2라인의 접속 배선(CW)을 서로 교차시키는 교차부(CRB)가 형성되어 있다. 교차부(CRB)는 교차부(CRA)를 갖지 않는 비트선 쌍(BL, /BL)에 대응하여 형성되어 있다. 즉, 각 비트선 쌍(BL, /BL)은 비트선 트위스트 구조를 갖고 있다. 그 밖의 구성은 제1 실시예와 동일하다.

도 8은 비트선 쌍(BL, /BL) 및 접속 배선(CW)에 각각 형성되는 교차부(CRA, CRB)를 상세히 도시하는 설명도이다. 여기서는 설명을 알기 쉽게 하기 위해, 배선 영역(WA) 상의 접속 배선(CW)도, 비트선(BL)(실선) 또는 비트선(/BL)(파선)으로서 나타내고 있다.

배선 영역(WA)을 포함하는 비트선(BL, /BL)은 각각 길이(L)로 4등분되어 있다. 또한, 메모리 셀 어레이(ALY) 상의 비트선 쌍(BL, /BL)의 1개 걸러서, 비트선(BL, /BL)의 끝에서부터 길이(L)의 위치에 교차부(CRA)가 형성되어 있다. 배선 영역(WA) 상에서, 교차부(CRA)를 갖지 않는 비트선 쌍(BL, /BL)의 중앙에 교차부(CRB)가 형성되어 있다. 즉, 2개의 교차부(CRA)를 갖는 비트선 쌍(BL, /BL)과,하나의 교차부(CRB)를 갖는 비트선 쌍(BL, /BL)이 교대로 배선되어 있다.

이 실시예에서는, 예컨대, 비트선(BL1)과, 비트선(BL0, /BL0, BL2, /BL2)이 인접하는 길이는 모두 L이 된다. 마찬가지로, 비트선(/BL1)과, 비트선(BL0, /BL0, BL2, /BL2)이 인접하는 길이는 모두 L이 된다. 이 때문에, 비트선 쌍(BL1,/BL1)에 있어서, 비트선(BL1, /BL1)과, 인접하는 비트선(BL0, /BL0, BL2, /BL2) 사이에 발생하는 기생 용량은 각각 같아진다(C1+C6+C3+C4=C5+C2+C3+C8).

이 결과, 비트선(BL1, /BL1)의 용량은 인접하는 비트선(BL0, /BL0, BL2, /BL2)을 통하여 전달되는 신호 레벨에 상관없이 항상 같아진다. 다른 비트선 쌍(BL, /BL)에 관해서도, 인접하는 비트선(BL, /BL)과의 사이에 발생하는 용량은 같아진다. 따라서, 비트선(BL, /BL)에 전달되는 데이터의 판독 특성 및 기록 특성은 같아진다.

이 실시예에서도, 전술한 제1 실시예와 동일한 효과를 얻을 수 있다. 또한, 이 실시예에서는, 각 비트선 쌍(BL, /BL)에 교차부(CRA) 또는 교차부(CRB)를 형성했다. 이 때문에, 메모리 셀 어레이(ALY)의 비트선 쌍(BL, /BL)을 접속 배선(CW)을 통해 접속한 경우에도 비트선(BL, /BL)에 전달되는 데이터의 판독 특성 및 기록 특성을 같게 할 수 있다.

도 9는 본 발명의 반도체 메모리의 제6 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5, 청구항 6 및 청구항 7에 대응하고 있다. 제1, 제2 및 제5 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제2 실시예(도 3)의 접속 배선(CW)에 교차부(CRB)가 형성되어 있다. 그 밖의 구성은 제2 실시예와 동일하다. 즉, 1개 걸러 1개의 비트선 쌍(BL, /BL)에 대응하는 접속 배선(CW)에 교차부(CRB)가 형성되어 있다. 특별히 도시하지는 않지만, 각 메모리 셀 어레이(ALY)에는 1개 걸러 1개의 비트선 쌍(BL, /BL)에 교차부(도 3의 CRA)가 형성되어 있다.

이 실시예에서도, 전술한 제1, 제2 및 제5 실시예와 동일한 효과를 얻을 수 있다.

도 10은 본 발명의 반도체 메모리의 제7 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5 내지 청구항 8에 대응하고 있다. 제1 및 제5 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제5 실시예(도 7)의 배선 영역(WA)의 외측과, 메모리 셀 어레이(ALY)의 끝에, 접속 배선(CW) 및 비트선(BL, /BL)을 따라서 실드선(도면의 일점 쇄선)이 형성되어 있다. 실드선은 접지선(GND)에 접속되어 있다. 그 밖의 구성은 제5 실시예와 동일하다.

이 실시예에서도, 전술한 제1 및 제5 실시예와 동일한 효과를 얻을 수 있다. 또한, 접지선(GND)에 접속된 실드선을 배선 영역(WA)의 외측에 형성했기 때문에, 배선 영역(WA)의 끝에 위치하는 접속 배선(CW)이, 인접하는 신호선의 영향을 받는 것을 방지할 수 있다. 즉, 접속 배선(CW)의 노이즈 내성을 향상시킬 수 있다.

도 11은 본 발명의 반도체 메모리의 제8 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5, 청구항 6, 청구항 9 및 청구항 10에 대응하고 있다. 제1 및 제2 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명은 생략한다.

이 실시예에서는, 감지 앰프(SA), 칼럼 스위치(CL)는 2개의 메모리 셀 어레이(ALY)에 공유되어 있다. 즉, 감지 앰프(SA)는 도면 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 칼럼 스위치(CL)는 도면 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다.

감지 앰프(SA)는 접속 배선(CW)을 통해 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되고, 칼럼 스위치(CL)는 접속 배선(CW)을 통해 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 바꾸어 말하면, 2개의 메모리 셀 어레이의 비트선(BL, /BL)은 접속 배선(CW)을 통해 서로 접속되어 있기 때문에, 감지 앰프(SA) 및 칼럼 스위치(CL)를 2개의 메모리 셀 어레이로 용이하게 공유할 수 있다. 데이터 버스선(BUS)은 칼럼 스위치(CL)를 통해 비트선(BL, /BL)에 접속되어 있다. 그 밖의 구성은 제2 실시예와 동일하다.

이 실시예에서도, 전술한 제1 및 제2 실시예와 동일한 효과를 얻을 수 있다. 또한, 감지 앰프(SA) 및 칼럼 스위치(CL)를 2개의 메모리 셀 어레이(ALY)에서 공유했기 때문에, 강유전체 메모리의 칩 크기를 작게 할 수 있어, 제조 수율을 향상시킬 수 있다. 이 결과, 제조 비용을 삭감할 수 있다.

도 12는 본 발명의 반도체 메모리의 제9 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 3, 청구항 4, 청구항 8 내지 청구항 10에 대응하고 있다. 제1실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예(도 1)의 배선 영역(WA)의 외측과, 메모리 셀 어레이(ALY)의 끝에, 접속 배선(CW) 및 비트선(BL, /BL)을 따라서 실드선(도면의 일점 쇄선)이 형성되어 있다. 실드선은 전원선(VCC)에 접속되어 있다. 또한, 감지 앰프(SA), 칼럼 스위치(CL)는 제8 실시예(도 11)와 마찬가지로, 2개의 메모리 셀 어레이(ALY)에 공유되어 있다. 즉, 감지 앰프(SA)는 도면 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 칼럼 스위치(CL)는 도면 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 그 밖의 구성은 제1 실시예와 동일하다.

이 실시예에서도, 전술한 제1, 제7 및 제8 실시예와 동일한 효과를 얻을 수 있다.

도 13은 본 발명의 반도체 메모리의 제10 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5, 청구항 9 및 청구항 10에 대응하고 있다. 제1 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 강유전체 메모리는 4개의 메모리 셀 어레이(ALY)를 구비하고 있다. 메모리 셀 어레이(ALY)의 비트선(BL, /BL)은 접속 배선(CW)을 통해 서로 접속되어 있다. 접속 배선(CW)은 메모리 셀 어레이(ALY)에 인접하는 배선 영역(WA)에 형성되어 있다. 또한, 감지 앰프(SA), 칼럼 스위치(CL)는 제8 실시예(도 11)와마찬가지로, 4개의 메모리 셀 어레이(ALY)에 공유되어 있다. 즉, 감지 앰프(SA)는 도면 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 칼럼 스위치(CL)는 도면 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 그 밖의 구성은 제1 실시예와 동일하다.

이 실시예에서도, 전술한 제1 및 제8 실시예와 동일한 효과를 얻을 수 있다.

도 14는 본 발명의 반도체 메모리의 제11 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 5, 청구항 6, 청구항 9 및 청구항 10에 대응하고 있다. 제1 및 제2 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 강유전체 메모리는 4개의 메모리 셀 어레이(ALY)를 구비하고 있다. 메모리 셀 어레이(ALY)의 비트선(BL, /BL)은 메모리 셀 어레이(ALY) 상에 형성된 접속 배선(CW)을 통해 서로 접속되어 있다. 또한, 감지 앰프(SA), 칼럼 스위치(CL)는 제8 실시예(도 11)와 마찬가지로, 4개의 메모리 셀 어레이(ALY)에 공유되어 있다. 즉, 감지 앰프(SA)는 도면 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 칼럼 스위치(CL)는 도면 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속되어 있다. 그 밖의 구성은 제1 및 제2 실시예와 동일하다.

이 실시예에서도, 전술한 제1, 제2 및 제8 실시예와 동일한 효과를 얻을 수 있다.

도 15는 본 발명의 반도체 메모리의 제12 실시예를 나타내고 있다. 이 실시예는 청구항 1 내지 청구항 4, 청구항 8에 대응하고 있다. 제1 및 제9 실시예에서설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제1 실시예(도 1)에, 제9 실시예(도 12)와 동일한 실드선이 형성되어 있다. 또한, 배선 영역(WA)에는, 도면 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속된 부접속 배선(SLCW)과, 도면 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속된 부접속 배선(SRCW)이 형성되어 있다. 부접속 배선(SLCW, SRCW)은 스위치 회로(SW)를 통해 서로 접속되어 있다. 그 밖의 구성은 제1 실시예와 동일하다.

스위치 회로(SW)는 부접속 배선(SLCW, SRCW)을 각각 접속하는 복수의 CMOS 전달 게이트를 구비하고 있다. CMOS 전달 게이트는 기록 동작 시에 고레벨로 변화되는 기록 신호(WR)를 받아 오프로 한다. 즉, 2개의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)은 기록 동작 시에 절단되어, 기록 동작 이외(즉, 판독 동작시)에 접속된다. 기록 동작 시의 비트선(BL, /BL)의 용량은 판독 동작시의 비트선(BL, /BL)의 용량보다 작아진다. 이 때문에, 기록 시간은 줄어든다.

이 실시예에서도, 전술한 제1 및 제7 실시예와 동일한 효과를 얻을 수 있다. 또한, 판독 사이클의 단축뿐만 아니라, 기록 사이클도 단축할 수 있다.

도 16은 본 발명의 반도체 메모리의 제13 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 5 및 청구항 6에 대응하고 있다. 제1, 제3 및 제12 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제3 실시예(도 4)에, 제12 실시예(도 15)와 동일한 스위치 회로(SW)가 형성되어 있다. 즉, 배선 영역(WA)에는, 도면 좌측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속된 부접속 배선(SLCW)과, 도면 우측의 메모리 셀 어레이(ALY)의 비트선(BL, /BL)에 접속된 부접속 배선(SRCW)이 형성되어 있다. 그 밖의 구성은 제3 실시예와 동일하다.

이 실시예에서도, 전술한 제1, 제3 및 제12 실시예와 동일한 효과를 얻을 수 있다.

도 17은 본 발명의 반도체 메모리의 제14 실시예를 나타내고 있다. 이 실시예는 청구항 1, 청구항 2, 청구항 5 내지 청구항 8에 대응하고 있다. 제1, 제5, 제7 및 제12 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제7 실시예(도 10)에, 제12 실시예(도 15)와 동일한 스위치 회로(SW)가 형성되어 있다. 그 밖의 구성은 제7 실시예와 동일하다.

이 실시예에서도, 전술한 제1, 제5, 제7 및 제12 실시예와 동일한 효과를 얻을 수 있다.

도 18은 본 발명의 반도체 메모리의 제15 실시예를 나타내고 있다. 이 실시예는, 청구항 1 내지 청구항 4, 청구항 8 및 청구항 10에 대응하고 있다. 제1, 제9 및 제12 실시예에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 부여하며, 이들에 관한 상세한 설명을 생략한다.

이 실시예에서는, 제12 실시예(도 15)에서 감지 앰프(SA)가 하나 삭제되어구성되어 있다. 그 밖의 구성은 제12 실시예와 동일하다. 이 실시예에서는, 감지 앰프(SA)는 도면 좌측의 메모리 셀 어레이(ALY)에 인접하여 형성되어 있다. 감지 앰프(SA)는 판독 동작 시에만 데이터를 증폭한다. 메모리 셀 어레이(ALY)의 비트선(BL, /BL)과 데이터 버스선(BUS)은 칼럼 스위치(CL)를 통해 각각 접속되어 있다.

이 실시예에서는, 스위치 회로(SW)가 온이 되는 판독 동작 시에, 메모리 셀 어레이(ALY)의 한쪽으로부터 판독된 데이터는 감지 앰프(SA)에서 증폭된 후, 대응하는 칼럼 스위치(CL)를 통해 데이터 버스선(BUS)에 출력된다. 스위치 회로(SW)가 오프가 되는 기록 동작 시에, 기록 데이터는 기록 동작을 실행하는 메모리 셀 어레이(ALY)에 대응하는 칼럼 스위치(CL)를 통해 공급된다.

이 실시예에서도, 전술한 제1, 제7 및 제9 실시예와 동일한 효과를 얻을 수 있다.

한편, 전술한 실시예에서는, 본 발명을 강유전체 메모리에 적용한 예에 관해서 설명했다. 본 발명은 이러한 실시예에만 한정되는 것은 아니다. 예컨대, 본 발명을, 메모리 셀이 가변 용량으로 구성되는 다른 반도체 메모리에 적용하더라도 좋다.

이상의 실시예에 있어서 설명한 발명을 정리하여, 부기로서 개시한다.

(부기 1) 가변 용량 커패시터로 구성된 메모리 셀과, 상기 메모리 셀에 대하여 데이터를 입출력하는 비트선을 구비하며, 다른 타이밍에 동작하는 복수 개의 메모리 셀 어레이와,

상기 메모리 셀 어레이 사이에서의 상기 비트선을 서로 접속하기 위한 접속 배선을 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 2) 부기 1에 기재한 반도체 메모리에 있어서,

상기 접속 배선은 상기 메모리 셀 어레이에 각각 접속되어 있는 부접속 배선으로 구성되고,

상기 부접속 배선은 판독 동작 시에 온으로 하고 기록 동작 시에 오프로 하는 스위칭 회로를 통해 접속되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 3) 부기 1에 기재한 반도체 메모리에 있어서,

상기 접속 배선은 비트선과 동일한 배선층을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 4) 부기 3에 기재한 반도체 메모리에 있어서,

상기 접속 배선은 상기 메모리 셀 어레이에 인접하는 영역에 형성되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 5) 부기 1에 기재한 반도체 메모리에 있어서,

상기 접속 배선의 적어도 일부는 상기 비트선의 배선층과 상이한 배선층을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 6) 부기 5에 기재한 반도체 메모리에 있어서,

상기 접속 배선은 상기 메모리 셀 어레이 상에 형성되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 7) 부기 1에 기재한 반도체 메모리에 있어서,

상기 비트선 2라인씩으로 상보의 비트선 쌍이 구성되어 있고,

상기 각 비트선 쌍의 비트선에 각각 접속되는 상기 접속 배선의 길이는 서로 같은 것을 특징으로 하는 반도체 메모리.

(부기 8) 부기 1에 기재한 반도체 메모리에 있어서,

상기 접속 배선의 적어도 2라인은 배선 경로를 서로 교체시키는 교차부를 갖고 있는 것을 특징으로 하는 반도체 메모리.

(부기 9) 부기 8에 기재한 반도체 메모리에 있어서,

상기 교차부를 갖는 2라인의 상기 접속 배선은 상기 비트선 쌍을 구성하는 상기 비트선에 각각 접속되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 10) 부기 1에 기재한 반도체 메모리에 있어서,

상기 접속 배선이 형성되는 배선 영역에 인접하여, 소정의 전압이 공급되는 실드선을 구비하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 11) 부기 9에 기재한 반도체 메모리에 있어서,

상기 실드선은 접지선에 접속되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 12) 부기 9에 기재한 반도체 메모리에 있어서,

상기 실드선은 전원선에 접속되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 13) 부기 1에 기재한 반도체 메모리에 있어서,

데이터를 상기 비트선에 전달하는 데이터 버스선과,

상기 메모리 셀 어레이에 공유되어, 상기 데이터 버스선을 소정의 상기 비트선에 접속하는 칼럼 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.

(부기 14) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀 어레이에 공유되어, 상기 비트선 상에 전달되는 데이터를 증폭하는 감지 앰프를 구비하고 있는 것을 특징으로 하는 반도체 메모리.

(부기 15) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀을 상기 비트선에 접속하는 워드선과,

상기 워드선에 소정의 전압을 공급하는 워드 드라이버를 구비하고,

상기 워드 드라이버는 상기 메모리 셀 어레이 사이에 배치되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 16) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀에 접속되어 있는 플레이트선과,

상기 플레이트선에 소정의 전압을 공급하는 플레이트 드라이버를 구비하고,

상기 플레이트 드라이버는 상기 메모리 셀 어레이 사이에 배치되어 있는 것을 특징으로 하는 반도체 메모리.

(부기 17) 부기 1에 기재한 반도체 메모리에 있어서,

상기 메모리 셀 어레이는 상기 비트선 쌍의 하나 걸러서, 상기 비트선 쌍을 구성하는 상기 비트선의 배선 경로를 서로 교체시키는 교차부를 지니고,

상기 접속 배선 중, 상기 교차부가 없는 상기 비트선 쌍에 대응하는 2라인의 접속 배선은 배선 경로를 서로 교체시키는 교차부를 갖고 있는 것을 특징으로 하는반도체 메모리.

부기 13의 반도체 메모리에서는, 워드선의 신호 레벨에 따라서, 메모리 셀과 비트선이 접속된다. 워드 드라이버는 워드선에 소정의 전압을 공급한다. 워드 드라이버는 메모리 셀 어레이 사이에 배치되어 있기 때문에, 접속 배선의 배선 길이는 길어지고, 비트선의 용량치를 증가할 수 있다. 이 결과, 더욱 판독 마진을 향상시킬 수 있다.

부기 16의 반도체 메모리에서는, 플레이트선은 메모리 셀에 접속되어 있다. 플레이트 드라이버는 플레이트선에 소정의 전압을 공급한다. 플레이트 드라이버는 메모리 셀 어레이 사이에 배치되어 있기 때문에, 접속 배선의 배선 길이가 길어져, 비트선의 용량치를 증가시킬 수 있다. 이 결과, 더욱 판독 마진을 향상시킬 수 있다.

이상, 본 발명에 대해 상세히 설명하여 왔지만, 상기한 실시예 및 그 변형예는 발명의 일례에 지나지 않으며, 본 발명은 이것에만 한정되는 것은 아니다. 본 발명을 일탈하지 않는 범위에서 변형이 가능한 것은 분명하다.

청구항 1의 반도체 메모리에서는, 가변 용량 커패시터와 비트선 용량의 용량 분할을 이용하여 메모리 셀로부터 데이터를 판독할 때, 용량 분할에 의한 비트선의 전압의 변화량을 크게 할 수 있다. 이 결과, 메모리 셀 어레이가 작고 메모리 셀 어레이 내의 비트선이 짧은 경우에도, 판독 마진의 저하를 방지할 수 있어, 반도체 메모리의 제조 수율이 저하하는 것을 방지할 수 있다. 또한, 비트선의 전압 변화량이 커지기 때문에, 데이터의 판독 시간을 단축할 수 있다.

청구항 2의 반도체 메모리에서는, 판독 사이클의 단축뿐만 아니라, 기록 사이클도 단축 가능하다.

청구항 3의 반도체 메모리에서는, 반도체 메모리의 제조 시에 사용하는 포토 마스크의 매수가 증가하는 것을 방지할 수 있어, 배선층의 증가에 의한 제조 수율의 저하를 방지할 수 있다.

청구항 4의 반도체 메모리에서는, 접속 배선의 배치 설계 및 배치 검증을 용이하게 할 수 있다.

청구항 5의 반도체 메모리에서는, 접속 배선의 배치의 자유도가 향상되어, 메모리 셀 어레이 및 접속 배선의 배치 면적을 최소한으로 할 수 있다.

청구항 6의 반도체 메모리에서는, 각 비트선 쌍에 있어서, 비트선에 부가되는 접속 배선의 배선 용량 및 배선 저항을 같게 할 수 있어, 판독 특성 및 기록 특성을 같게 할 수 있다.

청구항 7의 반도체 메모리에서는, 각 접속 배선에 있어서, 인접하는 접속 배선 사이의 기생 용량을, 인접하는 접속 배선을 통해서 전달되는 신호 레벨에 상관없이 같게 할 수 있다. 이 결과, 비트선에 전달되는 데이터의 판독 특성 및 기록 특성을 같게 할 수 있다.

청구항 8의 반도체 메모리에서는, 배선 영역의 끝에 위치하는 접속 배선이, 인접하는 신호선의 영향을 받는 것을 방지할 수 있어, 접속 배선의 노이즈 내성을 향상시킬 수 있다.

청구항 9와 청구항 10의 반도체 메모리에서는, 칩 크기를 작게 할 수 있어, 제조 수율을 향상시킬 수 있다. 이 결과, 제조 비용을 삭감할 수 있다.

Claims

가변 용량 커패시터로 구성된 메모리 셀과, 상기 메모리 셀에 대하여 데이터를 입출력하는 비트선을 구비하며, 다른 타이밍에 동작하는 복수 개의 메모리 셀 어레이와,

상기 메모리 셀 어레이 사이에서의 상기 비트선을 서로 접속하기 위한 접속 배선을 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 접속 배선은 상기 메모리 셀 어레이에 각각 접속되어 있는 부접속 배선으로 구성되고,

상기 부접속 배선은 판독 동작 시에 온으로 하고 기록 동작 시에 오프로 하는 스위칭 회로를 통해 접속되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 접속 배선은 비트선과 동일한 배선층을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 메모리.
제3항에 있어서, 상기 접속 배선은 상기 메모리 셀 어레이에 인접하는 영역에 형성되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 접속 배선의 적어도 일부는 상기 비트선의 배선층과상이한 배선층을 사용하여 형성되어 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 비트선 2라인씩으로 상보의 비트선 쌍이 구성되어 있고,

상기 각 비트선 쌍의 비트선에 각각 접속되는 상기 접속 배선의 길이는 서로 동일한 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 접속 배선의 적어도 2라인은 배선 경로를 서로 교체시키는 교차부를 갖고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 접속 배선이 형성되는 배선 영역에 인접하여, 소정의 전압이 공급되는 실드선을 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 데이터를 상기 비트선에 전달하는 데이터 버스선과,

상기 메모리 셀 어레이에 공유되어, 상기 데이터 버스선을 소정의 상기 비트선에 접속하는 칼럼 스위치를 구비하는 것을 특징으로 하는 반도체 메모리.
제1항에 있어서, 상기 메모리 셀 어레이에 공유되어, 상기 비트선 상에 전달되는 데이터를 증폭하는 감지 앰프를 구비하고 있는 것을 특징으로 하는 반도체 메모리.