JPH0378189A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体記憶装置（以トメモリと呼ぶ）に関し
、特にそのメモリの読み出し信号に関するものである。

〔従来の技術〕

第３図は従来のメモリにバスを接続した構成図で１図に
おいて、メモリＡの内部に、デコーダ１から出力するワ
ード線４を、メモリセル２ａにつなき、メモリセル２ａ
を介して、メモリセル２ｂにつなぎ、以下同様にメモリ
セル２ｎまでつなぐ。デコーダ１は２つの入力端子に接
続され、その一方はアドレスを入力するための届入力端
子５、他方は読み出し信号を入力するためのリード入力
端子６である。メモリセル２ａ、２ｂ、・・・、２ｎは
データを出力のみあるいは入出力するためのデータ入出
力端子７ａ、７ｂ、・・・、７ｎに各々接続される。

制御回路Ｂはアドレスを出力する肛出力端子９゜読み出
し信号を出力するＲｅａｄ出力端子１０、データ入出力
端子１１ａ、ｌｌｂ、・・・、１１ｎがメモリＡの各端
子に接続されており、各々、ＡＤ入力端子５、リード入
力端子６、データ入出力端子７ａ、７ｂ、・・・、７ｎ
につながる。ざらに、制御回路ＢはメモリＡの端子以外
に接続する外部端子を備え、各々２種の外部システムに
接続し、一種めのシステムに対して、読み出し信号を入
力するためのリード１入力端子１３、アドレスを入力す
るためのＡＤ１入力端子１４、データを出力のみあるい
は入出力するためのデータ１人出力端子１５を接続し、
２種めのシステムに対して、読み出し信号を入力するた
めのリード線２人刃端子１６、アドレスを入力するため
のＡＩ）２入力端子１７、データを出力のみあるいは入
出力するためのデータ２人出力端子１８を接続する。な
お、上記の２種システムはまったく非同期でよい。

次に動作について説明する。メモリＡの各メモリセル２
ａ、２ｂ、・・・、２ｎは、データのストアーを行なう
。いま、予め各メモリセル２ａ、２ｂ、・・・、２ｎは
データを格納していると仮定する。

制御回路Ｂは２種のシステムからのリードアクセスの調
停を行なう。まず、一方のシステムから第４図における
リード１信号ａをリード１入力端子１３へ、他方のシス
テムから、やや遅く′″Ｌ＃に落ちるリード２信号すを
リード２入力端子１６へ各々人力する。この時、同時に
両システムからアドレスを各々ＡＤ１入力端子１４、Ａ
Ｄ２入力端子１７へ入力する。制御回路Ｂはリード１信
号ａとリード２信号すの調停を行ない、リード出力端子
１０にはリード信号Ｃを出力する。

このリード信号ＣはメモリＡの端子であるリード入力端
子６に入力され、同時にアドレスが沖入力端子５に入力
され、さらに、この２つの信号はメモリＡの内部のデコ
ーダ１に入力される。このデコーダ１から信号がワード
線４に伝わり、この信号により、メモリセル２ａ、２ｂ
、・・・、２ｎにストアされているデータか出力され、
このデータがメモリＡの端子であるデータ入出力端子７
ａ、７ｂ、・・・、７ｎへ出力される。

データ入出力端子７ａ、７ｂ　、・・・、７ｎへ出力さ
れたデータを制御回路Ｂの端子であるデータ入出力端子
１１ａ、ｌｌｂ、・・・、１１ｎを介して制御回路Ｂに
入力される。

制御回路Ｂの入出力端子のデータ１人出力端子１５゜デ
ータ２人出力端子１８には各々、第４図におけるデータ
バスｄ上に現れる出力データｅ、出力データｆのタイミ
ングで出力される。

〔発明が解決しようとする課題〕

従来の半導体記憶装置は以上のように構成されていたの
で、２種のシステムから非同期に、ストアしているデー
タを読み出すとき、半導体記憶装置におけるデコーダに
与える読み出し信号幅を、データを読み出せる時間より
マージンを持たせなければならないといった問題点があ
った。

この発明は上記のような問題点を解消するためになされ
たもので、半導体記憶装置を制御回路を介して読み出す
場合において、読み出し信号幅を。

読み出すデータの確定する幅とほぼ近い幅にするための
制御信号を発生できる半導体記憶装置を得ることを目的
とする。

〔課題を解決するための手段〕

この発明に係る半導体記憶装置は、内部において、ワー
ド線毎にダミーセルを設け、ワード線がＯＮになるとダ
ミーセル出力がＯＮとなるようにし、またこのダミーセ
ルは他の同じワード線上のメモリセルに比べて、デコー
ダより最も遠い位置に配置するようにしたものである。

〔作用〕

この発明における半導体記憶装置は、各ワード線毎にデ
コーダから最も遠い位置にダミーセルを設け、ワード線
がＯＮＫ　ｆＸるとダミーセル出力がＯＮとなるように
することにより、このダミーセル出力を半導体記憶装置
外部の制御回路に入力し、制御信号として活用できる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、メモリＡの内部に、デコーダ１から出力す
るワード線４をメモリセル２ａにつなぎ、メモリセル２
ａを介してメモリセル２ｂにつなぎ、以下同様にメモリ
セル２ｎまでつなぎ、さらにメモリセル２ｎを通過する
ワード線４にダミーセル３をつなぐ。デコーダ１は２つ
の入力端子に接続され、その一方はアドレスを入力する
ための沖入力端子５、他方は読み出し信号を入力するた
めのリード入力端子６である。メモリセル２ａ、２ｂ、
・・・２ｎおよびダミーセル３は、各々、データを出力
のみあるいは入出力するためのデータ入出力端子７ａ、
７ｂ、・・・、７ｎ、ダミーセル出力端子（８）が接続
される。

第２図はダミーセル（３）の内部の一実施例を示した回
路図で、図において、ＰＭＯＳトランジスタ２２のソー
ス側は電源１９につなぎ、ドレイン側は、ソース側を！
ｌｌ１５ｔ１９につないだＰＭＯＳトランジスタ２４の
ドレイン側につながり、ざらにｐＭＯＳトランジスタ２
３のゲートに入力される。ｐＭＯｓ　トランジスタ２３
のソース側は電源１９に、ドレイン側は、電源１９をソ
ース側につないだ９ＭＯ８トランジスタ２１のドレイン
側につながり、ざらに９ＭＯ８ｌ−ランジスタ２４のゲ
ートに入力される。ｐＭｏＳトランジスタ２１　、２２
　　には共にプリチャージ信号２９がゲートへ入力され
る。ｐＭＯＳトランジスタ２１のドレイン側はｎＭＯｓ
　　トランジスタ２５のドレイン側さらに、インバータ
２７へ入力される。ｎＭＯｓ　　トランジスタ２５のゲ
ートにはワード線４が入力され、このソース側は、電源
１９をゲートに入力し、ソース側のグランド２０につな
いだｎＭＯｓ　　トランジスタ２６のソース側につなぐ
。インバータ２７の出力はダミーセル出力２８となる。

このダミーセル出力２８が第１図のダミーセル出力端子
８につながる。再び第１図に戻る。制御回路Ｂはアドレ
スを出力するＤ出力端子９、読み出し信号を出力するリ
ード出力端子１０、データ入出力端子１１ａ、１１ｂ、
・・・、ｌｌｎ、およびダミーセル信号入力端子１２が
、メモリＡの各端子に接続されており、各々、Ｄ入力端
子５、リード入力端子６、データ入出力端子７ａ、７ｂ
、・・・、７ｎおよびダミーセル出力端子８につながる
。さらに、制御回路ＢはメモＩＪ　Ａの端子以外に接続
する外部端子を備え、各々２種の外部システムに接続し
、一種めのシステムに対して、読み出し信号を入力する
ためのリード１入力端子１３、アドレスを入力するため
のＡＤ１入力端子１４、データを出力のみあるいは入出
力するためのデータ１人出力端子１５を接続し、２種め
のシステムに対して、読み出し信号を入力するためのリ
ード２入力端子１６、アドレスを入力するためのＡＤ２
入力端子１７、データを出力のみあるいは入出力するた
めのデータ２人出力端子１８を接続する。なお上記の２
種システムはまったく非同期でよい。

次に動作について説明する。

第２図におけるダミーセル出力２８は、ワード線４が′
Ｈ傘でなければ、常に４Ｌ＃である。

メモリセ件２ａ、２ｂ、・・・、２ｎはデータのストア
を行なう。いま、予め各メモリセル２ａ、２ｂ、・・・
、２ｎは、データを格納していると仮定する。

制御回路Ｂは２種のシステムのリードアクセス調停を行
なう。まず、一方のシステムから第４図１におけるリー
ドｌ信号ａをリード１入力端子１３へ、他方のシステム
から、やや遅＜４Ｌ＃に落ちるり−ド２信号すをリード
２入力端子１６へ各々入力する。

この時、同時に両システムからアドレスを各々ＡＤ１入
力端子１４、ＡＤ２入力端子１７へ入力する。制御回路
Ｂは、リード１信号ａとリード２信号すの調停を行ない
、リード出力端子１０にリード信号Ｃを出力する。

このリード信号Ｃは、メモリＡの端子であるリード入力
端子６に入力され、同時にアドレスが、届入力端子５に
入力され、さらに、この２つの信号はメモリＡの内部の
デコーダ１に入力される。

デコーダ１からワード線４に信号が伝わり、この信号が
１Ｌ＃から′″Ｈｅに立ち上がる。この信号変化によっ
てメモリセル２ａ、２ｂ、・・・、２ｎにストアされて
いるデータが出力され、このデータかメモリＡの端子で
あるデータ入出力端子７ａ、７ｂ、・・・、７ｎへ出力
される。この時、同時に第２図におけるｎＭＯｓ　トラ
ンジスタ２５が４Ｌ夕を出力することで、ダミーセル出
力２８は１Ｈ＃に立ち上がり、第１図におけるダミーセ
ル出力端子８に出力される。ダミーセル８は、デコーダ
１から見て、各メモリセル２ａ、２ｂ。

・・・、２ｎよりも遠い。したがって、ダミーセル出−
力端子８に４Ｈ＃が出力される時、各Ｄａｔａ出力端子
７ａ、７ｂ、・・・、７ｎに出力されるデータは確定し
ている筈である。このダミーセル出力２８はデータ砕定
信号であるから、これを制御回路Ｂに利用して、第４図
におけるリード信号Ｃを制御すれば、リード信号の跣み
出し幅にマージンを考える必要がなく、幅を狭めること
が可能となる。

データ入出力端子７ａ、７ｂ、・・・７ｎへ出力された
データを制御回路Ｂの端子であるデータ入出力端子１１
ａ、ｌｌｂ、・・・、　ｌｌｎ　　を介して制御回路Ｂ
に入力される。同時に、ダミーセル信号入力端子１２か
ら上記のダミーセル信号を入力する。制御回路Ｂにおけ
るデータ１人出力端子１５、データ２人出力端子１８に
は、各々、第４図におけるデータバスｄ上に現れる出力
データｅ、出力データｆのタイミングで出力される。

〔発明の効果〕

以上のようにこの発明によれば、半導体記憶装置に各ワ
ード線毎にデコーダから見て他のメモリセルより遠い位
置にダミーセルを配置し、このダミーセル出力が通常Ｏ
ＦＦでワード線がＯＮとなったときＯＮとなるようにし
たので、この信号を読み出し信号幅制御に利用でき読み
出しスピードの改善ができるという効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置を示
す構成図、第２図は第１図のダミーセル（３）の構成回
路図、第３図は従来の半導体記憶装置を示す構成図、第
４図はタイミング説明図である。 図において、Ａ・・・メモリ、Ｂ・・・制御回路、１・
・・デコーダ、　２ａ、２ｂ、・・・、２ｎ・・・メモ
リセル、３・・・ダミーセル、４・・・ワード線、５・
・・ＡＤ入力端子、６・・・リード入力端子、７ａ、７
ｂ、・・・、７ｎ・・・データ入出力端子、８・・・ダ
ミーセル出力端子、９・・・ＡＤ出力端子、１０・・・
リード出力端子、ｌｌａ、ｌｌｂ、・・・、１１ｎ・・
・データ入出力端子、１２・・・ダミーセル信号入力端
子、１３・・・リード１入力端子、１４・・・ＡＤ１入
力端子、１５・・・データ１人出力端子、１６・・・リ
ード２入力端子、１７・・・ＡＤ２入力端子、１８・・
・データ２人出力端子、１９・・・電源、２０・・・グ
ランド、２１〜２４・・・ｐ　ＭＯＳトランジスタ、２
５．２６・・・ｎＭＯｓ　トランジスタ、２７・・・イ
ンバータ、２８・・・ダミーセル出力、２９・・・プリ
チャージ信号、ａ・・・リード１信号、ｂ・・・リード
２信号、Ｃ・・・リード信号、ｄ・・・データバス、ｅ
、ｆ・・・出力データ、ｔ・・・内部信号幅。 なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　デコーダにつながる各ワード線毎に、メモリセルより
   もデコーダから遠い位置にダミーセルを配置し、このダ
   ミーセルの出力信号を通常ＯＦＦとし、ワード線がＯＮ
   となったときのみＯＮとなるようにし、ダミーセル出力
   を外部に出力する端子を設けたことを特徴とする半導体
   記憶装置。