JPH031282A

JPH031282A - 中央処理装置

Info

Publication number: JPH031282A
Application number: JP1136311A
Authority: JP
Inventors: Kazuo Nakamura; 和夫中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1989-05-30
Filing date: 1989-05-30
Publication date: 1991-01-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はコンピュータシステムの中央処理装置、即ちマ
イクロプロセッサに関し、特に描画処理に適した中央処
理装置に関する。

（従来の技術）コンピュータシステムによるデータ処理においては、−
船釣に、ある条件が「真」であれば変数ｐに値ａを加算
し、ある条件が「偽」であれば変敗ｐに値すを加算する
という処理が行われることが多い。

たとえば、第７図は「コンピュータ・グラフィックス（
日本コンピュータ協会）」の第４４５頁に記載されてい
る線分の描画プログラムの一例を示している。このアル
ゴリズムはｒ　Ｂ　ｒｅｓｅｎｈａｍＪのアルゴリズム
と称されている。

このプログラムは右上がりの線分を描画する例であるが
、Ｂ　ｒｅｓｅｎｈａ−のアルゴリズムではＸ軸の座標
を増加しつつＹ軸の座標を増加すべきか否かを判定し、
その結果に応じて描画点の座標を計算する。

第８図は実際の描画の状態を示す模式図である。

いま、線分ｌ上の現在の描画点Ｐｏに対して次に描画す
べき点、即ち点ｐｏから“ｌ”だけＸ座標値が増加した
描画点のＹ座標値を、点Ｐ。のＹ座標値と同一とするか
（点ＰＩ’）、“１″増加させるか（Ｐ＋“）を判定す
る必要がある。

ご助処理は、第２図に示したプログラムでは第１８行〜
第２３行に相当する。このプログラムの例では、値ｄが
負であるか否かが判定条件であり、値ｄが負である場合
は値ｄに１ｎｃｒ　ｌが加算され、値ｙには“Ｏ”が加
算される。

また、値ｄが正または０“である場合は値ｙに“１１が
加えられ、値ｄには１ｎｃｒ　２が加算される。

そして、得られた座標値の描画位置に“ＷＲＩＴＥ１１
１ＸεＬ”という処理プログラムにより点が描画される
。この処理は第７図に示したプログラムの第１６行目の
ＷＩＩＩＬＩ！”文により値“ｘｅｎｄ’に対応する回
数反復される。

なお、第７図に示されているプログラムの内、第１行〜
第１５行は各変数を初期化するための処理であり、描画
処理とは直接の関係がないのでここでは説明は省略する
。

以上を要約すると、従来の＋１ｉｉｉ処理においては、
第７図に示したプログラムの第１８行〜第２３行の如く
、参照されるオペランド（変数）が条件によって変わる
という処理が頻繁に実行されるということである。

第９図は上述の処理を実行するための従来の計算機の中
央処ｒｇ！装置の一構成例を示すブロック図である。

図中、■はレジスタ群１であり、ＲＯ−Ｒ１５の１６個
のレジスタにて構成されている。

２は演算手段としての演算ユニット（ＡＬＵ）であり、
レジスタ群ｌとは第１オペランドバス８及び第２オペラ
ンドバス９で接続されている。Ａｌｔ１２は第１オペラ
ンドバス８及び第２オペランドバス９を介してレジスタ
群１から与えられる二つのオペランドについて演算を実
行し、その結果をデスティネーションバス１０へ出力す
る。

デスティネーションバス１０はレジスタ群１及びサイン
フラグ記憶器３に接続されている。

サインフラグ記憶器３は、ＡＬｔ１２による演算結果が
負であるか否かを検出し、負である場合に“ｌ”を、負
でない場合に０″をサインフラグとして記憶する。

４は制御部であり、ランダムロジックあるいはマイクロ
プログラムにより構成されている。なお、サインフラグ
記憶器３の出力はこの制御部４に与えられている。

５．６．７はそれぞれデコーダである。各デコーダ５．
６．７は制御部４からレジスタポインタとして出力され
る制御信号ＡＲＰＯ〜＾ＲＰ３．　ＢＲＰＯ〜ＢＲＰ３
．　Ｃ１ｌ［’０〜ＣＲＰ３をそれぞれデコードする。

デコーダ５によるデコード結果は、レジスタ群１から第
１オペランドバス８へ値を出力するレジスタを選択する
ための選択信号となる。デコーダ６によるデコード結果
は、レジスタ群１から第２オペランドバス９へ値を出力
するレジスタを選択するための選択信号となる。デコー
ダ７によるデコード結果は、レジスタ群１ヘデステイネ
ーションバス１０から値が入力されるレジスタを選択す
るための選択信号となる。

１１は＾Ｌｔｌ制御信号であり、制御１部４からＡＬＵ
２へ演算の種類を指定すると共に、サインフラグ記憶器
３ヘサインフラグを更新するか否かを指示する。

なおデコーダ５，６．７は第１０図に示す如＜　、４−
１６デコーダにて構成されている。

第１θ図において、ＰＯ〜Ｐ３は各デコーダ５゜６．７
へ入力されるレジスタポインタＡＲＰＯ−ＡＲＰ３．　
ＢＲＰＯ〜ＢＲＰ３．　ＣＲＰＯ〜ＣＩ？Ｐ３であり、
Ｓ１〜５１５はそれぞれレジスタＲＯ〜Ｒ１５が選択さ
れたことを示す制１ｆｆｌｌ信号である。

次に上述の従来の中央処理装置の動作について説明する
。

端的には、制御部４がレジスタポインタとしての制御信
号＾ＲＰＯ〜ＡＲＰ３．　ＢＩＩＰＯ〜ＢＲＰ３．　Ｃ
ＩＩＰＯ〜ＣＲＰ３及びＡＬＵｔｌ１ｍ信号１１を発生
することにより一つの演算がＡＬＵ２において実行され
る。

即ち、レジスタポインタ＾ＲＰＯ〜＾１ｉＰ３．　ＢＲ
ＰＯ〜ＢＲＰ３により指定されたレジスタＲＯ〜Ｒ１５
の内の二つのレジスタの内容が第１オペランドバス８及
び第２オペランドバス９によりそれぞれＡＬＵ２に与え
られ、この二つのオペランドに対して＾ＬＵ制御信号１
１にて指定されるｌ！ｉ類の演算が＾Ｌ（１２において
実行される。演算結果はデスティネーションバス１０を
介してレジスタ群ｌへ送られ、レジスタポインタＣＲＰ
Ｏ〜Ｃｌ１Ｐ３により指定された一つのレジスタに格納
される。

以上の処理と同時に、＾ＬＵ制御信号１１がサインフラ
グの更新をも指示している場合は、＾ＬＵ２における演
算結果に応じてサインフラグ記憶器３の記憶内容が変更
され、サインフラグが更新される。

以上の一連の処理が終了すると、制御部４は予め定めれ
ている手順に従って次の演算のための各制御信号を発生
する。また制御の際の分岐処理は制御部４内部で処理さ
れ、繰返し処理のための無条件分岐あるいはサインフラ
グ記憶器３の内容に応じて分岐するか否かが決定される
条件分岐が実行される。

第１１図は上述の中央処理装置による処理手順を示すフ
ローチャートである。

まず、ステップＳＯにおいて各変数の初期化が行われて
それぞれ所定のレジスタに格納され、最初の点が描画さ
れる。次に、ステップＳ１において描画が終了したか否
かがＸ座標値の最終値（ｘｅｎｄ）と現在値ｔｘ）との
比較により判定される。終了していなければ、ステップ
Ｓｌ°　においてＸ座標値に“ｌ″が加算される。

ステップＳ２．Ｓ３．Ｓ４は第７図に示したプログラム
の第１８行〜第２３行のｉｆ文に相当し、ステップＳｌ
’で“１″だけインクリメントされたＸ座標値に対応す
るＹ座標値が求められる。

即ち、ステップＳ２ではサインフラグが判定され、“０
”であればステップＳ４へ分岐して第７図のプログラム
の第２１．２２行が実行され、結果にしてサインフラグ
が更新される。

ステップＳ２においてサインフラグが“１″であれば、
ステップＳ３で第７図のプログラムの第１９行が実行さ
れ、結果にじてサインフラグが更新された後にステップ
Ｓ５へ分岐する。

ステップＳ５では、ステップＳｌ’　において求めれた
値をＸｗ、！ｌｉ値として、ステップｓ３またはｓ４に
おいて求められた値をＹ座標値として点が描画される。

この後はステップＳｌへ処理が戻される。

〔発明が解決しようとする課題〕

以上のような従来の中央処理装置を備えた計算機により
描画プログラムを実行した場合、演算結果の条件により
演算対象のオペランドが変更されるような処理において
は条件分岐が必要である。

しかし、上述の如くソフトウェア的に条件分岐が実行さ
れると処理速度が低下する等の問題が生じる。特に条件
分岐は、プログラムの記述順序とは関係す＜別の場所へ
処理が移るため、パイプライン処理を行う計算機では処
理速度の低下が顕著である。

本発明ば！上のような事情に鑑みてなされたものであり
、ソフトウェア上は条件分岐があっても、ハードウェア
的には条件分岐をせずに済むように構成された中央処理
装置の提供を目的とする。

〔課題を解決するための手段〕

本発明の中央処理装置は、オペランドとなる値を格納し
ているレジスタを選択するための制御信号を性成するデ
コーダへ条件判定の結果を入力することにより、デコー
ダが選択するレジスタを変更させるように構成されてい
る。

（作用〕本発明の中央処理装置では、条件判定の結果によりオペ
ランドとなる値を格納しているレジスタの選択が変更さ
れ、これがソフトウェアにおけるＩＰ文に対応するので
、ハードウェア処理が高速化される。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明の中央処理装置の一構成例を示すブロッ
ク図である。なお、前述の従来例を示す第９図のブロッ
ク図と同一または相当部分には同一の参照符号を付与し
である。

図中、１はレジスタ群ｌであり、ＲＯ〜Ｒ１５（７）１
６個のレジスタにて構成されている。

２は演算手段としての演算ユニソ）　（ＡＬＵ）であり
、レジスタ群ｌとは第１オペランドバス８及び第２オペ
ランドバス９で接続されている。Ａｌｔ１２は第１オペ
ランドバス８及び第２オペランドバス９を介してレジス
タ群ｌから与えられる二つのオペランドについて演算を
実行し、その結果をデスティネーションバス１０へ出力
する。

サインフラグ記憶器３は、ＡｌＢ２による演算結果が負
であるか否かを検出し、負である場合に“１”を、負で
ない場合に０″をサインフラグとして記憶する。

４は制御部であり、ランダムロジックあるいはマイクロ
プログラムにより構成されている。なお、サインフラグ
記憶器３の出力はこの制御部４にも与えられている。ま
た、この制御部４はレジスタポインタＡＲＰｏ−ＡＩｌ
Ｐ３．　ＢＲＰＯ〜ＢＲＰ３．　ＣＲＰＯ〜ＣＲＰ３を
出力する。

５．６．７はそれぞれデコーダである、各デコーダ５．
６．７は制御部４からレジスタポインタとして出力され
る制御信号＾ＲＰＯ〜ＡＲＰ３　（ＲＰＡＯ−ＲＰ＾３
）、ＢＲＩＩＯ〜ＢＲＰ３．　ＣＲＰＯ〜ＣＲＰ３をそ
れぞれデコードする。デコーダ５によるデコード結果は
、レジスタ群ｌから第１オペランドバス８へ値を出力す
るレジスタを選Ｕくするための選択信号となる。デコー
ダ６によるデコード結果は、レジスタ群ｌから２オペラ
ンドバス９へ値を出力するレジスタを選択するための選
択信号となる。デコーダ７によるデコード結果は、レジ
スタ群ｌヘデスティネーションバス１０から値が入力さ
れるレジスタを選択するための選択信号となる。なお、
デコーダ５と制ηＵ部４との間には後述するポインタ変
更部１２が介装されていて、制御部４から出力されるレ
ジスタポインタＡＩ？ＰＯ〜＾Ｉ？Ｐ３はＲＰＡＯ〜Ｒ
ＰＡ３に変換されてデコーダ５に与えられる。

１１はＡＬＵ制御１信号であり、制御部４から＾１．ｕ
２へ演算の種類を指定すると共に、サインフラグ記憶器
３ヘサインフラグを更新するか否かを指示□する。

１２は上述のポインタ変更部であり、制御部４から与え
られるレジスタポインタＡＲＰＯ−ＡＲＰ３．制御信号
ＲＶＥＮ及びサインフラグ記憶器３からのサインフラグ
５ＩＧＮが与えられている。

第２図はポインタ変更部１２の構成を示す回路図である
。

ポインタ変更部１２へは制御部４から出力されているレ
ジスタポインタＡＲＰＯ〜ＡＲＰ３と制御信号ＲＶＥＮ
及びサインフラグ記憶器３の記憶内容であるサインフラ
グ５ＩＧＮが入力されている。制御信号ＲＶＥＮはサイ
ンフラグ５ＩＧＮの信号線に介装されたゲートトランジ
スタ５１のゲートに直接、レジスタポインタＡＲＰＱの
信号線に介装されたゲートトランジスタ５２のゲートに
インバータ５０を介してそれぞれ与えられている。この
ため、ポインタ変更部１２の出力であるレジスタポイン
タＲＰＡＯ〜ＲＰ＾３の内のＲＰＡＯは、制御信号１ｉ
ＶＥＮが“０“である場合にはＡ１１ｌ’０がそのまま
出力されるが、制御信号ＲＶＨＩＩが“Ｉ”である場合
にはサインフラグ５ＩＧＮがＡＲＰＯに変わって出力さ
れる。

従って、たとえばレジスタポインタＡＲＰＯ〜ＡＲＰ３
によりレジスタ群１のレジスタＲＯあるいはＲ１を指定
し、制ｊ１信号１１ＶＥＮを”１”とすれば、サインフ
ラグ５ＩＧＮが“０″であればレジスタＲＯＧＡが、サ
インフラグ５ＩＧＮが″じであればレジスタｌ？ｌがそ
れぞれ選択される。この関係は、レジスタＲ２とＲ３，
Ｒ４とＲ５゜Ｒ６とＲ７，Ｉ？８とＲ９，ＲＩＯと１１
１１．　Ｒ１２とＲ１３，Ｒ１４とＲ１５の各レジスタ
対についても同様である。換言すれば、第１オペランド
バス８への出力を選択するデコーダ５による選択動作が
、サインフラグ５ＩＧＮの内容により変化するというこ
とになる。

次に上述の従来の中央処理装置の動作について説明する
。

端的には、レジスタ群１から第１オペランドバス８を介
してＡＬＵ２ヘオペランドとして出力されるレジスタの
値を選択するポインタ変更部１２の動作が加わる以外は
前述の第９図に示した従来の中央処理装置と同様に動作
する。

即ち、レジスタポインタ＾ＲＰＯ〜＾１ｌＰ３と制御信
号ＲＶＥＮにより指定されたレジスタＲＯ〜Ｒ１５の内
の一つのレジスタの内容が第１オペランドバス８を介し
て、レジスタポインタＢＲＰＯ−ＢＲＰ３により１旨定
されたレジスタＲＯ〜Ｒ１５の内の一つのレジスタの内
容が第２オペランドバス９を介してＡｌＢ２に与えられ
、この二つのオペランドに対してＡＬＩＩ制御信号１１
にて指定される種類の演算が＾ＬＵ２において実行され
る。演算結果はデスティネーションバス１０を介してレ
ジスタ群ｌへ送られ、レジスタポインタＣＲＰＯ〜ＣＩ
ＩＰ３により指定された一つのレジスタに格納される。

以上の処理と同時に、ＡＬＵ制御信号１１がサインフラ
グの更新をも指示している場合は、ＡｌＩ３における演
１γ結果に応じてサインフラグ記憶器３の記憶内容が変
更され、サインフラグが更新される。

以上の一連の処理が終了すると、制御部４はにめ定めれ
ている手順に従って次の演算のための各制御信号を発生
する。

第３図は上述の本発明の中央処理装置による処理手順を
示すフローチャー１・である。

まず、ステップＳＯ°において各変敗の初期化が行われ
てそれぞれ所定のレジスタに格納され、最初の点が描画
される。基本的には従来例の第１１図のフローチャート
のステップＳＯと同様の処理である。

次に、ステップＳｌにおいて描画が終了したか否かがＸ
座標値の最終値（ｘｅｎｄ）と現在値（×）との比較に
より判定される。終了していなければ、ステップＳ１°
においてＸ座標値に“１″が加算される。

ステップＳ１２．５１３は第７図に示したプログラムの
第１８行〜第２３行のｉｆ文に、換言すれば従来例の第
１１図のフローチャートのステップＳ２．Ｓ３．Ｓ４に
相当する。

即ら、ステップＳ１２では、第１オペランドバス８へ出
力されるオペランドとしてレジスタＲＯの内容が指定さ
れ、ステップＳ１３では第１オペランドバス８へ出力さ
れるオペランドとしてレジスタＲ２の内容が指定される
。この際、制御コを信号１１ＶＥＮは”ｌ”に設定され
ているので、第１オペランドバス８へ出力されるオペラ
ンドとして、サインフラグ５ＩＧＮが“Ｉ”であればそ
れぞれレジスタＲ１，Ｒ３が選択され、サインフラグ５
ＩＧＮが“θ″であればそれぞれレジスタＲＯ，Ｒ２が
選択される。

ところで、レジスタＲ１，Ｒ３，Ｉ？Ｏ，Ｒ２それぞれ
にはステップＳＯ′　において“１ｎｃｒｌ”、”０″
、”１ｎｃｒ２”、”ｌ”が格納されているので、結果
的には条件分岐処理無しで第７図のプログラムの第１８
行〜第２３行のｉｆ文が実行されることになる。

ステップＳ５では従来例同様に、ステップＳｌ″におい
て求めれた値をＸ座標値として、ステップｓ３またはＳ
４において求められた値をＹ座標値として点が描画され
る。この後はステップｓ１へ処理が戻される。

なお、上述の実施例ではポインタ変更部１２によりレジ
スタの選υくを変更するようにしているが、たとえば第
４図に示す如く、制御部４からレジスタポインタ八ＲＩ
’Ｏ〜Ａ１１Ｐ３．ＩＩＲＩＩＩＯ〜ＡＲＰ１３の２種
類のレジスタポインタを出力し、サインフラグ５ＩＧＮ
の値に応シー？”ＡＲＰＯカＡＲＰ１０．ＡＩ？Ｐｌか
Ａ１１ＰＩ１．ＡＩ？Ｐ２がＡＲＰ１２＾ＲＰ３かＡＲ
Ｐ１３のそれぞれいずれかが選択されるような構成とし
てもよい。

あるいは第５図に示す如く、ナインフラグ５ＩＧＮが°
ｌ″である場合にのみ、加算器によりレジスタポインタ
ＡＲＰＯ−ＡＲＰ３に定数（この場合は“８″）を加算
したＲＰＡＯ〜ＩＩＰ＾３を生成するような構成も可能
である。

更に、第３図のフローチャートでは、レジスタ群ｌのレ
ジスタ上にそれぞれ“１ｎｃｒｌ”、“０″＋”１ｎｃ
ｒ２”ｌ”が格納されている例について説明されている
が、第６図に示す如く、それらをメモリ上の二つの領域
に格納しておき、レジスタＲＯ，Ｒ１にはそれぞれのベ
ースアドレスを格納しておき、レジスタＲＯ，Ｒ１に関
するレジスタ相対アドレッシングによりアクセスするよ
うな構成も可能である。

〔発明の効果〕

以上に詳述した如く、本発明によればオペランドとなる
レジスタを選択するデコーダに条件判定の結果を与え、
これによってデコーダが選択するレジスタを変更するよ
うに構成しているので、ソフトウェアによる条件分岐処
理が不要となり、データ処理が高速実行される。従って
、コンピュータグラフィックス等における描画処理等が
高速で可能になる。

【図面の簡単な説明】

第１図は本発明の中央処理装置の一構成例を示すプロ、
り図、第２図はそのポインタ変更部の構成を示す回路図
、第３図は本発明の中央処理装置によるＢ　ｒｅｓｅｎ
ｈａａのアルゴリズムの処理手順を示すフローチャート
、第４図、第５図はポインタ変更部の他の構成例を示す
回路図、第６図はメモリ上に変数を格納する場合のメモ
リ領域の構成を示す模式図、第７図はＢ　ｒｅｓｅｎｂ
ａｍのアルゴリズムによる線分描画のプログラム例を示
す模式図、第８図はＢ　ｒｅｓｅｎｈａ−のアルゴリズ
ムの概念を示す模式図・第９図はＢ　ｒｅｓｅｎｈａｍ
のアルゴリズムを処理する従来の中央処理装置の構成例
を示すブロック図、第１０図はそのデコーダの構成を示
す回路図、第１１図は従来の中央処理装置によるＢ　ｒ
ｅｓｅｎｈａｍのアルゴリズムの処理手順を示すフロー
チャートである。１・・・レジスタ群　　２・・・ＡＬＵ　　　３・・・
サインフラグ記憶器　　４・・・制御部　５，６．７・
・・デコーダ１０・・・デスティネーションバス　　１
２・・・ポインタ変更部なお、各図中同一符号は同−又は相当部分を示す。

Claims

【特許請求の範囲】

（１）演算手段と、複数のレジスタと、前記演算手段の
演算結果が所定の条件を満たすか否かを検出して記憶す
る記憶手段と、前記複数のレジスタの内の１または複数
のレジスタを選択してその内容を前記演算手段に入力さ
せる選択手段とを備えた中央処理装置において、前記記
憶手段の記憶内容に応じて前記選択手段による選択対象を変更させる手段を備えたことを特
徴とする中央処理装置。