JPS6373335A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS6373335A JPS6373335A JP21842586A JP21842586A JPS6373335A JP S6373335 A JPS6373335 A JP S6373335A JP 21842586 A JP21842586 A JP 21842586A JP 21842586 A JP21842586 A JP 21842586A JP S6373335 A JPS6373335 A JP S6373335A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- register
- branch
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000010365 information processing Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 1
Landscapes
- Advance Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にパイプライン制御に
おける命令先取り機構を有する情報処理装置に関する。
おける命令先取り機構を有する情報処理装置に関する。
従来、この種の情報処理装置はアドレス計算において、
第一サイクルで分岐先のアドレスを計算し、分岐成功、
不成功の判かる次のサイクルで、分岐成功時には前記ア
ドレスにて命令取り出しを行ない、分岐不成功時には前
記アドレスを無効化し、新たに命令先取りの為のアドレ
ス計算を実行していた。
第一サイクルで分岐先のアドレスを計算し、分岐成功、
不成功の判かる次のサイクルで、分岐成功時には前記ア
ドレスにて命令取り出しを行ない、分岐不成功時には前
記アドレスを無効化し、新たに命令先取りの為のアドレ
ス計算を実行していた。
上述した従来の情報処理装置は命令先取り機構における
分岐命令の実行を分岐不成功時には既に計算されている
分岐先のアドレスを無効化し、新たに命令先取りの為の
アドレス計算を行なうので、その為の余分なサイクルを
必要とする欠点がある。
分岐命令の実行を分岐不成功時には既に計算されている
分岐先のアドレスを無効化し、新たに命令先取りの為の
アドレス計算を行なうので、その為の余分なサイクルを
必要とする欠点がある。
本発明の情報処理装置はパイプライン制御を行なう情報
処置装置において、先行命令の演算結果によってジャン
プ命令の分岐を決定する場合でかつ、先行命令の演算と
分岐先のアドレス計算が同一サイクルに実行される時、
分岐先のアドレス計算を行なう第１の手段と、非分岐時
の命令先取りの為のアドレス計算を行なう第２の手段と
、演算結果の確定する次のサイクルで前記第１、第２の
手段により計算されたアドレスを演算結果に従い選択す
る第３の手段とを有する命令先取り機構を有している。
処置装置において、先行命令の演算結果によってジャン
プ命令の分岐を決定する場合でかつ、先行命令の演算と
分岐先のアドレス計算が同一サイクルに実行される時、
分岐先のアドレス計算を行なう第１の手段と、非分岐時
の命令先取りの為のアドレス計算を行なう第２の手段と
、演算結果の確定する次のサイクルで前記第１、第２の
手段により計算されたアドレスを演算結果に従い選択す
る第３の手段とを有する命令先取り機構を有している。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例を示す。第１図において、本
実施例はパイプライン制御を行なう情報処理装置で、分
岐命令の実行を高速化した命令先取り機構を含む。
実施例はパイプライン制御を行なう情報処理装置で、分
岐命令の実行を高速化した命令先取り機構を含む。
この命令先取り機構は、分岐命令とその分岐を決定する
演算が同一サイクルで行なわれた場合に、分岐時のアド
レス計算を行なう演算器６と、非分岐時の命令先取りの
為のアドレス計算を行なう演算器５の二つを備え、分岐
を決める演算結果の出る次サイクルに分岐成功、不成功
に従い、この二つのアドレス演算器５，６の出力を選択
する手段４，９を有している。
演算が同一サイクルで行なわれた場合に、分岐時のアド
レス計算を行なう演算器６と、非分岐時の命令先取りの
為のアドレス計算を行なう演算器５の二つを備え、分岐
を決める演算結果の出る次サイクルに分岐成功、不成功
に従い、この二つのアドレス演算器５，６の出力を選択
する手段４，９を有している。
ポインタレジスタ１は命令先取り用のポインタ（Ｐ）を
保持し、番地レジスタ２は現在実行中の命令の番地（Ｉ
Ｃ）を保持し、相対値レジスタ３は相対分岐時の相対値
（Ｄ＞を保持する。今、−回の命令の先取り幅を４バイ
トとすると、分岐命令以外の命令時には命令先取り用の
ポインタＰが選択回路４で選ばれた後演算器５にてプラ
ス“４°°され、メモリアドレスレジスタ７及びレジス
タ１にセットされる。そして次のサイクルでメモリアド
レスレジスタ７のアドレスＡが選択回路９で選ばれ、こ
れがメモリアクセスの為のアドレスとなる。分岐命令の
場合も同様にしてメモリアドレスレジスタ７に命令先取
りの為のアドレスＡがセットされるが、これと並行して
レジスタ２の命令番地ＩＣとレジスタ３の相対値りが演
算器６で加算され、その出力値、即ち分岐先のアドレス
がレジスタ８にもセットされる。先行命令の演算結果の
確定する次サイクルでは演算結果に従い分岐時にはレジ
スタ８、非分岐時にはレジスタ７が選択回路９にて選ば
れ、その値がメモリアドレスとして使用される。分岐成
立時にはその後レジスタ８が選択回路４で選ばれ、演算
器５にて分岐先以降にある命令先取りの為のアドレスが
計算され、前記動作が繰り返される。
保持し、番地レジスタ２は現在実行中の命令の番地（Ｉ
Ｃ）を保持し、相対値レジスタ３は相対分岐時の相対値
（Ｄ＞を保持する。今、−回の命令の先取り幅を４バイ
トとすると、分岐命令以外の命令時には命令先取り用の
ポインタＰが選択回路４で選ばれた後演算器５にてプラ
ス“４°°され、メモリアドレスレジスタ７及びレジス
タ１にセットされる。そして次のサイクルでメモリアド
レスレジスタ７のアドレスＡが選択回路９で選ばれ、こ
れがメモリアクセスの為のアドレスとなる。分岐命令の
場合も同様にしてメモリアドレスレジスタ７に命令先取
りの為のアドレスＡがセットされるが、これと並行して
レジスタ２の命令番地ＩＣとレジスタ３の相対値りが演
算器６で加算され、その出力値、即ち分岐先のアドレス
がレジスタ８にもセットされる。先行命令の演算結果の
確定する次サイクルでは演算結果に従い分岐時にはレジ
スタ８、非分岐時にはレジスタ７が選択回路９にて選ば
れ、その値がメモリアドレスとして使用される。分岐成
立時にはその後レジスタ８が選択回路４で選ばれ、演算
器５にて分岐先以降にある命令先取りの為のアドレスが
計算され、前記動作が繰り返される。
このような本実施例では分岐命令とその分岐を決定する
演算が同一サイクルで行なわれた場合に、分岐時のアド
レス計算を行ない、がっ非分岐時の命令先取りの為のア
ドレス計算を行ない、その演算結果が確定する次のサイ
クルで、アドレス計算されたアドレスをその演算結果に
したがい選択することに分岐命令の実行を先取りし高速
化するものである。
演算が同一サイクルで行なわれた場合に、分岐時のアド
レス計算を行ない、がっ非分岐時の命令先取りの為のア
ドレス計算を行ない、その演算結果が確定する次のサイ
クルで、アドレス計算されたアドレスをその演算結果に
したがい選択することに分岐命令の実行を先取りし高速
化するものである。
以上説明したように本発明は、分岐命令を実行する命令
先取り機構を有することにより、分岐下成功時には既に
計算されている分岐先のアドレスを無効化し、新たに命
令先取りの為のアドレス計算を行なうという余分なサイ
クルをなくし、分岐命令実行が高速化できる効果がある
。
先取り機構を有することにより、分岐下成功時には既に
計算されている分岐先のアドレスを無効化し、新たに命
令先取りの為のアドレス計算を行なうという余分なサイ
クルをなくし、分岐命令実行が高速化できる効果がある
。
第１図は本発明の一実施例を示すブロック図である。
１・・・ポインタレジスタ、２・・・番地レジスタ、３
・・・相対値レジスタ、４，９・・・選択回路、５，６
・・・演算器、７，８・・・メモリアドレスレジスタ。 メモーソアＦｌ、−ス
・・・相対値レジスタ、４，９・・・選択回路、５，６
・・・演算器、７，８・・・メモリアドレスレジスタ。 メモーソアＦｌ、−ス
Claims (1)
- パイプライン制御を行なう情報処置装置において、先行
命令の演算結果によってジャンプ命令の分岐を決定する
場合でかつ、先行命令の演算と分岐先のアドレス計算が
同一サイクルに実行される時、分岐先のアドレス計算を
行なう第１の手段と、非分岐時の命令先取りの為のアド
レス計算を行なう第２の手段と、演算結果の確定する次
のサイクルで前記第１、第２の手段により計算されたア
ドレスを演算結果に従い選択する第３の手段とを有する
命令先取り機構を含むことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21842586A JPS6373335A (ja) | 1986-09-16 | 1986-09-16 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21842586A JPS6373335A (ja) | 1986-09-16 | 1986-09-16 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6373335A true JPS6373335A (ja) | 1988-04-02 |
Family
ID=16719710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21842586A Pending JPS6373335A (ja) | 1986-09-16 | 1986-09-16 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6373335A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06124205A (ja) * | 1992-10-12 | 1994-05-06 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
| US6596372B2 (en) | 1999-12-07 | 2003-07-22 | Denso Corporation | Ceramic honeycomb structural body and methods of preparing the same |
-
1986
- 1986-09-16 JP JP21842586A patent/JPS6373335A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06124205A (ja) * | 1992-10-12 | 1994-05-06 | Matsushita Electric Ind Co Ltd | 命令プリフェッチ装置 |
| US6596372B2 (en) | 1999-12-07 | 2003-07-22 | Denso Corporation | Ceramic honeycomb structural body and methods of preparing the same |
| US6764716B2 (en) | 1999-12-07 | 2004-07-20 | Denso Corporation | Ceramic honeycomb structural body and methods of preparing the same |
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